JP2003203993A5 - - Google Patents

Claims (27)

1. 第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
   前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
   前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
   第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続し、直線状の側辺を有する長方形状の第１ゲート配線と、
   前記アクセストランジスタと接続され、直線状の側辺を有する長方形状の第２ゲート配線と、
   前記第１ゲート配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
   前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと
   を備えたことを特徴とする半導体記憶装置。
2. 前記第１及び第２ゲート配線は、長手方向がアクセストランジスタのゲート幅方向にわたって延在するようにそれぞれ配列されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１及び第２ゲート配線は、それぞれの長手方向が前記第１方向に沿って互いに平行に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第１方向で互いに隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする請求項１から３のいずれか一項に記載の半導体記憶装置。
5. 前記第２方向で隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする請求項１から４のいずれか一項に記載の半導体記憶装置。
6. 前記第１及び第２ゲート配線は、実質的に同一長さの短辺を有することを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
7. 前記第１ゲート配線と前記第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする請求項１から６のいずれか一項に記載の半導体記憶装置。
8. 前記第１及び第２ゲート配線に関して、所定の対称点について点対称に構成されていることを特徴とする請求項１から７のいずれか一項に記載の半導体記憶装置。
9. 前記第１及び第２ゲート配線は、長辺／短辺の値が５以上であることを特徴とする請求項１から８のいずれか一項に記載の半導体記憶装置。
10. 前記第１及び第２ゲート配線の短辺の長さは、０．１５μｍ以下であることを特徴とする請求項９に記載の半導体記憶装置。
11. 前記第１及び第２コネクタは、タングステン・ダマシンからなることを特徴とする請求項１から１０のいずれか一項に記載の半導体記憶装置。
12. 第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
    前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
    前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
    第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
    前記アクセストランジスタと接続されている第２ゲート配線と、
    を備え、
    前記第１及び第２ゲート配線は、それぞれの長手方向が前記第１方向に沿って互いに平行に配列されたことを特徴とする半導体記憶装置。
13. 第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
    前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
    前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
    第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
    前記アクセストランジスタと接続されている第２ゲート配線と、
    を備え、
    前記第１方向又は前記第２方向のうち、少なくとも一つの方向において互いに隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする半導体記憶装置。
14. 第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
    前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
    前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
    第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
    前記アクセストランジスタと接続されている第２ゲート配線と、
    を備え、
    前記第１ゲート配線と前記第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする半導体記憶装置。
15. 前記第１ゲート配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
    前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと
    をさらに備えることを特徴とする請求項１２から１４のいずれか一項に記載の半導体記憶装置。
16. 半導体基板を準備する半導体基板準備工程と、
    前記半導体基板の所定箇所に素子分離用酸化膜を形成する素子分離酸化膜形成工程と、
    前記半導体基板の所定箇所にイオン注入して、Ｐウエル領域、Ｎウエル領域、Ｐウエル領域を第１方向に順に配列するように前記各ウエル領域を形成するウエル領域形成工程と、
    前記半導体基板上にゲート酸化膜を堆積させた後、ゲート配線用のポリシリコン配線層を堆積させるポリシリコン配線層形成工程と、
    前記ポリシリコン配線層を介して前記半導体基板にイオン注入して、ドライバトランジスタ、ロードトランジスタ及びアクセストランジスタを作成するトランジスタ形成工程と、
    前記ポリシリコン配線層のパターニングを行って、前記ドライバトランジスタとロードトランジスタとを接続する第１ゲート配線と前記アクセストランジスタと接続されている第２ゲート配線を形成するゲート配線形成工程と、
    平坦化絶縁膜を堆積させ、コネクタ用マスクで平坦化絶縁膜をエッチングするコネクタ用溝形成工程と、
    前記コネクタ用溝にタングステンを堆積させ、平坦化して前記溝内にタングステンを残して第１及び第２コネクタを形成するタングステン・ダマシン工程と、
    平坦化絶縁膜を堆積させ、スタックビアホール用の孔を開け、タングステンを埋め込み、スタックビアホール以外のタングステンを除去してスタックビアホールを形成するスタックビアホール形成工程と、
    全面に第１金属層を堆積させ、第１金属配線用マスクによって所定箇所以外の前記第１金属層を除去して、第１金属配線を形成する第１金属配線形成工程と、
    層間絶縁膜を堆積させ、第１ビアホールの孔を開け、タングステンを埋め込み、それ以外のタングステンをエッチングで除去して第１ビアホールを形成する第１ビアホール形成工程と、
    第２金属層を堆積させ、所定箇所以外の前記第２金属層を除去して、第２金属配線を形成する第２金属配線工程と
    を含み
    前記第１及び第２ゲート配線は、前記第１方向に平行な長手方向を有する長方形状であることを特徴とする半導体記憶装置の製造方法。
17. 第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
    前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
    前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
    第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続し、直線状の側辺を有する第１ゲート配線と、
    前記アクセストランジスタと接続され、直線状の側辺を有する第２ゲート配線と、
    前記第１ゲート配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
    前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと
    を備えたことを特徴とする半導体記憶装置。
18. 前記第１及び第２ゲート配線は、長手方向がアクセストランジスタのゲート幅方向にわたって延在するようにそれぞれ配列されていることを特徴とする請求項１７に記載の半導体記憶装置。
19. 前記第１及び第２ゲート配線は、それぞれの長手方向が前記第１方向に沿って互いに平行に配列されていることを特徴とする請求項１７又は１８に記載の半導体記憶装置。
20. 前記第１方向で互いに隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする請求項１７から１９のいずれか一項に記載の半導体記憶装置。
21. 前記第２方向で隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする請求項１７から２０のいずれか一項に記載の半導体記憶装置。
22. 前記第１及び第２ゲート配線は、実質的に同一長さの短辺を有することを特徴とする請求項１７から２１のいずれか一項に記載の半導体記憶装置。
23. 前記第１ゲート配線と前記第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする請求項１７から２２のいずれか一項に記載の半導体記憶装置。
24. 前記第１及び第２ゲート配線に関して、所定の対称点について点対称に構成されていることを特徴とする請求項１７から２３のいずれか一項に記載の半導体 記憶装置。
25. 前記第１及び第２ゲート配線は、長辺／短辺の値が５以上であることを特徴とする請求項１７から２４のいずれか一項に記載の半導体記憶装置。
26. 前記第１及び第２ゲート配線の短辺の長さは、０．１５μｍ以下であることを特徴とする請求項２５に記載の半導体記憶装置。
27. 前記第１及び第２コネクタは、タングステン・ダマシンからなることを特徴とする請求項１７から２６のいずれか一項に記載の半導体記憶装置。