JP4674386B2

JP4674386B2 - 半導体記憶装置

Info

Publication number: JP4674386B2
Application number: JP03911899A
Authority: JP
Inventors: 実石田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2011-04-20
Anticipated expiration: 2019-02-17
Also published as: JP2000243858A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば６トランジスタ構成のＳＲＡＭ（Static Random Access Memory ；スタティック・ランダム・アクセス・メモリ）セル等の半導体記憶装置に関する。
【０００２】
ＳＲＡＭセルは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通／非導通が制御され、フリップフロップの２つの記憶ノードそれぞれをビット線に接続するか否かを決める２つのトランジスタ（ワードトランジスタ）とから構成されている。このＳＲＡＭセルは、フリップフロップの負荷素子の違いにより、ＭＯＳトランジスタ負荷型と高抵抗負荷型との２つに大別できる。このうちＭＯＳトランジスタ負荷型は、６つのトランジスタを有する構成となっており、負荷トランジスタの種類に応じてｐチャネル型のＭＯＳトランジスタ（以下，ｐＭＯＳという）負荷型、ＴＦＴ (Thin Film Transistor）負荷型が知られている。
【０００３】
図４は、従来のｐＭＯＳ負荷型ＳＲＡＭセルの配置パターンの一例を表したものである。なお、この図は、トランジスタのゲートを形成した後の様子を表すもので、セル内部の接続線やビット線等の上層配線層は省略されている。
【０００４】
このｐＭＯＳ負荷型のＳＲＡＭセル１００は、駆動トランジスタとしてのｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳという）が形成される２つのｐ型能動領域１０１ａ，１０１ｂ、負荷トランジスタとしてのｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳという）が形成される２つのｎ型能動領域１０２ａ，１０２ｂを有している。これらｐ型能動領域１０１ａ，１０１ｂおよびｎ型能動領域１０２ａ，１０２ｂの周囲は、例えばＬＯＣＯＳ(Local Oxidation of Silicon)、或いはトレンチ構造の素子分離絶縁領域１０３となっている。
【０００５】
この従来のＳＲＡＭセル１００において、２つのｐ型能動領域１０１ａ，１０１ｂはそれぞれそのパターン形状に段差１０６を有し、図において上下に並行に配置されている。一方のｐ型能動領域１０１ａでは、その段差１０６を挟んで両側に駆動トランジスタＱｎ１とワードトランジスタＱｎ３とが形成されている。他方のｐ型能動領域１０１ｂでは、その段差１０６を挟んで両側にワードトランジスタＱｎ４と駆動トランジスタＱｎ２とが形成されている。なお、以下、ｐ型能動領域１０１ａ，１０１ｂそれぞれにおいて、段差１０６を境として駆動トランジスタＱｎ１，Ｑｎ２が形成される領域を第１の部分、ワードトランジスタＱｎ３，Ｑｎ４が形成される領域を第２の部分という。ワードトランジスタＱｎ３のゲート電極を兼ねるワード線（ＷＬ₁）１０４ａがｐ型能動領域１０１ａの第２の部分に、また、ワードトランジスタＱｎ４のゲート電極を兼ねるワード線（ＷＬ₂）１０４ｂがｐ型能動領域１０１ｂの第２の部分に対してそれぞれ直交するように配線されている。これに対して、駆動トランジスタＱｎ１のゲート電極を兼ねる共通ゲート線１０５ａ（ＧＬ₁）がｐ型能動領域１０１ａの第１の部分に対して図４の縦方向に直交し、また同様な方向に、共通ゲート線１０５ｂ（ＧＬ₂）がｐ型能動領域１０１ｂの第１の部分に対して直交している。なお、これら共通ゲート線１０５ａ，１０５ｂおよびワード線１０４ａ，１０４ｂは共に不純物含む第１層目のポリシリコン層により形成されている。
【０００６】
共通ゲート線１０５ａはｎ型能動領域１０２ａに対しても直交している。同様に、共通ゲート線１０５ｂはｎ型能動領域１０２ｂに対しても直交している。これにより、ｎ型能動領域１０２ａ，１０２ｂにそれぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）が形成されている。負荷トランジスタＱｐ１と駆動トランジスタＱｎ１とにより第１のインバータが構成され、同様に、負荷トランジスタＱｐ２と駆動トランジスタＱｎ２とにより第２のインバータが構成されている。これら第１のインバータおよび第２のインバータによりフリップフロップが構成される。共通ゲート線１０５ａとワード線１０４ｂ、また、共通ゲート線１０５ｂとワード線１０４ａとがそれぞれ同一直線状に配設されている。なお、ｐ型能動領域１０１ａ，１０１ｂの各第２の部分はビットコンタクト１０７ａを介してビット線（図示せず）に電気的に接続されている。ワード線１０４ａ，１０４ｂはそれぞれワードコンタクト１０７ｂを介して、図５に示したように共通ワード線１０８に電気的に接続されている。ｐ型能動領域１０１ａ，１０１ｂの各第１の部分はＶ_SSコンタクト１０７ｃを介してＶ_SS（共通電位）の供給線（図示せず）に電気的に接続されている。ｎ型能動領域１２ａ，１２ｂはＶ_CCコンタクト１０７ｄを介してＶ_CC（電源電圧）の供給線と共通に接続されている。また、ｐ型能動領域１０１ａとｎ型能動領域１０２ａ、ｐ型能動領域１０１ｂとｎ型能動領域１０２ｂは、それぞれ、ノードコンタクト１０７ｅを介して互いに電気的に接続されている。
【０００７】
【発明が解決しようとする課題】
上述のように従来の６トランジスタ構成を有するＳＲＡＭセル１００においては、ｐ型能動領域１０１ａ，１０１ｂそれぞれにおいて第１の部分と第２の部分の間に段差１０６を形成し、これにより駆動トランジスタＱｎ１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４の長さ（各チャネル電流の流れる方向に対して直交する方向の長さ）に差を持たせている。これは、スタティック・ノイズ・マージン（Static Noise Margin ）（以下、ＳＮＭという）などのセル動作の安定性を確保しようとするセルデザインの場合には、駆動トランジスタＱｎ１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４との大きさを等しくするのではなく、駆動トランジスタＱｎ１，Ｑｎ２の長さＤＴ．Ｗを、ワードトランジスタＱｎ３，Ｑｎ４の長さＷＴ．Ｗよりも大きく、すなわち、ワードトランジスタＱｎ３，Ｑｎ４のチャネル電流に対する抵抗成分を駆動トランジスタＱｎ１，Ｑｎ２のそれよりも相対的に大きくし、これによりプルダウン電流を下げることが望ましいことによる。
【０００８】
このようなＳＲＡＭセル１００においては、共通ワード線１０８に接続するためのワードコンタクト１０７ｂは各セルの両端部に配置され、ワードトランジスタＱｎ３，Ｑｎ４は、このワードコンタクト１０７ｂが存在する方向に寄せて配置されている。また、駆動トランジスタＱｎ１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４との間の段差１０６は、ｐ型能動領域１０１ａ，１０１ｂそれぞれのｎ型能動領域１０２ａ，１０２ｂ側に形成されており、ｐ型能動領域１０１ａ，１０１ｂそれぞれのワードコンタクト１０７ｂ側は直線状となっている。セルサイズの縮小を図るには、このワードコンタクト１０７ｂをできるだけｐ型能動領域１０１ａ，１０１ｂの近傍に形成することが望ましい。
【０００９】
しかしながら、このワードコンタクト１０７ｂを第１層目の多結晶シリコン層の上に形成された層間絶縁膜（図示せず）に対して形成する際には、ｐ型能動領域１０１ａ，１０１ｂ上に開孔されないように、レジストパターニングの合わせずれを考慮しなければならない。そのため、ワードコンタクト１０７ｂは合わせずれの分だけ余裕をみて、ｐ型能動領域１０１ａ，１０１ｂそれぞれから離して形成する必要があり、これが結局セルサイズの縮小を妨げる大きな要因となっていた。
【００１０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、セルサイズを縮小することができ、高集積化を図ることが可能な半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体記憶装置は、メモリセル毎に、駆動トランジスタおよびワードトランジスタの各チャネルが隣接して形成される第１の能動領域と、負荷トランジスタのチャネルが形成される２つの第２の能動領域とを備え、且つ、第１の能動領域を第２の能動領域の両側にそれぞれ平行に配置してなるものにおいて、第１の能動領域が、駆動トランジスタが形成される第１の部分とワードトランジスタが形成される第２の部分とを含み、第１の部分のチャネル電流の方向に対して直交する方向の長さが第２の部分のそれよりも長く、且つ第１の部分と第２の部分との間の段差が、第１の能動領域の第２の能動領域に対する側と反対側の位置に形成されており、第１の能動領域の第２の能動領域に平行な方向の両端がそれぞれメモリセルの対向する２辺まで延在すると共に、第１の能動領域の段差のある側がメモリセルの他の辺と離間し、かつ２つの第１の能動領域それぞれにおいて、ワードトランジスタのゲート電極を兼ねるワード線が第２の部分に対して直交する方向に形成されると共に、２つのワードトランジスタのワード線間が層間絶縁膜を間にしてワード線とは異なる層に形成された共通ワード線により接続され、共通ワード線と各ワードトランジスタのワード線とを接続するためのコンタクトが第１の能動領域の第２の部分に対向し、コンタクトと第２の部分との間に段差に対応したスペースが介在するよう構成したものである。
【００１２】
この半導体記憶装置では、第１の能動領域において、駆動トランジスタが形成される第１の部分とワードトランジスタが形成される第２の部分との間の段差が、第２の能動領域に対する側と反対側の位置に形成されているため、ワードコンタクトが形成される位置と第１の能動領域との間には、段差の大きさに対応した分だけスペースが増加し、その分レジストパターニング時の合わせずれに対する余裕度が大きくなり、あるいはセルサイズの縮小が可能になる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
まず、具体的な実施の形態の説明に先立ち、図３を参照してｐＭＯＳ負荷型ＳＲＡＭセルの回路構成について説明する。
【００１５】
このｐＭＯＳ負荷型ＳＲＡＭセルは６個のトランジスタからなる構成を有しており、ｎチャネル型のＭＯＳトランジスタ（以下、ｎＭＯＳという）Ｑｎ１，Ｑｎ２、ｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという）Ｑｐ１，Ｑｐ２を備えている。ｎＭＯＳＱｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐＭＯＳＱｐ１，Ｑｐ２はそれぞれ負荷トランジスタとして作用するものである。これら負荷トランジスタＱｐ１，Ｑｐ２および駆動トランジスタＱｎ１，Ｑｎ２によって、入力端が互いに交叉して一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続された、２つのインバータ（フリップフロップ）が構成されている。
【００１６】
ｎＭＯＳＱｎ３とｎＭＯＳＱｎ４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続するか否かを制御するワードトランジスタである。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【００１７】
このｐＭＯＳ負荷型のＳＲＡＭセルでは、片側のビット線ＢＬ１を高電位にするようにして、ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ１，ＷＬ２を介して所定電圧を印加することで、両トランジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ（ハイ）」になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが「Ｌ（ロー）」になるように、駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が動作する。例えば、記憶ノードＮＤ１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、駆動トランジスタＱｎ２と負荷トランジスタＱｐ１がオン状態、駆動トランジスタＱｎ１と負荷トランジスタＱｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ２が接地電位に保持され続ける。逆に、ビット線ＢＬ１電位が「Ｌ」のときワードトランジスタＱｎ３がオンすることによって記憶ノードＮＤ１が強制的に”Ｌ”に移行するか、ビット線ＢＬ２電位が「Ｈ」のときにワードトランジスタＱｎ４がオンすることによって記憶ノードＮＤ２が強制的に「Ｈ」に移行すると、駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が全て反転し、記憶ノードＮＤ２が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ１が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電位が「Ｌ」であるか「Ｈ」であるかを、それぞれ「０」と「１」のデータに対応させて、このデータをセル内の６つのトランジスタで記憶させることができる。
【００１８】
次に、図１および図２を参照して本発明の一実施の形態に係る６トランジスタ型ＳＲＡＭセルのパターンの構成について説明する。なお、図１はＳＲＡＭセルの製造プロセスにおいて、ワード線および共通ゲート線などの第１層目のポリシリコン層を形成し、その上に第１層目の層間絶縁膜を形成した後、この層間絶縁膜にコンタクト部を形成した後の状態を表し、図２はその後、第１層目の金属配線層、第２層目の層間絶縁膜を形成し、この層間絶縁膜にコンタクト部を形成した後に、第２層目の金属配線層としての共通ワード線を形成した状態をそれぞれ表している。
【００１９】
このＳＲＡＭセル１０は、第１導電型の能動領域としてのｐ型能動領域１１ａ，１１ｂ、および第２導電型の能動領域としてのｎ型能動領域１２ａ，１２ｂを備えている。これらｐ型能動領域１１ａ，１１ｂおよびｎ型能動領域１２ａ，１２ｂの周囲は、例えばＬＯＣＯＳあるいはトレンチ構造の素子分離絶縁領域１３となっている。
【００２０】
このＳＲＡＭセル１０において、２つのｐ型能動領域１１ａ，１１ｂはそれぞれそのパターン形状に段差１６を有し、図において上下に並行に配置されている。一方のｐ型能動領域１１ａでは、その段差１６を挟んで両側に駆動トランジスタＱｎ１とワードトランジスタＱｎ３とが形成されている。他方のｐ型能動領域１１ｂでは、その段差１６を挟んで両側にワードトランジスタＱｎ４と駆動トランジスタＱｎ２とが形成されている。なお、以下、ｐ型能動領域１１ａ，１１ｂそれぞれにおいて、段差１６を境として駆動トランジスタＱｎ１，Ｑｎ２が形成される領域を第１の部分、ワードトランジスタＱｎ３，Ｑｎ４が形成される領域を第２の部分という。ワードトランジスタＱｎ３のゲート電極を兼ねるワード線（ＷＬ₁）１４ａがｐ型能動領域１１ａの第２の部分に、また、ワードトランジスタＱｎ４のゲート電極を兼ねるワード線（ＷＬ₂）１４ｂがｐ型能動領域１１ｂの第２の部分に対してそれぞれ直交するように配線されている。これに対して、駆動トランジスタＱｎ１のゲート電極を兼ねる共通ゲート線１５ａ（ＧＬ₁）がｐ型能動領域１１ａの第１の部分に対して図１の縦方向に直交し、また同様な方向に、共通ゲート線１５ｂ（ＧＬ₁）がｐ型能動領域１１ｂの第１の部分に対して直交している。なお、これら共通ゲート線１５ａ，１５ｂおよびワード線１４ａ，１４ｂは共に不純物を含む第１層目のポリシリコン層により形成されている。
【００２１】
共通ゲート線１５ａはｎ型能動領域１２ａに対しても直交している。同様に、共通ゲート線１５ｂはｎ型能動領域１２ｂに対しても直交している。これにより、ｎ型能動領域１２ａ，１２ｂにそれぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）が形成されている。負荷トランジスタＱｐ１と駆動トランジスタＱｎ１とにより第１のインバータが構成され、同様に、負荷トランジスタＱｐ２と駆動トランジスタＱｎ２とにより第２のインバータが構成されている。これら第１のインバータおよび第２のインバータによりフリップフロップが構成される。共通ゲート線１５ａとワード線１４ｂ、また、共通ゲート線１５ｂとワード線１４ａとがそれぞれ同一直線状に配設されている。なお、ｐ型能動領域１１ａ，１１ｂの各第２の部分はビットコンタクト１７ａを介してビット線（図示せず）に電気的に接続されている。ワード線１４ａ，１４ｂはそれぞれワードコンタクト１７ｂを介して、図２に示したように共通ワード線１８に電気的に接続される。ｐ型能動領域１１ａ，１１ｂの各第１の部分はＶ_SSコンタクト１７ｃを介してＶ_SS（共通電位）の供給線（図示せず）に電気的に接続されている。ｎ型能動領域１２ａ，１２ｂはＶ_CCコンタクト１７ｄを介してＶ_CC（電源電圧）の供給線と共通に接続されている。また、ｐ型能動領域１１ａとｎ型能動領域１２ａ、ｐ型能動領域１１ｂとｎ型能動領域１２ｂは、それぞれ、ノードコンタクト１７ｅを介して互いに電気的に接続されている。
【００２２】
以上のＳＲＡＭセル１０の、共通ワード線１８に接続するためのワードコンタクト１７ｂがセルの両端部に配置され、ワードトランジスタＱｎ３，Ｑｎ４が、このワードコンタクト１７ｂが存在する方向に寄せて配置されていること等の基本的構成は、従来のＳＲＡＭセル（図４）と実質的に同じであるが、本実施の形態のＳＲＡＭセル１０では、ｐ型能動領域１１ａ，１１ｂのパターンにおける段差１６の位置が従来と異なっている。すなわち、前述したように、従来のＳＲＡＭセルでは、駆動トランジスタＱｎ１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４との間の段差が、ｐ型能動領域それぞれのｎ型能動領域側に形成されている。これに対して、本実施の形態では、駆動トランジスタＱｎ１とワードトランジスタＱｎ３、また、駆動トランジスタＱｎ２とワードトランジスタＱｎ４との間の段差１６は、ｐ型能動領域１１ａ，１１ｂそれぞれのｎ型能動領域１２ａ，１２ｂに対する側と反対側の位置に設けられている。
【００２３】
すなわち、本実施の形態では、ワードコンタクト１７ｂとｐ型能動領域１１ａ，１１ｂそれぞれとの間には、段差１６の大きさに対応したスペースが存在している。よって、ワードコンタクト１７ｂとｐ型能動領域１１ａ，１１ｂそれぞれとの間の距離ｄ₁（図１）は、段差１６の大きさ分だけ従来のＳＲＡＭセル１００における距離ｄ₂（図４参照）に比べて大きくなる。従って、セルサイズを従来と同等とすれば、レジストパターニングの合わせずれに対する余裕度が向上し、ｐ型能動領域１１ａ，１１ｂ上に開孔（ワードコンタクト１７ｂ）が形成される虞れがなくなる。あるいは、ワードコンタクト１７ｂをｐ型能動領域１０１ａ，１０１ｂにより近づけて形成することができ、これにより、セルサイズを縮小し、高集積化を図ることができる。
【００２４】
なお、上記実施の形態では、ｐ型能動領域１１ａ，１１ｂのパターンに設ける段差の数を１としたが、本発明はそれに限定するものではなく、ｐ型能動領域１１ａ，１１ｂが２以上の段差を有するように構成してもよく、更には、ｎ型能動領域１２ａ，１２ｂにも段差を設けるようにしてもよい。
【００２５】
【発明の効果】
以上説明したように本発明の半導体記憶装置によれば、駆動トランジスタおよびワードトランジスタの各チャネルが隣接して形成される第１の能動領域において、駆動トランジスタが形成される第１の部分とワードトランジスタが形成される第２の部分との間の段差を、第２の能動領域に対する側と反対側の位置に形成するようにしたので、ワードコンタクトが形成される位置と第１の能動領域との間に段差の大きさに対応した分だけスペースが増加し、その分コンタクト形成のためのレジストパターニング時の合わせずれに対する余裕度が大きくなり、あるいはセルサイズを縮小し高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＳＲＡＭセルのパターン構成を説明するための平面図である。
【図２】図１の状態から共通ワード線を形成した後のＳＲＡＭセルの構成を説明するための平面図である。
【図３】ｐＭＯＳ負荷型のＳＲＡＭセルの回路構成図である。
【図４】従来のＳＲＡＭセルのパターン構成を説明するための図である。
【図５】図４の状態から共通ワード線を形成した後のＳＲＡＭセルの構成を説明するための平面図である。
【符号の説明】
１０…ＳＲＡＭセル、１１ａ，１１ｂ…ｐ型能動領域、１２ａ，１２ｂ…ｎ型能動領域、１３…素子絶縁分離領域、１４ａ，１４ｂ…ワード線（ＷＬ１，ＷＬ２）、１５ａ，１５ｂ…共通ゲート線（ＧＬ１，ＧＬ２）、１６…段差、１７ｂ…ワードコンタクト、１８…共通ワード線

Claims

メモリセル毎に、駆動トランジスタおよびワードトランジスタの各チャネルが隣接して形成される第１の能動領域と、それぞれ負荷トランジスタのチャネルが形成される２つの第２の能動領域とを備え、且つ、前記第１の能動領域を第２の能動領域の両側にそれぞれ平行に配置してなる半導体記憶装置であって、
前記第１の能動領域が、前記駆動トランジスタが形成される第１の部分と前記ワードトランジスタが形成される第２の部分とを含み、前記第１の部分のチャネル電流の方向に対して直交する方向の長さが前記第２の部分のそれよりも長く、且つ前記第１の部分と第２の部分との間の段差が、前記第１の能動領域の前記第２の能動領域に対する側と反対側の位置に形成されており、
前記第１の能動領域の第２の能動領域に平行な方向の両端がそれぞれメモリセルの対向する２辺まで延在すると共に、前記第１の能動領域の段差のある側がメモリセルの他の辺と離間し、かつ、前記２つの第１の能動領域それぞれにおいて、前記ワードトランジスタのゲート電極を兼ねるワード線が前記第２の部分に対して直交する方向に形成されると共に、前記２つのワードトランジスタのワード線間が層間絶縁膜を間にして前記ワード線とは異なる層に形成された共通ワード線により接続されており、
前記共通ワード線と各ワードトランジスタのワード線とを接続するためのコンタクトが前記第１の能動領域の第２の部分に対向し、前記コンタクトと第２の部分との間に前記段差に対応したスペースが介在している
半導体記憶装置。
前記２つの第１の能動領域はメモリセルの中心位置に対して点対称の位置関係にある請求項１記載の半導体記憶装置。
前記各ワードトランジスタのワード線は矩形状を有し、その端部は前記メモリセルの他の辺まで延在している請求項２記載の半導体記憶装置。
各メモリセルは、２個のｎＭＯＳワードトランジスタ、２個のｎＭＯＳ駆動トランジスタおよび２個のｐＭＯＳ負荷トランジスタの６個のトランジスタにより構成されたｐＭＯＳ負荷型のＳＲＡＭである請求項１ないし３のいずれか１項に記載の半導体記憶装置。