JPH05167041A - ポリシリコントランジスタ負荷を有する積層型ｃｍｏｓ ｓｒａｍ - Google Patents
ポリシリコントランジスタ負荷を有する積層型ｃｍｏｓ ｓｒａｍInfo
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- JPH05167041A JPH05167041A JP4142348A JP14234892A JPH05167041A JP H05167041 A JPH05167041 A JP H05167041A JP 4142348 A JP4142348 A JP 4142348A JP 14234892 A JP14234892 A JP 14234892A JP H05167041 A JPH05167041 A JP H05167041A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】比較的小さいチップ面積の６トランジスタＣＭ
ＯＳ ＳＲＡＭセルを提供し、さらに薄膜Ｔｒまたは各
半ラッチに対し相補性ポリＳｉ負荷装置を使用するこの
ようなＳＲＡＭセムを提供する。 【構成】本メモリセルは交差結合したＣＭＯＳインバー
タとして構成され、ＮチャンネルＴｒ５，５−がバルク
内に設けられ、Ｐチャンネル負荷装置は薄いポリＳｉ層
１８内に形成された蓄積モードＰチャンネルＴｒ３，３
−である。交差結合接続は中間導電層１２により形成さ
れ、その上部表面にポリＳｉ層を有し、各々はＮチャン
ネルＴｒのドレイン領域へ接続されると共に、埋込み接
続により反対のゲート電極８ａ，８ｂへ接続される。さ
らに中間層は薄膜ＰチャンネルＴｒのゲートとして作用
し、該Ｔｒのチャンネル領域は中間層の上側に位置し、
該ＰチャンネルＴｒはインバータ内のＮチャンネルＴｒ
の上側に形成できるので、セル実現に必要なチップ面積
を減少させる。
ＯＳ ＳＲＡＭセルを提供し、さらに薄膜Ｔｒまたは各
半ラッチに対し相補性ポリＳｉ負荷装置を使用するこの
ようなＳＲＡＭセムを提供する。 【構成】本メモリセルは交差結合したＣＭＯＳインバー
タとして構成され、ＮチャンネルＴｒ５，５−がバルク
内に設けられ、Ｐチャンネル負荷装置は薄いポリＳｉ層
１８内に形成された蓄積モードＰチャンネルＴｒ３，３
−である。交差結合接続は中間導電層１２により形成さ
れ、その上部表面にポリＳｉ層を有し、各々はＮチャン
ネルＴｒのドレイン領域へ接続されると共に、埋込み接
続により反対のゲート電極８ａ，８ｂへ接続される。さ
らに中間層は薄膜ＰチャンネルＴｒのゲートとして作用
し、該Ｔｒのチャンネル領域は中間層の上側に位置し、
該ＰチャンネルＴｒはインバータ内のＮチャンネルＴｒ
の上側に形成できるので、セル実現に必要なチップ面積
を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の技術分野に
関するものであって、更に詳細には、スタチックランダ
ムアクセスメモリセル及びその製造方法に関するもので
ある。
関するものであって、更に詳細には、スタチックランダ
ムアクセスメモリセル及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】スタチックランダムアクセスメモリ（Ｓ
ＲＡＭ）集積回路はポピュラなタイプのコンピュータメ
モリ装置であり、高速及び高密度の相補的金属／酸化物
／半導体（ＣＭＯＳ）技術の出現と共に近年になって益
々ポピュラなものとなっている。従来のＳＲＡＭメモリ
セルは通常交差結合したインバータからなるラッチとし
て構成されており、その場合に、各インバータは、通
常、抵抗性負荷又は活性負荷の何れかを具備するＮチャ
ンネル駆動トランジスタを有している。抵抗負荷を使用
するＳＲＡＭセルは、通常、４−Ｔ，２−Ｒセルと呼ば
れる（ビットライン転送装置を具備する各セル内の４個
のトランジスタ及び２個の抵抗を有することに対応して
いる）。Ｎチャンネルプルダウントランジスタがオンで
ある場合のトランジスタを介して流れるＤＣ電流は負荷
抵抗の抵抗に依存するので、ＳＲＡＭセルのスタンバイ
電力は負荷抵抗が増加すると共に減少することは公知で
ある。ＣＭＯＳインバータ内のＰチャンネルトランジス
タは、Ｎチャンネル装置がオンである場合に、ターンオ
フされ（従って極めて抵抗が高い）ので、ＣＭＯＳ Ｓ
ＲＡＭセル内に活性装置としてＰチャンネルトランジス
タを使用することは極めて低いスタンバイ電流とさせる
ことが可能であることは公知である。従って、ＣＭＯＳ
技術が使用可能である場合、負荷としてＰチャンネルＭ
ＯＳトランジスタを使用することにより、極めて低いス
タンバイ電流とさせることが可能である。Ｐチャンネル
負荷装置を使用するＳＲＡＭセルは、通常、６トランジ
スタ乃至は６−Ｔセルと呼ばれる。
ＲＡＭ）集積回路はポピュラなタイプのコンピュータメ
モリ装置であり、高速及び高密度の相補的金属／酸化物
／半導体（ＣＭＯＳ）技術の出現と共に近年になって益
々ポピュラなものとなっている。従来のＳＲＡＭメモリ
セルは通常交差結合したインバータからなるラッチとし
て構成されており、その場合に、各インバータは、通
常、抵抗性負荷又は活性負荷の何れかを具備するＮチャ
ンネル駆動トランジスタを有している。抵抗負荷を使用
するＳＲＡＭセルは、通常、４−Ｔ，２−Ｒセルと呼ば
れる（ビットライン転送装置を具備する各セル内の４個
のトランジスタ及び２個の抵抗を有することに対応して
いる）。Ｎチャンネルプルダウントランジスタがオンで
ある場合のトランジスタを介して流れるＤＣ電流は負荷
抵抗の抵抗に依存するので、ＳＲＡＭセルのスタンバイ
電力は負荷抵抗が増加すると共に減少することは公知で
ある。ＣＭＯＳインバータ内のＰチャンネルトランジス
タは、Ｎチャンネル装置がオンである場合に、ターンオ
フされ（従って極めて抵抗が高い）ので、ＣＭＯＳ Ｓ
ＲＡＭセル内に活性装置としてＰチャンネルトランジス
タを使用することは極めて低いスタンバイ電流とさせる
ことが可能であることは公知である。従って、ＣＭＯＳ
技術が使用可能である場合、負荷としてＰチャンネルＭ
ＯＳトランジスタを使用することにより、極めて低いス
タンバイ電流とさせることが可能である。Ｐチャンネル
負荷装置を使用するＳＲＡＭセルは、通常、６トランジ
スタ乃至は６−Ｔセルと呼ばれる。
【０００３】しかしながら、多くのＣＭＯＳ ＳＲＡＭ
は、回路内の何処か他のところでＰチャンネルトランジ
スタを使用可能であるにも拘らず、負荷装置として抵抗
を具備するものが製造されている。その主な理由は、各
メモリセル内にＮチャンネルトランジスタとＰチャンネ
ルトランジスタの両方を設ける場合には付加的なチップ
面積が必要とされるからである。単結晶半導体（基板又
はエピタキシャル層）内にＮチャンネルトランジスタと
Ｐチャンネルトランジスタの両方を形成することは、Ｎ
型とＰ型の両方の活性領域を必要とするばかりでなく、
それらの間の分離領域を設けることも必要とされる。分
離はＳＲＡＭセルの場合極めて重要である。なぜなら
ば、スタンバイ電流の仕様が厳しく（なぜならば、接合
リークが許容不可能なものとなる）、且つラッチアップ
条件を回避するための必要性である。その結果、４−
Ｔ，２−Ｒ ＳＲＡＭセルの場合に必要とされるチップ
面積と比較して、両方の型の活性領域を有すると共に各
メモリセルに対しそれらの間の分離を有する６−Ｔ Ｃ
ＭＯＳ ＳＲＡＭセルを実現するためにはより多くのチ
ップ面積が必要とされる。
は、回路内の何処か他のところでＰチャンネルトランジ
スタを使用可能であるにも拘らず、負荷装置として抵抗
を具備するものが製造されている。その主な理由は、各
メモリセル内にＮチャンネルトランジスタとＰチャンネ
ルトランジスタの両方を設ける場合には付加的なチップ
面積が必要とされるからである。単結晶半導体（基板又
はエピタキシャル層）内にＮチャンネルトランジスタと
Ｐチャンネルトランジスタの両方を形成することは、Ｎ
型とＰ型の両方の活性領域を必要とするばかりでなく、
それらの間の分離領域を設けることも必要とされる。分
離はＳＲＡＭセルの場合極めて重要である。なぜなら
ば、スタンバイ電流の仕様が厳しく（なぜならば、接合
リークが許容不可能なものとなる）、且つラッチアップ
条件を回避するための必要性である。その結果、４−
Ｔ，２−Ｒ ＳＲＡＭセルの場合に必要とされるチップ
面積と比較して、両方の型の活性領域を有すると共に各
メモリセルに対しそれらの間の分離を有する６−Ｔ Ｃ
ＭＯＳ ＳＲＡＭセルを実現するためにはより多くのチ
ップ面積が必要とされる。
【０００４】従来は、薄膜トランジスタにより、ＣＭＯ
Ｓインバータ、又はＳＲＡＭセルにおいて有用なＣＭＯ
Ｓ半ラッチにとって必要な面積を減少させるための試み
がなされている。単結晶シリコン内にＮチャンネルトラ
ンジスタを有し、その上方のポリシリコン層（又は再結
晶化ポリシリコン）内にＰチャンネルトランジスタを有
し、且つそれらの間に共通ゲート電極を有する所謂「ス
タックト（積層型）」ＣＭＯＳインバータが米国特許第
４，５０２，２０２号及び米国特許第４，８１４，８５
０号、及びＮａｌｈｉ ｅｔ ａｌ．著「ＶＬＳＩに適
した２ミクロン積層型ＣＭＯＳプロセス（Ａ ＶＬＳＩ
Ｓｕｉｔａｂｌｅ ２−μｍ Ｓｔａｃｋｅｄ ＣＭ
ＯＳ Ｐｒｏｃｅｓｓ）」、デバイス・リサーチ・コン
フェレンス、ペーパーＶＢ．１（ＩＥＥＥ，１９８４）
の文献に記載されている。更に、Ｎａｌｈｉ ｅｔ ａ
ｌ．著「小グレインＬＰＣＶＤ多結晶シリコン内のＭＯ
ＳＦＥＴの三次元的集積化及び特性（Ｃｈａｒａｃｔｅ
ｒｉｓｔｉｃｓａｎｄＴｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎ
ａｌ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＭＯＳＦＥＴ’
ｓ ｉｎ Ｓｍａｌｌ−Ｇｒａｉｎ ＬＰＣＶＤ Ｐｏ
ｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）」、Ｉ
ＥＥＥ・トランザクションズ・オン・エレクトロン・デ
バイシーズ、Ｖｏｌ． ＥＤ−３２、Ｎｏ．２（１９８
５年２月）ｐｐ．２５８−２８１の文献は、特に２７３
ページ乃至２７７ぺージにおいて、積層型ＣＭＯＳイン
バータを有する６−Ｔ ＳＲＡＭセルについて記載して
いる。更に、米国特許第４，７７７，１４７号は、単結
晶基板内に形成した自己整合型ポリシリコンＮチャンネ
ルドライバトランジスタを有するＣＭＯＳインバータを
開示している。ポリシリコン層（基板の上側に存在する
位置において単結晶にアニールされている）がＮチャン
ネルトランジスタのドレインへ電気的に接続し、且つ分
離酸化物上を延在し、ソース領域及びドレイン領域は上
側に存在するゲート電極の両側に自己整合した態様でド
ープされており、該分離酸化物上にＮチャンネル駆動ト
ランジスタへ接続された薄膜トランジスタを形成する。
Ｓインバータ、又はＳＲＡＭセルにおいて有用なＣＭＯ
Ｓ半ラッチにとって必要な面積を減少させるための試み
がなされている。単結晶シリコン内にＮチャンネルトラ
ンジスタを有し、その上方のポリシリコン層（又は再結
晶化ポリシリコン）内にＰチャンネルトランジスタを有
し、且つそれらの間に共通ゲート電極を有する所謂「ス
タックト（積層型）」ＣＭＯＳインバータが米国特許第
４，５０２，２０２号及び米国特許第４，８１４，８５
０号、及びＮａｌｈｉ ｅｔ ａｌ．著「ＶＬＳＩに適
した２ミクロン積層型ＣＭＯＳプロセス（Ａ ＶＬＳＩ
Ｓｕｉｔａｂｌｅ ２−μｍ Ｓｔａｃｋｅｄ ＣＭ
ＯＳ Ｐｒｏｃｅｓｓ）」、デバイス・リサーチ・コン
フェレンス、ペーパーＶＢ．１（ＩＥＥＥ，１９８４）
の文献に記載されている。更に、Ｎａｌｈｉ ｅｔ ａ
ｌ．著「小グレインＬＰＣＶＤ多結晶シリコン内のＭＯ
ＳＦＥＴの三次元的集積化及び特性（Ｃｈａｒａｃｔｅ
ｒｉｓｔｉｃｓａｎｄＴｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎ
ａｌ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＭＯＳＦＥＴ’
ｓ ｉｎ Ｓｍａｌｌ−Ｇｒａｉｎ ＬＰＣＶＤ Ｐｏ
ｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）」、Ｉ
ＥＥＥ・トランザクションズ・オン・エレクトロン・デ
バイシーズ、Ｖｏｌ． ＥＤ−３２、Ｎｏ．２（１９８
５年２月）ｐｐ．２５８−２８１の文献は、特に２７３
ページ乃至２７７ぺージにおいて、積層型ＣＭＯＳイン
バータを有する６−Ｔ ＳＲＡＭセルについて記載して
いる。更に、米国特許第４，７７７，１４７号は、単結
晶基板内に形成した自己整合型ポリシリコンＮチャンネ
ルドライバトランジスタを有するＣＭＯＳインバータを
開示している。ポリシリコン層（基板の上側に存在する
位置において単結晶にアニールされている）がＮチャン
ネルトランジスタのドレインへ電気的に接続し、且つ分
離酸化物上を延在し、ソース領域及びドレイン領域は上
側に存在するゲート電極の両側に自己整合した態様でド
ープされており、該分離酸化物上にＮチャンネル駆動ト
ランジスタへ接続された薄膜トランジスタを形成する。
【０００５】更に別の従来例としては、米国特許第４，
８９０，１４８号が、負荷装置としてゲート動作される
薄膜トランジスタを使用するＳＲＡＭセルを開示してい
る。この特許に開示されるＳＲＡＭセルによれば、ポリ
シリコン抵抗が設けられ、それらは比較的薄い絶縁層に
よりポリシリコン／シリサイドゲート電極から離隔され
ており、該ポリシリコン抵抗は、更に、一端部において
Ｎ型ドーパントでドープされている。ＳＲＡＭセルの構
成は、Ｎチャンネル駆動トランジスタのうちの１つのゲ
ートが反対の負荷装置のゲートとして機能し、従ってそ
の上の高電圧が、Ｎチャンネル駆動トランジスタを介し
且つ反対のゲート動作される抵抗を介してターンオンす
る（即ち、導通状態とさせる）。
８９０，１４８号が、負荷装置としてゲート動作される
薄膜トランジスタを使用するＳＲＡＭセルを開示してい
る。この特許に開示されるＳＲＡＭセルによれば、ポリ
シリコン抵抗が設けられ、それらは比較的薄い絶縁層に
よりポリシリコン／シリサイドゲート電極から離隔され
ており、該ポリシリコン抵抗は、更に、一端部において
Ｎ型ドーパントでドープされている。ＳＲＡＭセルの構
成は、Ｎチャンネル駆動トランジスタのうちの１つのゲ
ートが反対の負荷装置のゲートとして機能し、従ってそ
の上の高電圧が、Ｎチャンネル駆動トランジスタを介し
且つ反対のゲート動作される抵抗を介してターンオンす
る（即ち、導通状態とさせる）。
【０００６】
【発明が解決しようとする課題】本発明の目的とすると
ころは、比較的小さな量のチップ面積を必要とするに過
ぎない６トランジスタＣＭＯＳ ＳＲＡＭセルを提供す
ることである。本発明の別の目的とするところは、薄膜
トランジスタを使用するこのようなＳＲＡＭセルを提供
することである。本発明の更に別の目的とするところ
は、各半ラッチに対し相補的ポリシリコン負荷装置を使
用するこのようなＳＲＡＭセルを提供することである。
ころは、比較的小さな量のチップ面積を必要とするに過
ぎない６トランジスタＣＭＯＳ ＳＲＡＭセルを提供す
ることである。本発明の別の目的とするところは、薄膜
トランジスタを使用するこのようなＳＲＡＭセルを提供
することである。本発明の更に別の目的とするところ
は、各半ラッチに対し相補的ポリシリコン負荷装置を使
用するこのようなＳＲＡＭセルを提供することである。
【０００７】
【課題を解決するための手段】本発明は、バルク内にＮ
チャンネル駆動トランジスタのみを与える６トランジス
タタイプのＣＭＯＳ ＳＲＡＭメモリセル内に組込むこ
とが可能である。Ｐチャンネル負荷装置が、中間導電層
の上側に存在する薄いポリシリコン層内に形成される。
この導電層は、１個のＮチャンネル駆動トランジスタの
ドレインに接触すると共に他のＮチャンネル駆動トラン
ジスタのゲートに接触する。この中間ポリシリコン層の
一部は、交差結合用の相互接続のみならず、上側に存在
するＰチャンネル蓄積モードトランジスタのゲートとし
て作用する。
チャンネル駆動トランジスタのみを与える６トランジス
タタイプのＣＭＯＳ ＳＲＡＭメモリセル内に組込むこ
とが可能である。Ｐチャンネル負荷装置が、中間導電層
の上側に存在する薄いポリシリコン層内に形成される。
この導電層は、１個のＮチャンネル駆動トランジスタの
ドレインに接触すると共に他のＮチャンネル駆動トラン
ジスタのゲートに接触する。この中間ポリシリコン層の
一部は、交差結合用の相互接続のみならず、上側に存在
するＰチャンネル蓄積モードトランジスタのゲートとし
て作用する。
【０００８】
【実施例】図１は、本発明の好適実施例に基づいて構成
される従来の６トランジスタＣＭＯＳ ＳＲＡＭセル１
を示した概略図である。セル１は２個のパスゲートトラ
ンジスタ７及び７ を有しており、それらのソース／ド
レイン経路は一方においてはセルノードＣＮ及びＣＮ
と他方においては夫々ビットラインＢＬ及びＢＬ との間
に接続されている。トランジスタ７及び７ の各々はワ
ードラインＷＬによりゲート動作され、該ワードライン
は、従来の態様で、それと関連する行のメモリセルの選
択により付勢されてその行内の各メモリセル１のセルノ
ードＣＮ及びＣＮ を夫々のビットラインＢＬ及びＢＬ
へ結合させる。
される従来の６トランジスタＣＭＯＳ ＳＲＡＭセル１
を示した概略図である。セル１は２個のパスゲートトラ
ンジスタ７及び７ を有しており、それらのソース／ド
レイン経路は一方においてはセルノードＣＮ及びＣＮ
と他方においては夫々ビットラインＢＬ及びＢＬ との間
に接続されている。トランジスタ７及び７ の各々はワ
ードラインＷＬによりゲート動作され、該ワードライン
は、従来の態様で、それと関連する行のメモリセルの選
択により付勢されてその行内の各メモリセル１のセルノ
ードＣＮ及びＣＮ を夫々のビットラインＢＬ及びＢＬ
へ結合させる。
【０００９】メモリセル１は、従来の態様で、交差結合
したインバータを有している。第一インバータは、Ｐチ
ャンネルトランジスタ３とＮチャンネルトランジスタ５
とから構成されており、それらのソース／ドレイン経路
は電源ノードＶccと基準ノードＶssとの間に直列接続さ
れており、且つそれらのゲートは共通接続されている。
セルノードＣＮがトランジスタ３と５との共通ドレイン
ノードに位置されている。同様に、第二インバータはＰ
チャンネルトランジスタ３ とＮチャンネルトランジス
タ５ とを有しており、それらのソース／ドレイン経路
は直列接続されており且つそれらのゲートは共通接続さ
れている。セルノードＣＮ がトランジスタ３ 及び５
の共通ドレインノードに設けられている。従来の６ト
ランジスタＣＭＯＳ ＳＲＡＭセル構成によれば、２つ
のインバータ間の交差結合は、トランジスタ３及び５の
ゲートのセルノードＣＮ への接続及びトランジスタ３
及び５ のゲートのセルノードＣＮへの接続により達成
される。この交差結合されたインバータの構成は従来の
ＣＭＯＳラッチとしてのものである。ワードラインＷＬ
が非活性状態であると、該ラッチは格納されたデータ状
態を維持する。ワードラインＷＬを活性化するとパスト
ランジスタ７及び７ がターンオンし、該ラッチがビッ
トラインＢＬ及びＢＬ と通信状態とされ、読取り状態
においては、セルノードＣＮ，ＣＮ において格納され
たデータ状態が出力され、且つ書込み動作においては、
新たなデータ状態が受取られる。
したインバータを有している。第一インバータは、Ｐチ
ャンネルトランジスタ３とＮチャンネルトランジスタ５
とから構成されており、それらのソース／ドレイン経路
は電源ノードＶccと基準ノードＶssとの間に直列接続さ
れており、且つそれらのゲートは共通接続されている。
セルノードＣＮがトランジスタ３と５との共通ドレイン
ノードに位置されている。同様に、第二インバータはＰ
チャンネルトランジスタ３ とＮチャンネルトランジス
タ５ とを有しており、それらのソース／ドレイン経路
は直列接続されており且つそれらのゲートは共通接続さ
れている。セルノードＣＮ がトランジスタ３ 及び５
の共通ドレインノードに設けられている。従来の６ト
ランジスタＣＭＯＳ ＳＲＡＭセル構成によれば、２つ
のインバータ間の交差結合は、トランジスタ３及び５の
ゲートのセルノードＣＮ への接続及びトランジスタ３
及び５ のゲートのセルノードＣＮへの接続により達成
される。この交差結合されたインバータの構成は従来の
ＣＭＯＳラッチとしてのものである。ワードラインＷＬ
が非活性状態であると、該ラッチは格納されたデータ状
態を維持する。ワードラインＷＬを活性化するとパスト
ランジスタ７及び７ がターンオンし、該ラッチがビッ
トラインＢＬ及びＢＬ と通信状態とされ、読取り状態
においては、セルノードＣＮ，ＣＮ において格納され
たデータ状態が出力され、且つ書込み動作においては、
新たなデータ状態が受取られる。
【００１０】次に、図２ａ及び３ａを参照すると、本発
明の一実施例に基づいて構成されたメモリセル１の構成
について詳細に説明する。本プロセスのこの時点におい
ては、トランジスタ５及び５ はそれらのソース／ドレ
イン領域を有しており、且つＮチャンネルトランジスタ
に対する従来の態様でゲートが形成されている。トラン
ジスタ５及び５ が公知の軽度にドープしたドレイン
（ＬＤＤ）技術に従って形成され、所謂「ホット」エレ
クトロン効果等のような有害な効果を減少させることが
望ましい。
明の一実施例に基づいて構成されたメモリセル１の構成
について詳細に説明する。本プロセスのこの時点におい
ては、トランジスタ５及び５ はそれらのソース／ドレ
イン領域を有しており、且つＮチャンネルトランジスタ
に対する従来の態様でゲートが形成されている。トラン
ジスタ５及び５ が公知の軽度にドープしたドレイン
（ＬＤＤ）技術に従って形成され、所謂「ホット」エレ
クトロン効果等のような有害な効果を減少させることが
望ましい。
【００１１】トランジスタ５及び５ を製造するための
好適なＬＤＤ技術によれば、最初に、ウエハの表面の選
択部分にフィールド酸化膜構成体４を形成することによ
り活性領域６が画定される。本発明のこの実施例におい
ては、軽度にドープしたＰ型層２がバルク基板として作
用し、公知の如く、層２は、基板それ自身とするか、基
板の表面に形成したエピタキシャル層とするか、又は基
板又はエピタキシャル層内に形成したウエルの何れかと
することが可能である。従来のＬＯＣＯＳプロセスはフ
ィールド酸化膜構成体４を形成するのに適しているが、
勿論、その他の分離技術を使用することも可能である。
本発明のこのサブミクロンの実施例によれば、フィール
ド酸化膜構成体４の最小幅は０．８ミクロンのオーダで
あり、活性領域６の最小幅は０．６ミクロンのオーダで
ある。後に説明する如く、本実施例に基づくメモリセル
２の全体的な寸法は２１．５平方ミクロンのオーダであ
る。
好適なＬＤＤ技術によれば、最初に、ウエハの表面の選
択部分にフィールド酸化膜構成体４を形成することによ
り活性領域６が画定される。本発明のこの実施例におい
ては、軽度にドープしたＰ型層２がバルク基板として作
用し、公知の如く、層２は、基板それ自身とするか、基
板の表面に形成したエピタキシャル層とするか、又は基
板又はエピタキシャル層内に形成したウエルの何れかと
することが可能である。従来のＬＯＣＯＳプロセスはフ
ィールド酸化膜構成体４を形成するのに適しているが、
勿論、その他の分離技術を使用することも可能である。
本発明のこのサブミクロンの実施例によれば、フィール
ド酸化膜構成体４の最小幅は０．８ミクロンのオーダで
あり、活性領域６の最小幅は０．６ミクロンのオーダで
ある。後に説明する如く、本実施例に基づくメモリセル
２の全体的な寸法は２１．５平方ミクロンのオーダであ
る。
【００１２】トランジスタ３及び３ の夫々のゲート電
極８ａ及び８ｂが、従来のフォトリソグラフィ技術によ
り活性領域６上方にゲート電極を画定すべくパターン形
成されており且つ極めて導電性とさせるために高度にＮ
型にドープされた多結晶シリコンからなる第一層から形
成されている。この実施例においては、ゲート電極８ａ
及び８ｂの最小幅は１ミクロン未満とすることが可能で
あり、例えば０．５ミクロンとすることが可能である。
ソース／ドレイン領域の好適なＬＤＤ構成によれば、軽
度にドープしたソース／ドレイン延長部６′が自己整合
した状態で形成され、ゲート電極８ａ及び８ｂの側部に
形成された側壁スペーサ１０の下側を延在している。次
いで、高度にドープしたソース／ドレイン領域を従来の
態様でゲート電極８及び側壁スペーサ１０と自己整合し
た態様で活性領域６内に形成し、従って図３ａに示した
如く、自己整合したトランジスタ５，５ ，７，７ が形
成される。図３ａに示した如く、メモリセル１におい
て、両方のトランジスタ５及び５ に共通な活性領域６
の部分が基準電圧Ｖssへ接続されており、この活性領域
６の部分はアレイ内の多数のメモリセル１により共用す
ることが可能である。
極８ａ及び８ｂが、従来のフォトリソグラフィ技術によ
り活性領域６上方にゲート電極を画定すべくパターン形
成されており且つ極めて導電性とさせるために高度にＮ
型にドープされた多結晶シリコンからなる第一層から形
成されている。この実施例においては、ゲート電極８ａ
及び８ｂの最小幅は１ミクロン未満とすることが可能で
あり、例えば０．５ミクロンとすることが可能である。
ソース／ドレイン領域の好適なＬＤＤ構成によれば、軽
度にドープしたソース／ドレイン延長部６′が自己整合
した状態で形成され、ゲート電極８ａ及び８ｂの側部に
形成された側壁スペーサ１０の下側を延在している。次
いで、高度にドープしたソース／ドレイン領域を従来の
態様でゲート電極８及び側壁スペーサ１０と自己整合し
た態様で活性領域６内に形成し、従って図３ａに示した
如く、自己整合したトランジスタ５，５ ，７，７ が形
成される。図３ａに示した如く、メモリセル１におい
て、両方のトランジスタ５及び５ に共通な活性領域６
の部分が基準電圧Ｖssへ接続されており、この活性領域
６の部分はアレイ内の多数のメモリセル１により共用す
ることが可能である。
【００１３】図２ａ及び３ａに示した如く、ゲート電極
８ｂの延長部８ｂ′がフィールド酸化膜構成体の上側に
位置しており且つトランジスタ５及び５ の活性領域６
の間に配設されている。延長部８ｂ′は、以下に説明す
る如く、交差接合されたインバータの相互接続において
使用される。更に注意すべきことであるが、ゲート電極
８ａの一部が図３ａに示した位置９において、活性領域
６の第二部分の上側に位置している。この実施例によれ
ば、最小の導電層が使用されており、活性領域６の一部
９はトランジスタのチャンネル領域となるべきではな
く、その上方のゲート電極８ａの一部へ印加される電圧
に拘わらず、導通状態に留まるべきである。これは、ト
ランジスタ５とトランジスタ７との間の接続部（即ち、
図１におけるセルノードＣＮ）における）としての部分
９の機能に起因している。従って、ゲート電極８ａを形
成する前に、活性領域６の部分９へ比較的高度のＮ型注
入を付与することが望ましい。一方、金属又はポリシリ
コンの付加的な相互接続層を使用することは部分９にお
けるこのような埋込み型接続が回避される。しかしなが
ら、この場合には、セルレイアウトは、付加的な導電層
の利点を得るため及びその他の理由により本明細書に記
載するものと異なるものとなる蓋然性がある。注意すべ
きことであるが、ゲート電極８に対しその他の物質を使
用することも可能であり、例えば耐火性金属、金属シリ
サイド、又はそれらのポリシリコンとの組合わせ等を使
用することが可能である。更に注意すべきことである
が、該トランジスタのソース／ドレイン領域（即ち、活
性領域６の露出部分）のシリサイドクラッディング（被
着物）も、高性能回路の場合には好適であり、特に、こ
の実施例のサブミクロン幾何学形状の点を考慮するとそ
のことがいえる。このようなクラッディングは、好適に
は、例えば、コバルト、プラチナ、又はチタン等の耐火
性金属のそれと接触するシリコンとの公知の自己整合型
直接反応シリサイド化により形成される。
８ｂの延長部８ｂ′がフィールド酸化膜構成体の上側に
位置しており且つトランジスタ５及び５ の活性領域６
の間に配設されている。延長部８ｂ′は、以下に説明す
る如く、交差接合されたインバータの相互接続において
使用される。更に注意すべきことであるが、ゲート電極
８ａの一部が図３ａに示した位置９において、活性領域
６の第二部分の上側に位置している。この実施例によれ
ば、最小の導電層が使用されており、活性領域６の一部
９はトランジスタのチャンネル領域となるべきではな
く、その上方のゲート電極８ａの一部へ印加される電圧
に拘わらず、導通状態に留まるべきである。これは、ト
ランジスタ５とトランジスタ７との間の接続部（即ち、
図１におけるセルノードＣＮ）における）としての部分
９の機能に起因している。従って、ゲート電極８ａを形
成する前に、活性領域６の部分９へ比較的高度のＮ型注
入を付与することが望ましい。一方、金属又はポリシリ
コンの付加的な相互接続層を使用することは部分９にお
けるこのような埋込み型接続が回避される。しかしなが
ら、この場合には、セルレイアウトは、付加的な導電層
の利点を得るため及びその他の理由により本明細書に記
載するものと異なるものとなる蓋然性がある。注意すべ
きことであるが、ゲート電極８に対しその他の物質を使
用することも可能であり、例えば耐火性金属、金属シリ
サイド、又はそれらのポリシリコンとの組合わせ等を使
用することが可能である。更に注意すべきことである
が、該トランジスタのソース／ドレイン領域（即ち、活
性領域６の露出部分）のシリサイドクラッディング（被
着物）も、高性能回路の場合には好適であり、特に、こ
の実施例のサブミクロン幾何学形状の点を考慮するとそ
のことがいえる。このようなクラッディングは、好適に
は、例えば、コバルト、プラチナ、又はチタン等の耐火
性金属のそれと接触するシリコンとの公知の自己整合型
直接反応シリサイド化により形成される。
【００１４】又、図２ａで示した段階において、好適に
は付着した酸化物であり１５０ｎｍのオーダの厚さを有
する薄い絶縁層１４がゲート電極８ａ，８ｂの上側に存
在しており、それらを、その上方に配置される次の導電
層から電気的に分離する。次に図２ｂ及び３ｂを参照す
ると、絶縁層１４を貫通してコンタクト１４′を開口し
た後の構成が示されている。コンタクト１４′は、ソー
ス／ドレイン領域とゲート電極８とを互いに接続するこ
とを可能とする。従って、図３ｂに示した如く、トラン
ジスタ５，５ のドレインと夫々反対のトランジスタ５
，５のゲート電極８ｂ，８ａとの間の各交差結合経路
に対して１つづつ２個のコンタクト１４′が設けられて
いる。コンタクト１４′のフォトリソグラフィパターニ
ング及びエッチングは従来技術に従って実施することが
可能である。
は付着した酸化物であり１５０ｎｍのオーダの厚さを有
する薄い絶縁層１４がゲート電極８ａ，８ｂの上側に存
在しており、それらを、その上方に配置される次の導電
層から電気的に分離する。次に図２ｂ及び３ｂを参照す
ると、絶縁層１４を貫通してコンタクト１４′を開口し
た後の構成が示されている。コンタクト１４′は、ソー
ス／ドレイン領域とゲート電極８とを互いに接続するこ
とを可能とする。従って、図３ｂに示した如く、トラン
ジスタ５，５ のドレインと夫々反対のトランジスタ５
，５のゲート電極８ｂ，８ａとの間の各交差結合経路
に対して１つづつ２個のコンタクト１４′が設けられて
いる。コンタクト１４′のフォトリソグラフィパターニ
ング及びエッチングは従来技術に従って実施することが
可能である。
【００１５】次に、図２ｃ及び３ｃを参照すると、中間
層１２を形成した後の構成が示されている。中間層１２
は、好適には、絶縁層１４を貫通するコンタクト１４′
を開口した後に付着形成したＣＶＤポリシリコン層であ
る。この中間層１２の厚さは、好適には、１５０ｎｍ乃
至２５０ｎｍのオーダである。中間ポリシリコン層１２
は、好適には、従来の態様で付着形成した後か又はそれ
を付着形成するのと同時に極めて高度にドープしてお
り、コンタクト１４′を介してトランジスタ５及び５′
のゲートとドレインとの間に導電性接続部を提供する。
更に、中間層１２は、更に、以下に説明する如く、本発
明によれば、ＳＲＡＭセル１内の上側に位置する負荷装
置に対するゲート電極としても作用する。
層１２を形成した後の構成が示されている。中間層１２
は、好適には、絶縁層１４を貫通するコンタクト１４′
を開口した後に付着形成したＣＶＤポリシリコン層であ
る。この中間層１２の厚さは、好適には、１５０ｎｍ乃
至２５０ｎｍのオーダである。中間ポリシリコン層１２
は、好適には、従来の態様で付着形成した後か又はそれ
を付着形成するのと同時に極めて高度にドープしてお
り、コンタクト１４′を介してトランジスタ５及び５′
のゲートとドレインとの間に導電性接続部を提供する。
更に、中間層１２は、更に、以下に説明する如く、本発
明によれば、ＳＲＡＭセル１内の上側に位置する負荷装
置に対するゲート電極としても作用する。
【００１６】ポリシリコン層８の場合における如く、例
えば、窒化チタン、耐火性金属、金属シリサイド、及び
それらとポリシリコンとの組合せ等のようなその他の物
質を中間層１２用の物質として使用することが可能であ
る。しかしながら、最良のトランジスタ特性のために
は、ポリシリコンと例えばシリサイド等のような別の物
質の組合わせが使用される場合には、トランジスタチャ
ンネルが中間層１２の上方となるので、ポリシリコンが
上部層であることが極めて望ましい。更に、層１４に対
する二酸化シリコンの代替例においては、例えば窒化シ
リコン、金属酸化物又は多層膜等のようなその他の絶縁
物質を使用することが可能である。
えば、窒化チタン、耐火性金属、金属シリサイド、及び
それらとポリシリコンとの組合せ等のようなその他の物
質を中間層１２用の物質として使用することが可能であ
る。しかしながら、最良のトランジスタ特性のために
は、ポリシリコンと例えばシリサイド等のような別の物
質の組合わせが使用される場合には、トランジスタチャ
ンネルが中間層１２の上方となるので、ポリシリコンが
上部層であることが極めて望ましい。更に、層１４に対
する二酸化シリコンの代替例においては、例えば窒化シ
リコン、金属酸化物又は多層膜等のようなその他の絶縁
物質を使用することが可能である。
【００１７】従来のフォトリソグラフィ及びエッチング
により、中間層１２の選択した部分を除去して、接続部
及びゲート電極の形状を画定する。図２ｃに示した如
く、中間電極１２ｂはトランジスタ５のドレイン領域６
とコンタクトすると共にコンタクト開口１４′を介して
トランジスタ５ のゲート電極延長部８ｂ′とコンタク
トしている。他方の中間電極１２ａは、図３ｃに示した
如く、別のコンタクト１４′を介して、トランジスタ５
のドレインとゲート電極８ａとの間にコンタクトを形
成している。
により、中間層１２の選択した部分を除去して、接続部
及びゲート電極の形状を画定する。図２ｃに示した如
く、中間電極１２ｂはトランジスタ５のドレイン領域６
とコンタクトすると共にコンタクト開口１４′を介して
トランジスタ５ のゲート電極延長部８ｂ′とコンタク
トしている。他方の中間電極１２ａは、図３ｃに示した
如く、別のコンタクト１４′を介して、トランジスタ５
のドレインとゲート電極８ａとの間にコンタクトを形
成している。
【００１８】更に、図３ｃに示した如く、中間電極１２
ａ及び１２ｂは、好適には、セル１に対して必要とされ
るレイアウト面積を最小とするために、トランジスタ５
及び５ の一部とオーバーラップしているが、絶縁層１
４により他の活性要素からは電気的に絶縁されている。
絶縁層１４は比較的薄いので、この構成は各中間電極１
２とその対向する交差結合したセルノードとの間にある
量の容量結合を付加する。例えば、中間電極１２ｂがト
ランジスタ５のドレイン及びトランジスタ５ のゲートに
おいてセルノードＣＮへ接続されており（図１参照）、
且つゲート電極８ａ及びトランジスタ５ のドレインと
オーバーラップしている。このオーバーラップは、セル
ノードＣＮとセルノードＣＮ との間に容量を与えてい
る。中間電極１２ａは、同様に、セルノードＣＮとセル
ノードＣＮ との間に容量を付加している。このような
容量は、書込み回路から見た場合に、セルの容量負荷に
付加されるので幾分不所望のものであるが、この交差結
合されたセルノードＣＮ及びＣＮ の間の容量はメモリ
セルの安定性を改善し、ノイズ、アルファ粒子、又は別
のイベントがメモリセル１内に格納されているデータ状
態に影響を与えることを一層困難なものとしている。こ
の付加された容量を打ち勝つために必要とされるエキス
トラな書込み信号を与えるためにメモリ装置の書込み回
路を拡大させることが可能である。
ａ及び１２ｂは、好適には、セル１に対して必要とされ
るレイアウト面積を最小とするために、トランジスタ５
及び５ の一部とオーバーラップしているが、絶縁層１
４により他の活性要素からは電気的に絶縁されている。
絶縁層１４は比較的薄いので、この構成は各中間電極１
２とその対向する交差結合したセルノードとの間にある
量の容量結合を付加する。例えば、中間電極１２ｂがト
ランジスタ５のドレイン及びトランジスタ５ のゲートに
おいてセルノードＣＮへ接続されており（図１参照）、
且つゲート電極８ａ及びトランジスタ５ のドレインと
オーバーラップしている。このオーバーラップは、セル
ノードＣＮとセルノードＣＮ との間に容量を与えてい
る。中間電極１２ａは、同様に、セルノードＣＮとセル
ノードＣＮ との間に容量を付加している。このような
容量は、書込み回路から見た場合に、セルの容量負荷に
付加されるので幾分不所望のものであるが、この交差結
合されたセルノードＣＮ及びＣＮ の間の容量はメモリ
セルの安定性を改善し、ノイズ、アルファ粒子、又は別
のイベントがメモリセル１内に格納されているデータ状
態に影響を与えることを一層困難なものとしている。こ
の付加された容量を打ち勝つために必要とされるエキス
トラな書込み信号を与えるためにメモリ装置の書込み回
路を拡大させることが可能である。
【００１９】図２ｃに示した如く、メモリセル１の負荷
トランジスタ３，３ に対するゲート絶縁膜として究極
的に使用するために、中間層１２上に付着形成させるか
又はそれから熱成長させて薄い絶縁層１６が設けられ
る。この層１６に対する好適な物質は、１０乃至２０乃
至ｎｍの厚さのオーダも窒化シリコン膜の下側に１５ｎ
ｍの厚さのオーダの二酸化シリコン膜を有する多層膜で
ある。勿論、例えば金属酸化物、又は酸化物又は窒化物
の単一層等のその他の絶縁物質を使用することも可能で
ある。絶縁層１６を形成した後に、それを貫通して、図
２ｃ及び３ｃに示した如く、以下の説明から明らかな如
く、中間層１２と上側に存在する薄膜トランジスタとの
間の電気的接続を形成すべき箇所において従来のフォト
リソグラフィ及びエッチングによりコンタクト１６′を
開口させる。
トランジスタ３，３ に対するゲート絶縁膜として究極
的に使用するために、中間層１２上に付着形成させるか
又はそれから熱成長させて薄い絶縁層１６が設けられ
る。この層１６に対する好適な物質は、１０乃至２０乃
至ｎｍの厚さのオーダも窒化シリコン膜の下側に１５ｎ
ｍの厚さのオーダの二酸化シリコン膜を有する多層膜で
ある。勿論、例えば金属酸化物、又は酸化物又は窒化物
の単一層等のその他の絶縁物質を使用することも可能で
ある。絶縁層１６を形成した後に、それを貫通して、図
２ｃ及び３ｃに示した如く、以下の説明から明らかな如
く、中間層１２と上側に存在する薄膜トランジスタとの
間の電気的接続を形成すべき箇所において従来のフォト
リソグラフィ及びエッチングによりコンタクト１６′を
開口させる。
【００２０】次に、図２ｄ，３ｄ及び４を参照すると、
メモリセル１の負荷装置のソース、ドレイン及びチャン
ネル領域を形成する活性ポリシリコン層１８の付着形成
及びパターニングの後の状態が示されている。ポリシリ
コン層１８は、例えば、ＣＶＤにより５０乃至１５０ｎ
ｍのオーダの厚さに付着形成し、且つ、好適には、ドー
プしていない状態で付着形成する。特に図２ｄに示した
如く、ポリシリコン層１８はコンタクト１６′の位置に
おいて中間層１２とコンタクトを形成し、且つ他の箇所
においては絶縁層１６によりそれから離隔されている。
メモリセル１の負荷装置のソース、ドレイン及びチャン
ネル領域を形成する活性ポリシリコン層１８の付着形成
及びパターニングの後の状態が示されている。ポリシリ
コン層１８は、例えば、ＣＶＤにより５０乃至１５０ｎ
ｍのオーダの厚さに付着形成し、且つ、好適には、ドー
プしていない状態で付着形成する。特に図２ｄに示した
如く、ポリシリコン層１８はコンタクト１６′の位置に
おいて中間層１２とコンタクトを形成し、且つ他の箇所
においては絶縁層１６によりそれから離隔されている。
【００２１】特に図３ｄ及び４を参照して、Ｐチャンネ
ル負荷トランジスタ３の構成について説明する。トラン
ジスタ３及び３ のソース及びドレイン領域として作用
するポリシリコン層１８の部分は、従来の態様で、イオ
ン注入又はボロンを担持するガスの分解により、高度に
Ｐ型にドープさせる。しかしながら、このようなドーピ
ング期間中に、絶縁層１６と中間層１２の両方の上側に
存在するポリシリコン層１８の部分はこのドーピングス
テップからマスクされている。このマスクされたポリシ
リコン層１８の部分は、図３ｄに示した如く、トランジ
スタ３及び３ のチャンネル領域として作用する。注意す
べきことであるが、トランジスタのチャンネル領域の境
界は、好適には、その下側の中間層１２内にあり、ある
程度の不整合公差を考慮にいれながら、該トランジスタ
がターンオンすることを確保する。
ル負荷トランジスタ３の構成について説明する。トラン
ジスタ３及び３ のソース及びドレイン領域として作用
するポリシリコン層１８の部分は、従来の態様で、イオ
ン注入又はボロンを担持するガスの分解により、高度に
Ｐ型にドープさせる。しかしながら、このようなドーピ
ング期間中に、絶縁層１６と中間層１２の両方の上側に
存在するポリシリコン層１８の部分はこのドーピングス
テップからマスクされている。このマスクされたポリシ
リコン層１８の部分は、図３ｄに示した如く、トランジ
スタ３及び３ のチャンネル領域として作用する。注意す
べきことであるが、トランジスタのチャンネル領域の境
界は、好適には、その下側の中間層１２内にあり、ある
程度の不整合公差を考慮にいれながら、該トランジスタ
がターンオンすることを確保する。
【００２２】本発明のこの実施例によれば、トランジス
タ３及び３ が蓄積モードで動作することが望ましい。
なぜならば、それは、比較的低いスレッシュホールド電
圧及び比較的高い駆動電流を与えるからである。従っ
て、その上方のマスキング層を除去した後に、トランジ
スタ３及び３ のチャンネル領域の軽度のＰ型注入が好
適に実施される。８０ｎｍの厚さを持ったポリシリコン
層１８の場合、トランジスタ３及び３ のチャンネル領
域における好適な不純物濃度の一例は８×１０-6ｃｍ3
のオーダである。一方、特定の回路構成又は製造プロセ
スに対して、所望により、トランジスタ３及び３ を反
転モードで動作すべく構成することも可能である。
タ３及び３ が蓄積モードで動作することが望ましい。
なぜならば、それは、比較的低いスレッシュホールド電
圧及び比較的高い駆動電流を与えるからである。従っ
て、その上方のマスキング層を除去した後に、トランジ
スタ３及び３ のチャンネル領域の軽度のＰ型注入が好
適に実施される。８０ｎｍの厚さを持ったポリシリコン
層１８の場合、トランジスタ３及び３ のチャンネル領
域における好適な不純物濃度の一例は８×１０-6ｃｍ3
のオーダである。一方、特定の回路構成又は製造プロセ
スに対して、所望により、トランジスタ３及び３ を反
転モードで動作すべく構成することも可能である。
【００２３】本発明のこの実施例においては、ポリシリ
コン層１８の２つの部分１８ａ及び１８ｂが２つの負荷
トランジスタ３及び３ を形成しており、従ってセル１
は単に３つの導電層（即ちゲート電極層８、中間層１２
及びポリシリコン層１８）を使用して形成され、データ
を通信するための金属ビットラインは、以下に説明する
如く、それらの上方に設けられる。導電層の数を最小と
しているこの構成によれば、電源濃度Ｖccの別々の接続
がポリシリコン層１８の２つの部分（即ち、トランジス
タ３及び３ のソース）の各々に対して形成されねばな
らない。一方、ポリシリコン層１８の上方に付加的な導
電層を使用する場合には、メモリセル１への単一のＶcc
接続とすることを可能し、従ってこの付加的な導電レベ
ル及びそのコンタクトを設けることにより付加される処
理技術上の複雑性を犠牲にして、より小さなレイアウト
面積とすることを可能とする。
コン層１８の２つの部分１８ａ及び１８ｂが２つの負荷
トランジスタ３及び３ を形成しており、従ってセル１
は単に３つの導電層（即ちゲート電極層８、中間層１２
及びポリシリコン層１８）を使用して形成され、データ
を通信するための金属ビットラインは、以下に説明する
如く、それらの上方に設けられる。導電層の数を最小と
しているこの構成によれば、電源濃度Ｖccの別々の接続
がポリシリコン層１８の２つの部分（即ち、トランジス
タ３及び３ のソース）の各々に対して形成されねばな
らない。一方、ポリシリコン層１８の上方に付加的な導
電層を使用する場合には、メモリセル１への単一のＶcc
接続とすることを可能し、従ってこの付加的な導電レベ
ル及びそのコンタクトを設けることにより付加される処
理技術上の複雑性を犠牲にして、より小さなレイアウト
面積とすることを可能とする。
【００２４】ポリシリコン層１８の２つの部分１８ａ及
び１８ｂの各々は、コンタクト１６′を介して、ポリシ
リコン層１８の他の部分のゲートである中間層１２の一
部へ接続している。例えば、トランジスタ３ における
ポリシリコン層部分１８ａのドレイン端部はトランジス
タ３のゲートとしても作用する中間層部分１２ａにおい
てセルノードＣＮ へ接続している。中間層部分１２ａ
は、更に、トランジスタ５のゲート電極８ａへ接続され
ると共にコンタクト１４′を介してトランジスタ５ の
ドレインへ接続されている。同様に、ポリシリコン層部
分１８ａのドレイン端部（トランジスタ３のドレイン）
はセルノードＣＮにおいて中間層部分１２ｂへ接続して
おり、中間層部分１２ｂは、トランジスタ３ のゲート
として作用し且つ、コンタクト１４′を介して、ゲート
電極延長部８ｂへ接続されると共にトランジスタ５のド
レインへ接続されている。セル１に対する交差結合型構
成は、図１において電気的に示した態様で達成される。
び１８ｂの各々は、コンタクト１６′を介して、ポリシ
リコン層１８の他の部分のゲートである中間層１２の一
部へ接続している。例えば、トランジスタ３ における
ポリシリコン層部分１８ａのドレイン端部はトランジス
タ３のゲートとしても作用する中間層部分１２ａにおい
てセルノードＣＮ へ接続している。中間層部分１２ａ
は、更に、トランジスタ５のゲート電極８ａへ接続され
ると共にコンタクト１４′を介してトランジスタ５ の
ドレインへ接続されている。同様に、ポリシリコン層部
分１８ａのドレイン端部（トランジスタ３のドレイン）
はセルノードＣＮにおいて中間層部分１２ｂへ接続して
おり、中間層部分１２ｂは、トランジスタ３ のゲート
として作用し且つ、コンタクト１４′を介して、ゲート
電極延長部８ｂへ接続されると共にトランジスタ５のド
レインへ接続されている。セル１に対する交差結合型構
成は、図１において電気的に示した態様で達成される。
【００２５】次に図３ｅを参照すると、パストランジス
タ７の片側とコンタクトする金属ビットラインＢＬ及び
ＢＬ を設けた後のセル１を示してある。金属ビットラ
インＢＬ及びＢＬ は、勿論、例えば付着形成した二酸
化シリコン等の層間絶縁膜によりポリシリコン層１８及
びその他の導電層から絶縁されており、金属ビットライ
ンＢＬ及びＢＬ が夫々パストランジスタ７及び７ へ接
続されるように該絶縁膜を介してコンタクト２０′が形
成されている。勿論、金属ビットラインＢＬ及びＢＬ
は共通列内のメモリセル１の各々へコンタクトし、そう
であるから、ワードラインＷＬと直交する方向に延在し
ている。このメモリセル１の構成によれば、電源及び基
準ラインＶcc及びＶssもビットラインＢＬ及びＢＬ と
直交して走行している。本発明のこの実施例に基づくセ
ル１の構成は、このようにして完成される。
タ７の片側とコンタクトする金属ビットラインＢＬ及び
ＢＬ を設けた後のセル１を示してある。金属ビットラ
インＢＬ及びＢＬ は、勿論、例えば付着形成した二酸
化シリコン等の層間絶縁膜によりポリシリコン層１８及
びその他の導電層から絶縁されており、金属ビットライ
ンＢＬ及びＢＬ が夫々パストランジスタ７及び７ へ接
続されるように該絶縁膜を介してコンタクト２０′が形
成されている。勿論、金属ビットラインＢＬ及びＢＬ
は共通列内のメモリセル１の各々へコンタクトし、そう
であるから、ワードラインＷＬと直交する方向に延在し
ている。このメモリセル１の構成によれば、電源及び基
準ラインＶcc及びＶssもビットラインＢＬ及びＢＬ と
直交して走行している。本発明のこの実施例に基づくセ
ル１の構成は、このようにして完成される。
【００２６】本発明の結果として、極めて小さなチップ
面積内に実現される完全なＣＭＯＳＳＲＡＭセル１が設
けられる。この小さなチップ面積は、同一のインバータ
のＮチャンネルプルダウントランジスタ５及び５ の上
側に位置してＰチャンネル負荷トランジスタ３及び３
を設けることにより達成される。この構成は極めて低い
スタンバイ電流とさせ、データ維持特性は良好であり且
つ安定性が高い。セルは、現在使用可能な処理装置を使
用して製造することが可能である。
面積内に実現される完全なＣＭＯＳＳＲＡＭセル１が設
けられる。この小さなチップ面積は、同一のインバータ
のＮチャンネルプルダウントランジスタ５及び５ の上
側に位置してＰチャンネル負荷トランジスタ３及び３
を設けることにより達成される。この構成は極めて低い
スタンバイ電流とさせ、データ維持特性は良好であり且
つ安定性が高い。セルは、現在使用可能な処理装置を使
用して製造することが可能である。
【００２７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 ６トランジスタＣＭＯＳ ＳＲＡＭセルを示
した概略図。
した概略図。
【図２ａ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図２ｂ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図２ｃ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図２ｄ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図３ａ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略平面図。
を製造する一段階における状態を示した概略平面図。
【図３ｂ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略平面図。
を製造する一段階における状態を示した概略平面図。
【図３ｃ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略平面図。
を製造する一段階における状態を示した概略平面図。
【図３ｄ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略平面図。
を製造する一段階における状態を示した概略平面図。
【図３ｅ】 本発明の好適実施例に基づいてメモリセル
を製造する一段階における状態を示した概略平面図。
を製造する一段階における状態を示した概略平面図。
【図４】 図２ｄの方向と直交する方向にとった図３ｄ
の構成を示した概略断面図。
の構成を示した概略断面図。
１ メモリセル ４ フィールド酸化膜構成体 ６ 活性領域 ６′ ソース／ドレイン延長部 ７，７ パスゲートトランジスタ ８ａ，８ｂ ゲート電極 １０ 側壁スペーサ １２ 中間層 １４ 薄い絶縁層 １４′ コンタクト １６ 絶縁層 １６′ コンタクト １８ ポリシリコン層 ＢＬ，ＢＬ ビットライン
Claims (20)
- 【請求項１】 本体の半導体表面に形成した相補的金属
−酸化物−半導体メモリセルにおいて、第一及び第二駆
動トランジスタが設けられており、各駆動トランジスタ
は前記半導体表面に形成されたソース領域及びドレイン
領域を具備すると共に前記半導体表面の上側に位置した
ゲート電極を具備しており、前記第一及び第二駆動トラ
ンジスタは第一導電型であり、前記第二駆動トランジス
タのドレインと接触すると共に前記第一駆動トランジス
タのゲート電極と接触して第一中間層部分が設けられて
おり、前記第一駆動トランジスタのドレインと接触する
と共に前記第二駆動トランジスタのゲート電極と接触し
て第二中間層部分が設けられており、前記第一及び第二
中間層部分の一部の上側に位置してゲート絶縁層が設け
られており、ポリシリコンを有する層から形成されてお
り且つ前記ゲート絶縁層を介在させて前記第一中間層部
分の一部の上方に配設して第二導電型の第一負荷トラン
ジスタが設けられており、ポリシリコンを有する層から
形成されており且つ前記ゲート絶縁層を介在させて前記
第二中間層部分の一部の上方に配設して前記第二導電型
の第二負荷トランジスタが設けられていることを特徴と
するメモリセル。 - 【請求項２】 請求項１において、前記第一及び第二負
荷トランジスタの各々が、ドープしたソース領域とドレ
イン領域とを有しており、且つ前記ソース領域とドレイ
ン領域との間に配設されており且つ前記ドープしたソー
ス領域及びドレイン領域よりも低い不純物濃度を持った
チャンネル領域を有しており、前記第一負荷トランジス
タのチャンネル領域が前記ゲート絶縁層を介在させて前
記第一中間層部分の前記一部の上方に配設されており、
且つ前記第二負荷トランジスタのチャンネル領域が前記
ゲート絶縁層を介在させて前記第二中間層部分の一部の
上方に配設されていることを特徴とするメモリセル。 - 【請求項３】 請求項２において、前記第一負荷トラン
ジスタのドレイン領域が前記第二中間層部分と接触して
おり、且つ前記第二負荷トランジスタのドレイン領域が
前記第一中間層部分と接触していることを特徴とするメ
モリセル。 - 【請求項４】 請求項２において、前記第一負荷トラン
ジスタが前記第一駆動トランジスタの一部に亘って延在
しており、且つ前記第二負荷トランジスタが前記第二駆
動トランジスタの一部に亘って延在していることを特徴
とするメモリセル。 - 【請求項５】 請求項２において、前記第一導電型がＮ
型であり且つ前記第二導電型がＰ型であることを特徴と
するメモリセル。 - 【請求項６】 請求項５において、前記第一及び第二負
荷トランジスタのチャンネル領域がＰ型にドープされて
おり、従って前記第一及び第二負荷トランジスタが蓄積
モードであることを特徴とするメモリセル。 - 【請求項７】 請求項１において、更に、前記メモリセ
ルへ及びそれから差信号を通信するための第一及び第二
ビットラインが設けられており、第一及び第二パストラ
ンジスタが設けられており、前記パストランジスタのソ
ース／ドレイン経路は前記第一及び第二駆動トランジス
タの夫々のドレインと夫々の前記第一及び第二ビットラ
インとの間に接続されており、且つ前記各パストランジ
スタはワードラインにより制御されるゲートを有するこ
とを特徴とするメモリセル。 - 【請求項８】 請求項１において、更に、第二絶縁層が
設けられており、前記第一中間層部分が前記第二絶縁層
により絶縁されて前記第一駆動トランジスタのドレイン
の一部の上側に設けられており、前記第二中間層部分が
前記第二絶縁層により絶縁されて前記第二駆動トランジ
スタのドレインの一部の上側に設けられていることを特
徴とするメモリセル。 - 【請求項９】 請求項１において、前記第一中間層部分
が前記第二絶縁層を貫通するコンタクト開口を介して前
記第二駆動トランジスタのドレインと接触しており、且
つ前記第二中間層部分が前記第二絶縁層を貫通するコン
タクト開口を介して前記第一駆動トランジスタのドレイ
ンと接触していることを特徴とするメモリセル。 - 【請求項１０】 請求項１において、前記第一及び第二
中間層部分の各々がポリシリコンを有していることを特
徴とするメモリセル。 - 【請求項１１】 請求項１０において、前記第一及び第
二中間層部分の上表面の各々がポリシリコンを有するこ
とを特徴とするメモリセル。 - 【請求項１２】 請求項１１において、前記第一及び第
二中間層部分の下部表面の各々が金属シリサイドを有す
ることを特徴とするメモリセル。 - 【請求項１３】 本体の半導体表面にＣＭＯＳメモリセ
ルを製造する方法において、前記表面の選択した位置内
に各々が第一導電型の不純物でドープされた第一及び第
二ソース領域及び第一及び第二ドレイン領域を形成し、
尚前記第一ソース領域は第一チャンネル領域により前記
第一ドレイン領域から離隔されており且つ前記第二ソー
ス領域は第二チャンネル領域により前記第二ドレイン領
域から離隔されており、前記第一及び第二チャンネル領
域上方に夫々第一及び第二ゲート電極を形成し、前記第
一及び第二ゲート電極上に第一絶縁層を形成し、尚前記
第一絶縁層は選択した位置においてそれを貫通するコン
タクトを有しており前記第一及び第二ゲート電極の各々
の選択した部分を露出させ且つ前記第一及び第二ドレイ
ン電極の各々の選択した部分を露出させ、前記第一絶縁
層上に導電性中間層の第一及び第二部分を形成し、尚前
記中間層の前記第一部分は前記第一ゲート電極及び前記
第二ドレイン領域の露出部分と接触しており且つ前記中
間層の前記第二部分は前記第二ゲート電極及び前記第一
ドレイン領域の露出部分と接触しており、前記第一及び
第二中間層部分上に第二絶縁層を形成し、尚前記第二絶
縁層はそれを貫通してコンタクト開口を有しており前記
第一及び第二中間層部分の一部を露出しており、前記第
二絶縁層を貫通する前記コンタクト開口の１つを介して
前記第一中間層部分と接触している第一部分を具備する
と共に前記第二絶縁層を貫通する前記コンタクト開口の
１つを介して前記第二中間層と接触する第二部分を具備
しておりポリシリコンを有する活性層を形成し、第二導
電型の不純物で前記第一及び第二活性層部分のソース領
域及びドレイン領域をドーピングし、尚前記ソース及び
ドレイン領域の各々はその間のチャンネル領域により離
隔されており、前記第一活性層部分のチャンネル領域は
前記第二中間層部分の上側に位置すると共に前記第二絶
縁層により離隔されており、且つ前記第二活性層部分の
チャンネル領域が前記第一中間層部分の上側に位置する
と共に前記第二絶縁層により離隔されている、上記各ス
テップを有することを特徴とする方法。 - 【請求項１４】 請求項１３において、前記第二導電型
がＰ型であることを特徴とする方法。 - 【請求項１５】 請求項１４において、前記第一及び第
二活性層部分のチャンネル領域が軽度にＰ型にドープさ
れており、従って前記第一及び第二活性層部分が、夫
々、その下側に存在する第二及び第一中間層部分と共
に、蓄積モードＰチャンネルトランジスタを形成するこ
とを特徴とする方法。 - 【請求項１６】 請求項１３において、前記第一及び第
二活性層部分の各々が、夫々、前記第二及び第一ドレイ
ン領域の一部の上側に存在していることを特徴とする方
法。 - 【請求項１７】 請求項１６において、前記第一絶縁層
を貫通する前記コンタクト開口の各々が前記ドレイン領
域の１つと前記ゲート電極の１つの両方の一部を露出す
ることを特徴とする方法。 - 【請求項１８】 請求項１３において、前記中間層がポ
リシリコンを有することを特徴とする方法。 - 【請求項１９】 請求項１８において、前記中間層の上
表面がポリシリコンを有することを特徴とする方法。 - 【請求項２０】 請求項１３において、前記第１及び第
２ソース及びドレイン領域が、前記第一及び第二ゲート
電極を形成するステップの後に形成されることを特徴と
する方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US07/709,634 US5298782A (en) | 1991-06-03 | 1991-06-03 | Stacked CMOS SRAM cell with polysilicon transistor load |
| US709634 | 1991-06-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167041A true JPH05167041A (ja) | 1993-07-02 |
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| Application Number | Title | Priority Date | Filing Date |
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| EP (1) | EP0523830B1 (ja) |
| JP (1) | JPH05167041A (ja) |
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