JP2014107569A - 半導体素子 - Google Patents

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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L2029/7857—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET of the accumulation type

Abstract

【課題】互いに異なる閾値電圧を有するトランジスタを含む半導体素子を提供する。
【解決手段】基板から突出したナノ活性領域、前記ナノ活性領域の両端のソース領域及びドレイン領域、前記ソース領域及び前記ドレイン領域の間のチャネル形成領域を含む第１トランジスタ及び第２トランジスタが提供される。前記第１トランジスタのソース領域及びドレイン領域は、前記第２トランジスタのソース領域及びドレイン領域と同じ導電型であり、前記第２トランジスタの閾値電圧は、前記第１トランジスタより低い。前記第２トランジスタのチャネル形成領域は、前記第２トランジスタのソース領域及びドレイン領域と同一であり、前記第１トランジスタのソース領域及びドレイン領域の間のチャネル形成領域と異なる導電型の同種の不純物領域を含む。
【選択図】図１

Description

本発明は、半導体素子に係り、より詳しくは、互いに異なる閾値電圧を有するトランジスタを含む半導体素子に関する。
小型化、多機能化及び／又は低製造コストなどの特性により、半導体素子は、電子産業の重要な要素として脚光を浴びている。半導体素子は、論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素とを含むハイブリッド（ｈｙｂｒｉｄ）半導体素子などに区分できる。電子産業が高度に発展することにより、半導体素子の特性に対する要求がますます増加している。例えば、半導体素子に対する高信頼性、高速化及び／又は多機能化等の要求がますます増加している。これらの要求の特性を満たすために、半導体素子内の構造は複雑になっており、また、半導体素子は、ますます高集積化されている。
米国特許第８，０５３，８２２号公報
本発明が解決しようとする課題は、互いに異なる閾値電圧を有するトランジスタを含む半導体素子を提供することにある。
本発明による半導体素子は、基板から突出したナノ活性領域、前記ナノ活性領域の両端のソース領域及びドレイン領域、前記ソース領域及び前記ドレイン領域の間のチャネル形成領域を各々含む第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタのソース領域及びドレイン領域は、前記第２トランジスタのソース領域及びドレイン領域と同じ導電型であり、前記第２トランジスタの閾値電圧は、前記第１トランジスタより低く、前記第２トランジスタのチャネル形成領域は、前記第２トランジスタのソース領域及びドレイン領域と同一の導電型であって、前記第１トランジスタのソース領域及びドレイン領域の間のチャネル形成領域と異なる導電型の同種の不純物領域を含む。
前記半導体素子の動作時に、前記第２トランジスタの同種の不純物領域に前記第２トランジスタのソース／ドレイン領域の少数キャリア（ｍｉｎｏｒｉｔｙ ｃａｒｒｉｅｒ）と同じタイプのキャリアによって反転領域（ｉｎｖｅｒｓｉｏｎ ｒｅｇｉｏｎ）が形成される。
前記反転領域によって、前記第２トランジスタは、ターンオフされる。
前記反転領域は、前記基板から突出したナノ活性領域の表面からの深さが前記第２トランジスタのソース領域及びドレイン領域の深さと実質的に同じである。
前記同種の不純物領域のドーピング濃度は、前記第２トランジスタのソース領域及びドレイン領域のドーピング濃度より低い。
前記同種の不純物領域のドーピング濃度は、前記第２トランジスタのソース領域及びドレイン領域から離れるほど減少することができる。
前記同種の不純物領域は、前記第２トランジスタのソース領域及びドレイン領域を接続する。
前記第１トランジスタのソース領域及びドレイン領域と同一の導電型のソース領域及びドレイン領域を含む第３トランジスタをさらに含み、前記第３トランジスタのソース領域及びドレイン領域の間のチャネル形成領域は、前記第３トランジスタのソース領域に接続される第１同種の不純物領域と、前記第３トランジスタのドレイン領域に接続される第２同種の不純物領域と、前記第１同種の不純物領域と前記第２同種の不純物領域とを接続する異種の不純物領域とを含み、前記第１及び第２同種の不純物領域は、前記第３トランジスタのソース領域及びドレイン領域と同一の導電型であり、前記異種の不純物領域は、前記第３トランジスタのソース領域及びドレイン領域と異なる導電型である。
前記第３トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧より小さく、前記第２トランジスタの閾値電圧より大きい。
前記第３トランジスタの閾値電圧は、前記異種の不純物領域の幅が減少するほど低くなり、前記異種の不純物領域の幅が増加するほど高くなる。
前記第１同種の不純物領域のドーピング濃度は、前記第３トランジスタのソース領域から離れるほど減少し、前記第２同種の不純物領域のドーピング濃度は、前記第３トランジスタのドレイン領域から離れるほど減少する。
前記半導体素子の動作時に、前記第３トランジスタは、前記第１及び第２同種の不純物領域に形成された反転領域によってターンオフされ、前記異種の不純物領域に形成された反転領域によってターンオンされる。
前記同種の不純物領域は、前記第２トランジスタのソース領域に隣接する第１同種の不純物領域及び前記第２トランジスタのドレイン領域に隣接する第２同種の不純物領域を含み、前記第２トランジスタのチャネル形成領域は、第１同種の不純物領域と前記第２同種の不純物領域とを接続する異種の不純物領域をさらに含む。
前記第１及び第２同種の不純物領域のドーピング濃度は、前記第２トランジスタのソース領域及びドレイン領域のドーピング濃度より低い。
前記第１同種の不純物領域のドーピング濃度は、前記第２トランジスタのソース領域から前記異種の不純物領域まで減少し、前記第２同種の不純物領域のドーピング濃度は、前記第２トランジスタのドレイン領域から前記異種の不純物領域まで減少する。
前記第１トランジスタのソース領域及びドレイン領域と同一の導電型のソース領域及びドレイン領域を含む第４トランジスタをさらに含み、前記第４トランジスタのソース領域及びドレイン領域の間のチャネル形成領域は、実質的にアンドープの状態である。
前記第４トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧より小さく、前記第２トランジスタの閾値電圧より大きい。前記基板上に素子分離膜をさらに含み、前記ナノ活性領域は、前記基板から前記素子分離膜の間に延長されるフィン形状である。
前記フィン形状のナノ活性領域の幅は約１０ｎｍ以下である。
前記第１及び第２トランジスタは、前記ナノ活性領域上に順に形成されたゲート誘電膜及びゲート電極をさらに含み、前記ゲート電極は、前記ナノ活性領域の下に延長できる。
前記半導体素子は、前記第１トランジスタのソース領域及びドレイン領域と異なる導電型のソース領域及びドレイン領域を含む第５トランジスタを含み、前記第５トランジスタのソース領域及びドレイン領域の間のチャネル形成領域は、導電型が前記第５トランジスタのソース領域及びドレイン領域と同一の同種の不純物領域を含む。
前記第１トランジスタと、前記第５トランジスタは各々ゲート電極を含み、前記第１トランジスタのゲート電極と前記第５トランジスタのゲート電極は、同一の金属物質を含む。
前記第１トランジスタのゲート電極と前記第５トランジスタのゲート電極は、仕事関数が同一である。
本発明による半導体素子は、基板から突出したフィン部分、前記フィン部分の両端に形成されたソース領域及びドレイン領域、前記ソース領域とドレイン領域との間のチャネル形成領域を含む第１トランジスタ、第２トランジスタ、及び第３トランジスタを含み、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタの各々のソース領域及びドレイン領域は、同じ導電型であり、前記第２トランジスタのチャネル形成領域は、前記第１トランジスタのチャネル形成領域と異なり、前記第２トランジスタのソース領域及びドレイン領域と同一の導電型の同種の不純物領域を含み、前記第３トランジスタのチャネル形成領域は、前記第３トランジスタのソース領域に接続し、前記第２トランジスタのソース領域と同じ導電型の第１同種の不純物領域と、前記第３トランジスタのドレイン領域に接続し、前記第２トランジスタのソース領域と同じ導電型の第２同種の不純物領域と、前記第１同種の不純物領域と前記第２同種の不純物領域とを接続し、前記第２トランジスタのソース領域及びドレイン領域と異なる導電型の異種の不純物領域とを含む。
前記第３トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧より小さく、前記第２トランジスタの閾値電圧より大きい。
前記第２トランジスタの閾値電圧の下で、前記第２トランジスタの同種の不純物領域に反転領域が形成され、前記第３トランジスタの閾値電圧の下で、前記第３トランジスタの第１及び第２同種の不純物領域に反転領域が形成される。
前記第２トランジスタの反転領域の前記フィン部分の表面からの深さは、前記第２トランジスタのソース領域及びドレイン領域の深さと実質的に同一であり、前記第３トランジスタの反転領域の前記フィン部分の表面からの深さは、前記第３トランジスタのソース領域及びドレイン領域の深さと実質的に同じである。
前記フィン部分の幅は約１０ｎｍ以下である。
前記第１トランジスタのソース領域及びドレイン領域と同一の導電型のソース領域及びドレイン領域を含む第４トランジスタをさらに含み、前記第４トランジスタのソース領域及びドレイン領域の間のチャネル形成領域は、実質的にアンドープの状態である。
前記第４トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧より小さく、前記第２トランジスタの閾値電圧より大きい。
前記第２トランジスタの同種の不純物領域のドーピング濃度は、前記第２トランジスタのソース領域及びドレイン領域のドーピング濃度より低い。
前記半導体素子は、前記第１トランジスタのソース領域及びドレイン領域と異なる導電型のソース領域及びドレイン領域を含む第５トランジスタを含み、前記第５トランジスタのソース領域及びドレイン領域の間のチャネル形成領域は、前記第５トランジスタのソース領域及びドレイン領域と同一の導電型の同種の不純物領域を含む。
前記第１トランジスタ及び前記第５トランジスタは各々ゲート電極を含み、前記第１トランジスタのゲート電極と前記第５トランジスタのゲート電極は、同一の金属物質を含む。
前記第１トランジスタのゲート電極と前記第５トランジスタのゲート電極は、仕事関数が同一である。
本発明によるＳＲＡＭ素子は、ソース領域が接地線に接続される駆動トランジスタと、前記駆動トランジスタと直列に接続され、ドレイン領域がビットラインに接続される伝送トランジスタと、ソース領域が電源線に接続され、ドレイン領域が駆動トランジスタのドレイン領域に電気的に接続される負荷トランジスタとを含み、前記負荷トランジスタは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのうちの一つであり、前記駆動トランジスタ及び前記伝送トランジスタは前記負荷トランジスタと異なる導電型のトランジスタであり、前記負荷トランジスタ、前記駆動トランジスタ、及び前記伝送トランジスタのゲート電極は、同一の金属物質を含み、前記負荷トランジスタ、前記駆動トランジスタ、及び前記伝送トランジスタのうちの少なくとも一つは、チャネル形成領域の導電型がそのソース／ドレイン領域と同一の同種の不純物領域を含むことができる。
本発明の実施形態によると、互いに異なる閾値電圧を有するトランジスタを含む半導体素子を提供できる。
本発明の一実施形態による半導体素子の平面図である。 図１の第１トランジスタのＡ−Ａ’線とＩ−Ｉ’線に沿って切断した断面図である。 図１の第２トランジスタのＢ−Ｂ’線とＩＩ−ＩＩ’線に沿って切断した断面図である。 図１の第３トランジスタのＣ−Ｃ’線とＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 図１の第４トランジスタのＤ−Ｄ’線とＩＶ−ＩＶ’線に沿って切断した断面図である。 図１の第５トランジスタのＥ−Ｅ’線とＶ−Ｖ’線に沿って切断した断面図である。 本発明の実施形態による反転領域を説明するための概念図である。 第１トランジスタのオン状態（ｏｎ−ｓｔａｔｅ）とオフ状態（ｏｆｆ−ｓｔａｔｅ）とを説明するための概念図である。 第２トランジスタのオン状態（ｏｎ−ｓｔａｔｅ）とオフ状態（ｏｆｆ−ｓｔａｔｅ）とを説明するための概念図である。 第３トランジスタのオン状態（ｏｎ−ｓｔａｔｅ）とオフ状態（ｏｆｆ−ｓｔａｔｅ）とを説明するための概念図である。 第４トランジスタのオン状態（ｏｎ−ｓｔａｔｅ）とオフ状態（ｏｆｆ−ｓｔａｔｅ）とを説明するための概念図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第１乃至第３トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第４及び第５トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第１乃至第３トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第４及び第５トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第１乃至第３トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第４及び第５トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第１乃至第３トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第４及び第５トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第１乃至第３トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第４及び第５トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第１乃至第３トランジスタの断面図である。 本発明の一実施形態による半導体素子の製造方法を説明するための第４及び第５トランジスタの断面図である。 本発明の別の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の別の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の別の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の別の実施形態による半導体素子のナノ活性領域を示す概念図である。 本発明の別の実施形態による半導体素子のナノ活性領域を示す概念図である。 本発明の実施形態によるフィン電界効果トランジスタを含むＣＭＯＳ ＳＲＡＭセル（ＣＭＯＳ ＳＲＡＭ ｃｅｌｌ）の等価回路図である。 本発明の実施形態による半導体素子を含む電子システムのブロック図である。
以下、本発明の実施形態を添付図面に基づいて詳細に説明する。しかし、本発明の実施形態は、多様な形態に変形でき、本発明の範囲が後述する実施例に限定されると解釈されてはならない。本発明の実施形態は、本発明をさらに完全に説明するために提供されるものである。図面で、層及び領域の厚さは、明細書の明確性のために、誇張されたものである。図面上で、同じ符号は同じ要素を示す。
本明細書において、導電性膜、半導体膜、又は絶縁性膜などのある物質膜が異なる物質膜又は基板上にあると記載された場合、前記ある物質膜は、他の物質膜、又は基板上に直接形成しても、それらの間に第３の物質膜が介在しても良い。また、本明細書の様々な実施形態では、第１、第２、第３などの用語が物質膜又は工程段階を記述するために使用されるが、これは単に、ある特定の物質膜又は工程段階を他の物質膜又は他の工程段階と区別するために使用されているだけであり、このような用語によって限定されてはならない。
本明細書で使われる用語は、特定の実施形態を記述するための目的として用いられるものであり、本発明の範囲を制限するためのものではない。本明細書で、単数として使われた用語は、それについての単数であることを示す明白な背景に関する言及がない限り、複数も含むものである。また、本明細書で使われる「包含する」という用語は、言及された構成要素、段階、動作及び／または素子は、１つまたはそれ以上の他の構成要素、段階、動作及び／または素子の存在または付加を除外するものではない。
本発明の理想的な実施形態を概略的に図示した断面図を参照して本発明の実施形態を説明する。各実施形態は、例えば、製造技術及び／または許容誤差の結果として図示された形状から偏差がありえる。したがって、本発明の実施形態は、図示された特定の形状にのみ制限されると解釈されてはならず、例えば、製造結果から得られる形状における偏差を含むと解釈されねばならない。例えば、平坦なものと示されたり、説明された領域は、典型的に荒いか、及び／または非線形の特徴を有することができる。特に、とがっていた角を有すると図示されたものは、典型的にラウンド状を有することができる。したがって、図面に示された領域は、事実上概略的なものであり、それらの形状は、素子の領域の正確な形状を説明しようとするものではなく、本発明の範囲を制限するものではない。
図１は、本発明の一実施形態による半導体素子の平面図である。図２は、図１の第１トランジスタのＡ−Ａ’線とＩ−Ｉ’線に沿って切断した断面図である。図３は、図１の第２トランジスタのＢ−Ｂ’線とＩＩ−ＩＩ’線に沿って切断した断面図である。図４は、図１の第３トランジスタのＣ−Ｃ’線とＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。図５は、図１の第４トランジスタのＤ−Ｄ’線とＩＶ−ＩＶ’線に沿って切断した断面図である。図６は、図１の第５トランジスタのＥ−Ｅ’線とＶ−Ｖ’線に沿って切断した断面図である。
図１乃至図６を参照すると、基板１００上に複数のトランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５を形成する。一例として、第１トランジスタＴＲ１、第２トランジスタＴＲ２、第３トランジスタＴＲ３、及び第４トランジスタＴＲ３は、第１型のトランジスタであり、第５トランジスタＴＲ５は、第２型のトランジスタであり得る。一例として、前記第１型はｎ型であり、第２型はｐ型であり得る。以下、説明の簡略化のために、第１乃至第４トランジスタＴＲ１乃至ＴＲ４は、ＮＭＯＳトランジスタであり、第５トランジスタＴＲ５は、ＰＭＯＳトランジスタであるが、前記導電型は、相互に変えることができる。
第１乃至第５トランジスタＴＲ１乃至ＴＲ５は、基板１００上のナノサイズの（ｎａｎｏ−ｓｉｚｅｄ）活性領域（以下「ナノ活性領域」という）を含む。一例として、前記ナノ活性領域は、示したように、基板１００から素子分離膜１１０の間に延長されるフィン（ｆｉｎ）形状であり得る。これとは異なり、基板１００がＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板である場合に、素子分離膜１１０は省略可能である。前記ナノ活性領域の形状は、フィンに限定されず、本発明の概念下で様々な変形が可能である。以下、本明細書では、ナノ活性領域は、その幅が約１０ｎｍ以下として、図２乃至図６に示すように、基板から突出したフィン電界効果トランジスタの活性領域、以下説明する図２７に示すように、基板から延長されるオメガ形態の電界効果トランジスタの活性領域、図２８に示すように、基板から離隔して提供されるワイヤ形態の電界効果トランジスタの活性領域を含むものとする。
第１乃至第４トランジスタＴＲ１乃至ＴＲ４は、ＮＭＯＳトランジスタとして、各トランジスタのソース／ドレイン領域は、ｎ型のドーパントでドープされた領域であり得る。すなわち、第１トランジスタＴＲ１の第１ソース／ドレイン領域ＳＤ１、第２トランジスタＴＲ２の第２ソース／ドレイン領域ＳＤ２、第３トランジスタＴＲ３の第３ソース／ドレイン領域ＳＤ３、及び第４トランジスタＴＲ４の第４ソース／ドレイン領域ＳＤ４はすべてｎ型のドーパント領域である。これとは異なり、第５トランジスタＴＲ５は、ＰＭＯＳトランジスタであるため、第５トランジスタＴＲ５の第５ソース／ドレイン領域ＳＤ５は、ｐ型のドーパント領域である。一例として、第１乃至第４ソース／ドレイン領域ＳＤ１乃至ＳＤ４のｎ型のドーパント濃度は、約１Ｘ１０２０ａｔｍ／ｃｍ３乃至約１Ｘ１０２１ａｔｍ／ｃｍ３であり、第５ソース／ドレイン領域ＳＤ４のｐ型のドーパント濃度は、約１Ｘ１０２０ａｔｍ／ｃｍ３乃至約１Ｘ１０２１ａｔｍ／ｃｍ３であり得る。
第１乃至第５トランジスタＴＲ１乃至ＴＲ５は、各々フィン形状のナノ活性領域上に形成されたゲート誘電膜ＧＤ１乃至ＧＤ５と、ゲート電極ＧＥ１乃至ＧＥ５とを含む。ゲート電極ＧＥ１乃至ＧＥ５の上面上にはキャッピングパターン１５１を形成し、ゲート電極ＧＥ１乃至ＧＥ５の側壁上にスペーサ１５２を形成する。ゲート誘電膜ＧＤ１乃至ＧＤ５は、シリコン酸化膜又はシリコン酸化窒化膜を含む。他の実施形態において、ゲート誘電膜ＧＤ１乃至ＧＤ５は、ハフニウム酸化膜（ＨｆＯ）、アルミニウム酸化膜（ＡｌＯ）又はタンタル酸化膜（ＴａＯ）のようにシリコン酸化膜より誘電率の高い高誘電膜を含む。ゲート電極ＧＥ１乃至ＧＥ５は、シリコン又はゲルマニウムのような半導体物質、導電性金属窒化物、及び／又は金属を含む。キャッピングターン１５１及びスペーサ１５２は、各々シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜のうちの少なくとも一つを含む。
図２及び図８を参照して、第１トランジスタＴＲ１をより詳細に説明する。図８は、第１トランジスタＴＲ１のオン状態（ｏｎ−ｓｔａｔｅ）とオフ状態（ｏｆｆ−ｓｔａｔｅ）とを説明するための概念図である。第１トランジスタＴＲ１は、反転型（ｉｎｖｅｒｓｉｏｎ ｔｙｐｅ）のＭＯＳＦＥＴトランジスタであり得る。一例として、第１トランジスタＴＲ１のソース領域とドレイン領域との間のチャネル形成領域ＣＲ１は、第１ソース／ドレイン領域ＳＤ１の導電型と異なる導電型の異種の不純物領域ＥＲを有する。以下、本明細書では、チャネル形成領域は、ゲート電極に印加された電圧によってソース領域とドレイン領域との間にチャネルが形成される領域として説明される。第１トランジスタＴＲ１は、図８に示すように、閾値電圧Ｖｔ１より低いゲート電圧で、第１ソース／ドレイン領域ＳＤ１の間のｐ型の領域、すなわち、異種の不純物領域ＥＲはオフ状態である。閾値電圧Ｖｔ１より高いゲート電圧が第１トランジスタＴＲ１に印加された場合に、ｐ型の導電型の異種の不純物領域ＥＲに少数キャリアである電子が蓄積されて反転領域（ＩＲ：ｉｎｖｅｒｓｉｏｎ ｒｅｇｉｏｎ）が形成され、それに応じて第１ソース／ドレイン領域ＳＤ１が電気的に接続されてオン状態になる。
図７は、本発明の実施形態による反転領域を説明するための概念図である。フィンＦの幅ＷＴが約１０ｎｍ以下である場合に、フィンＦ内の電荷の動きは、空間的に限定される。その結果、閾値電圧以上の電圧がゲートに印加される場合に、フィンＦの表面に隣接した部分だけでなく、フィンＦの中心部まで反転領域ＩＲが形成され、これをボリュームインバージョン（ｖｏｌｕｍｅ ｉｎｖｅｒｓｉｏｎ）という。
本発明の一実施形態によれば、このようなボリュームインバージョン現象を利用して、第１トランジスタＴＲ１と異なる閾値電圧を有する第２トランジスタＴＲ２を提供できる。図３及び図９を参照して、第２トランジスタＴＲ２をより詳細に説明する。図９は、第２トランジスタＴＲ２のオン状態（ｏｎ−ｓｔａｔｅ）とオフ状態（ｏｆｆ−ｓｔａｔｅ）とを説明するための概念図である。第２トランジスタＴＲ２は、蓄積型（ａｃｃｕｍｕｌａｔｉｏｎ ｔｙｐｅ）のＭＯＳＦＥＴであり得る。一例として、第２トランジスタＴＲ２の第２チャネル形成領域ＣＲ２は、第２トランジスタＴＲ２の第２ソース／ドレイン領域ＳＤ２と同じ導電型の同種の不純物領域ＯＲを含む。同種の不純物領域ＯＲのドーピング濃度は、第２ソース／ドレイン領域ＳＤ２より低い濃度を有する。一例として、同種の不純物領域ＯＲのｎ型のドーパント濃度は、約１Ｘ１０１９ａｔｍ／ｃｍ３乃至約１Ｘ１０２０ａｔｍ／ｃｍ３であり、第２ソース／ドレイン領域ＳＤ２のｎ型のドーパント濃度は、約１Ｘ１０２０ａｔｍ／ｃｍ３乃至約１Ｘ１０２１ａｔｍ／ｃｍ３になる。同種の不純物領域ＯＲのドーパント濃度は、第２ソース／ドレイン領域ＳＤ２から離れるほど連続して減少する。すなわち、同種の不純物領域ＯＲのドーパント濃度は、第２ソース／ドレイン領域ＳＤ２と隣接する部分から同種の不純物領域ＯＲの中心部まで連続して減少する。他の実施形態において、同種の不純物領域ＯＲのドーパント濃度は、第２ソース／ドレイン領域ＳＤ２より高いか、又は同一であり得る。同種の不純物領域ＯＲは、第２トランジスタＴＲ２の第２ソース／ドレイン領域ＳＤ２と接続する。
第２トランジスタＴＲ２は、図９に示すように、閾値電圧Ｖｔ２より低いゲート電圧で、第２ソース／ドレイン領域ＳＤ２の間のｎ型の領域、すなわち、同種の不純物領域ＯＲに反転領域ＩＲが形成されてオフ状態になる。すなわち、閾値電圧Ｖｔ２より低いゲート電圧が第２トランジスタＴＲ２に印加される場合、同種の不純物領域ＯＲに第２トランジスタＴＲ２のソース／ドレイン領域の少数キャリアと同じタイプのキャリアによって反転領域が形成される。すなわち、同種の不純物領域ＯＲにホールが蓄積されて反転領域ＩＲが形成され、それに応じて第２ソース／ドレイン領域ＳＤ２が相互に電気的に分離する。
閾値電圧Ｖｔ２より高いゲート電圧が第２トランジスタＴＲ２に印加される場合、同種の不純物領域ＯＲに形成された反転領域ＩＲは消滅し、同種の不純物領域ＯＲに多数キャリアである電子が蓄積され、第２ソース／ドレイン領域ＳＤ２が相互に電気的に接続され、それに応じて第２トランジスタＴＲ２は、オン状態になる。
上述のボリュームインバージョン現象によって、第２トランジスタＴＲ２のオン／オフを容易に調節できる。すなわち、第２トランジスタＴＲ２が通常の平面型トランジスタのようにナノ活性領域の表面、すなわち、ゲート電極に隣接した部分に限定されて反転領域ＩＲが形成される場合、同種の不純物領域ＯＲのうち反転領域ＩＲが形成されていない部分には、同種の不純物領域ＯＲの多数キャリアである電子が多数存在するようになる。その結果、前記電子によって第２トランジスタＴＲ２は完全にターンオフされない。本発明の一実施形態によれば、第２トランジスタＴＲ２のオフ状態において、反転領域ＩＲは、基板１００から突出したナノ活性領域の表面からの深さが第２トランジスタＴＲ２の第２ソース／ドレイン領域ＳＤ２の深さと実質的に同一である。すなわち、実質的に同種の不純物領域ＯＲの全体の領域に反転領域が形成され、第２トランジスタＴＲ２は完全にターンオフされる。その結果、オン／オフを容易に調節できる蓄積型トランジスタを半導体素子に使用できる。
第２トランジスタＴＲ２の閾値電圧Ｖｔ２は、第１トランジスタＴＲ１の閾値電圧Ｖｔ１より小さい。すなわち、第２トランジスタＴＲ２は、第１トランジスタＴＲ１と異なり、同種の不純物領域ＯＲの多数キャリアによってオン状態になるので、第１トランジスタＴＲ１より相対的に閾値電圧が低い。
図４及び図１０を参照して、第３トランジスタＴＲ３をより詳細に説明する。図１０は、第３トランジスタＴＲ３のオン状態（ｏｎ−ｓｔａｔｅ）とオフ状態（ｏｆｆ−ｓｔａｔｅ）とを説明するための概念図である。第３トランジスタＴＲ３は、蓄積型（ａｃｃｕｍｕｌａｔｉｏｎ ｔｙｐｅ）トランジスタと反転型（ｉｎｖｅｒｓｉｏｎ ｔｙｐｅ）トランジスタの中間形態のトランジスタであり得る。一例として、第３トランジスタＴＲ３の第３チャネル形成領域ＣＲ３は、第３ソース／ドレイン領域ＳＤ３の各々と接続される第１同種の不純物領域ＯＲ１と第２同種の不純物領域ＯＲ２とを含む。第１同種の不純物領域ＯＲ１と第２同種の不純物領域ＯＲ２は、その中に形成される異種の不純物領域ＥＲによって接続する。同種の不純物領域ＯＲ１、ＯＲ２は、第３ソース／ドレイン領域ＳＤ３と同じ導電型の不純物領域であり、異種の不純物領域ＥＲは、第３ソース／ドレイン領域ＳＤ３と異なる導電型の不純物領域であり得る。
同種の不純物領域ＯＲ１、ＯＲ２のドーパント濃度は、第３ソース／ドレイン領域ＳＤ３のドーパント濃度より小さい濃度を有する。一例として、同種の不純物領域ＯＲのｎ型のドーパント濃度は、約１Ｘ１０１９ａｔｍ／ｃｍ３乃至約１Ｘ１０２０ａｔｍ／ｃｍ３であり、第３ソース／ドレイン領域ＳＤ３のｎ型のドーパント濃度は約１Ｘ１０２０ａｔｍ／ｃｍ３乃至約１Ｘ１０２１ａｔｍ／ｃｍ３になる。同種の不純物領域ＯＲ１、ＯＲ２のドーパント濃度は、第３ソース／ドレイン領域ＳＤ３から離れるほど連続して減少する。すなわち、同種の不純物領域ＯＲ１、ＯＲ２のドーパント濃度は、第３ソース／ドレイン領域ＳＤ３との境界から異種の不純物領域ＥＲとの境界まで連続して減少する。他の実施形態では、同種の不純物領域ＯＲ１、ＯＲ２のドーパント濃度は、第３ソース／ドレイン領域ＳＤ３のドーパント濃度より高いか、又は同じである。同種の不純物領域ＯＲ１、ＯＲ２のドーパント濃度は、第３トランジスタＴＲ３の要求される閾値電圧に応じて調節できる。一例として、同種の不純物領域ＯＲ１、ＯＲ２のドーパント濃度が増加する場合、第３トランジスタＴＲ３の閾値電圧は低くなり、同種の不純物領域ＯＲ１、ＯＲ２のドーパント濃度が減少する場合、第３トランジスタＴＲ３の閾値電圧は増加するようになる。
第３トランジスタＴＲ３は、図１０に示すように、閾値電圧Ｖｔ３より低いゲート電圧で、同種の不純物領域ＯＲ１、ＯＲ２に反転領域ＩＲを形成する。すなわち、閾値電圧Ｖｔ３より低いゲート電圧が第３トランジスタＴＲ３に印加される場合、同種の不純物領域ＯＲ１、ＯＲ２の少数キャリアであるホールが蓄積されて反転領域ＩＲが形成される。異種の不純物領域ＥＲの多数キャリアはホールであるため、閾値電圧Ｖｔ３より低いゲート電圧の下で、異種の不純物領域ＥＲには、多数のホールが存在する。その結果、第３トランジスタＴＲ３は、同種の不純物領域ＯＲ１、ＯＲ２に形成された反転領域ＩＲ及び異種の不純物領域ＥＲの多数キャリアによってオフ状態になる。
閾値電圧Ｖｔ３より高いゲート電圧が第３トランジスタＴＲ３に印加される場合、同種の不純物領域ＯＲ１、ＯＲ２に形成された反転領域ＩＲは消滅し、異種の不純物領域ＥＲに反転領域ＩＲが形成される。その結果、第３ソース／ドレイン領域ＳＤ３は、同種の不純物領域ＯＲ１、ＯＲ２内の多数キャリアである電子及び異種の不純物領域ＥＲに形成された電子の反転領域によって相互に電気的に接続され、その結果、第３トランジスタＴＲ３は、オン状態になる。
第３トランジスタＴＲ３の閾値電圧Ｖｔ３は、第２トランジスタＴＲ２の閾値電圧Ｖｔ２より大きく、第１トランジスタＴＲ１の閾値電圧Ｖｔ１より小さい。すなわち、３トランジスタＴＲ３は、同種の不純物領域ＯＲ１、ＯＲ２によって、第１トランジスタＴＲ１より低い閾値電圧を有する。閾値電圧Ｖｔ３は、同種の不純物領域ＯＲ１、ＯＲ２の幅Ｗ１及び異種の不純物領域ＥＲの幅Ｗ２の比によって調節できる。すなわち、同種の不純物領域ＯＲ１、ＯＲ２の幅Ｗ１が増加し、異種の不純物領域ＥＲの幅Ｗ２が低下するほど、第３トランジスタＴＲ３の閾値電圧は、蓄積型（ａｃｃｕｍｕｌａｔｉｏｎ ｔｙｐｅ）トランジスタ、すなわち、第２トランジスタＴＲ２の閾値電圧Ｖｔ２に近くなる。これとは異なり、同種の不純物領域ＯＲ１、ＯＲ２の幅Ｗ１が減少し、異種の不純物領域ＥＲの幅Ｗ２が増加するほど、第３トランジスタＴＲ３の閾値電圧は反転型（ｉｎｖｅｒｓｉｏｎ ｔｙｐｅ）トランジスタ、すなわち、第１トランジスタＴＲ１の閾値電圧Ｖｔ１に近くなる。一例として、同種の不純物領域ＯＲ１、ＯＲ２の幅Ｗ１は、異種の不純物領域ＥＲの幅Ｗ２と同一であるが、これに限定されず、要求される閾値電圧を考慮して変更できる。
図５及び図１１を参照して、第４トランジスタＴＲ４をより詳細に説明する。図１１は、第４トランジスタＴＲ４のオン状態（ｏｎ−ｓｔａｔｅ）とオフ状態（ｏｆｆ−ｓｔａｔｅ）とを説明するための概念図である。第４トランジスタＴＲ４は、第４ソース／ドレイン領域ＳＤ４の間にアンドープ領域ＵＲを含む。すなわち、第４チャネル形成領域ＣＲ４の少なくとも一部は、実質的にアンドープ（ｕｎｄｏｐｅｄ）状態である。本明細書において、実質的にアンドープ状態は、特定の領域の電荷濃度が実質的にゼロの状態を意味する。一例として、アンドープ状態は、基板の導電型と異なる導電型のドーパントを基板にカウンタドーピングして形成する場合、該当領域の正味電荷（ｎｅｔ ｃａｒｒｉｅｒ）の濃度は、約１Ｘ１０１０ａｔｍ／ｃｍ３以下になる。
閾値電圧Ｖｔ４より低いゲート電圧で、第４トランジスタＴＲ４のアンドープ領域ＵＲは、アンドープ状態を維持し、それに応じて第４トランジスタＴＲ４はオフ状態になる。第４トランジスタＴＲ４は、閾値電圧Ｖｔ４以上のゲート電圧下で、アンドープ領域ＵＲ内に蓄積された電子がオン状態になる。
第４トランジスタＴＲ４の閾値電圧Ｖｔ４は、第１トランジスタＴＲ１の閾値電圧Ｖｔ１より小さく、第２トランジスタＴＲ２の閾値電圧Ｖｔ２より大きい閾値電圧を有する。一例として、第４トランジスタＴＲ４の閾値電圧Ｖｔ４は、第１トランジスタＴＲ１の閾値電圧Ｖｔ１より小さく、第３トランジスタＴＲ３の閾値電圧Ｖｔ３より大きい閾値電圧を有する。これと異なり、第３トランジスタＴＲ３の閾値電圧Ｖｔ３は、上述の同種の不純物領域及び異種の不純物領域の幅の割合に基づいて、第４トランジスタＴＲ４より大きい。
図６を参照して、第５トランジスタＴＲ５をより詳細に説明する。第５トランジスタＴＲ５は、蓄積型（ａｃｃｕｍｕｌａｔｉｏｎ ｔｙｐｅ）ＰＭＯＳトランジスタであり得る。一例として、第５トランジスタＴＲ５の第５ソース／ドレイン領域ＳＤ５はｐ型の不純物領域であり、第５ソース／ドレイン領域ＳＤ５の間の第５チャンネル形成領域ＣＲ５は、第５ソース／ドレイン領域ＳＤ５と同じ導電型、すなわち、ｐ型の不純物領域である同種の不純物領域ＯＲを含む。このような蓄積型トランジスタのオン−オフ状態は導電型が逆であるという点を除いては、図９の説明の通りである。
第５トランジスタＴＲ５の第５ゲート電極ＧＥ５は、第１乃至第４トランジスタＴＲ１乃至ＴＲ４のゲート電極ＧＥ１乃至ＧＥ４と同じ金属物質を含むことができる。一例として、第５トランジスタＴＲ５の第５ゲート電極ＧＥ５は、第１乃至第４トランジスタＴＲ１乃至ＴＲ４のゲート電極ＧＥ１乃至ＧＥ４と仕事関数が同一であり得る。一例として、第１乃至第５トランジスタＴＲ１乃至ＴＲ５のゲート電極ＧＥ１乃至ＧＥ５の仕事関数は約４．３ｅＶであり得る。一例として、第５ゲート電極ＧＥ５は、第１乃至第４ゲート電極ＧＥ１乃至ＧＥ４と同じ金属物質で同時に形成できる。一例として、第１乃至第５ゲート電極ＧＥ１乃至ＧＥ５は、タングステン、チタン、タンタル、又はこれらの導電性窒化物を含むことができる。第１乃至第４トランジスタＴＲ１乃至ＴＲ４、すなわち、ＮＭＯＳトランジスタのゲート電極と同じ金属で第５トランジスタＴＲ５、すなわち、ＰＭＯＳトランジスタのゲート電極を形成する場合に、第５トランジスタＴＲ５の閾値電圧は増加する。上述のように、第５トランジスタＴＲ５は、蓄積型トランジスタであるので、反転型トランジスタに比較して低い閾値電圧を有する。第５トランジスタＴＲ５のゲート電極ＧＥ５を相対的に仕事関数が低い第１乃至第４トランジスタＴＲ１乃至ＴＲ４と同じ金属で形成する場合に、第５トランジスタＴＲ５の低い閾値電圧は増加する。すなわち、第５トランジスタＴＲ５の閾値電圧は反転型トランジスタの第１トランジスタＴＲ１と類似のレベルに増加する。
本発明の一実施形態によれば、一つの半導体素子に互いに異なる閾値電圧を有する複数のトランジスタを提供できる。すなわち、前記半導体素子は、次のようなトランジスタを含むことができる。
Figure 2014107569
 （Ｏ：包含、Ｘ：未包含）
上述のように、前記閾値電圧はＮＭＯＳトランジスタを基準として記述されたが、ＰＭＯＳトランジスタの場合にも同様に適用できる。すなわち、第１乃至第４トランジスタＴＲ１乃至ＴＲ４がＰＭＯＳトランジスタの場合、第１乃至第４トランジスタＴＲ１乃至ＴＲ４の閾値電圧の絶対値は、Ｖｔ１＞Ｖｔ３＞Ｖｔ２であり、Ｖｔ４はＶｔ１＞Ｖｔ４＞Ｖｔ３、又はＶｔ３＞Ｖｔ４＞Ｖｔ２である。
＜製造方法＞
図１２乃至図２２は、本発明の一実施形態による半導体素子の製造方法を説明するための第１乃至第３トランジスタの断面図であり、図１３乃至図２３は、本発明の一実施形態による半導体素子の製造方法を説明するための第４及び第５トランジスタの断面図である。第１乃至第５トランジスタの断面図は各々図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線、ＩＩＩ−ＩＩＩ’線、ＩＶ−ＩＶ’線、及びＶ−Ｖ’線に沿って切断した断面図である。
図１２及び図１３を参照すると、基板１００にＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域を定義できる。一例として、基板１００は、ｐ型の基板であり、基板１００にｎ型の不純物領域であるウェル領域１０３を形成する。ウェル領域１０３は、基板１００上にマスクパターン（図示せず）を形成した後、イオン注入工程によって形成する。
基板１００上にフィン形状のナノ活性領域を形成する。前記フィン形状のナノ活性領域は、基板１００の上部に素子分離膜１１０を形成した後、素子分離膜１１０の上部をエッチングして形成できる。これとは異なり、前記フィン形状のナノ活性領域は、素子分離膜１１０によって露出された基板１００上にエピタキシャル工程を行って形成できる。他の実施形態において、フィン形状のナノ活性領域はＳＯＩ基板上に形成できる。
第２トランジスタＴＲ２のナノ活性領域を露出する第１マスクパターン２０１を形成する。第１マスクパターン２０１は、シリコン窒化膜、シリコン酸化膜、及びシリコン酸化窒化膜のうちの少なくとも一つを含む。以下説明するマスクパターンは、第１マスクパターン２０１と同じ物質で形成できる。第１マスクパターン２０１によって露出された第２トランジスタＴＲ２のナノ活性領域にイオン注入工程を実行し、同種の不純物領域ＯＲを形成する。同種の不純物領域ＯＲは、ｎ型の不純物領域であり得る。一例として、第２トランジスタＴＲ２の同種の不純物領域ＯＲは、ウェル領域１０３と実質的に同一のドーパント濃度を有する。
図１４及び図１５を参照すると、第１マスクパターン２０１を除去した後、第４トランジスタＴＲ４のナノ活性領域を露出する第２マスクパターン２０２を形成する。第２マスクパターン２０２によって露出された第４トランジスタＴＲ４のナノ活性領域にイオン注入工程を行ってアンドープ領域ＵＲを形成する。一例として、アンドープ領域ＵＲは、基板１００のｐ型のドーパント濃度と実質的に同一の濃度のｎ型のドーパントをカウンタドーピングして形成する。
図１６及び図１７を参照すると、第２マスクパターン２０２を除去した後、第５トランジスタＴＲ５のナノ活性領域を露出する第３マスクパターン２０３を形成する。第３マスクパターン２０３によって露出された第５トランジスタＴＲ５のナノ活性領域にｐ型の不純物のイオン注入工程を実行して、同種の不純物領域ＯＲを形成する。第５トランジスタＴＲ５の同種の不純物領域ＯＲは、第２トランジスタＴＲ２の同種の不純物領域ＯＲと実質的に同一のドーパント濃度を有する。
図１８及び図１９を参照すると、第３マスクパターン２０３を除去した後、第１乃至第５トランジスタＴＲ１乃至Ｒ５のゲート誘電膜ＧＤ１乃至ＧＤ５及びゲート電極ＧＥ１乃至ＧＥ５を順に形成する。ゲート誘電膜ＧＤ１乃至ＧＤ５及びゲート電極ＧＥ１乃至ＧＥ５は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又はスパッタリングによって形成する。ゲート誘電膜ＧＤ１乃至ＧＤ５のうちの少なくとも一部は、他のゲート誘電膜と異なる物質を含むことができる。ゲート電極ＧＥ１乃至ＧＥ５は、同じ物質で同時に形成できる。一例として、ゲート電極ＧＥ１乃至ＧＥ５は、同じ仕事関数の金属物質を含むことができる。ゲート電極ＧＥ１乃至ＧＥ５上にキャッピングターン１５１を形成し、ゲート電極ＧＥ１乃至ＧＥ５の側壁上にスペーサを形成した後、第１乃至第４ソース／ドレイン領域ＳＤ１乃至ＳＤ４を形成する。第１乃至第４ソース／ドレイン領域ＳＤ１乃至ＳＤ４は、第５トランジスタＴＲ５のナノ活性領域上に第４マスクパターン２０４を形成した後、イオン注入工程によって形成する。第１乃至第４ソース／ドレイン領域ＳＤ１乃至ＳＤ４の形成によって、第１乃至第４トランジスタＴＲ１乃至ＴＲ４の各々に第１乃至第４チャネル形成領域ＣＲ１乃至ＣＲ４を定義できる。第１チャネル形成領域ＣＲ１は、第１ソース／ドレイン領域ＳＤ１と異なる導電型、すなわち、ｐ型の異種の不純物領域ＥＲを含むことができる。第２チャネル形成領域ＣＲ２は、第２ソース／ドレイン領域ＳＤ２と同じ導電型、すなわち、ｎ型の同種の不純物領域ＯＲを含むことができる。第４チャネル形成領域ＣＲ４はアンドープ領域ＵＲを含むことができる。本実施形態において、第１乃至第４ソース／ドレイン領域ＳＤ１乃至ＳＤ４のドーピング濃度は、実質的に同じである。しかし、これに限定されない。
図２０及び図２１を参照すると、第４マスクパターン２０４を除去した後、第１、第２、第４、及び第５トランジスタＴＲ１、ＴＲ２、ＴＲ４、ＴＲ５上に第５マスクパターン２０５を形成する。第５マスクパターン２０５をイオン注入マスクにして、第３トランジスタＴＲ３に第１及び第２同種の不純物領域ＯＲ１、ＯＲ２を形成する。第１及び第２同種の不純物領域ＯＲ１、ＯＲ２は、第５マスクパターン２０５、キャッピングターン１５１、及びスペーサ１５２をイオン注入マスクにする傾斜イオン注入（ｔｉｌｔｅｄ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）によって形成する。その結果、第３チャネル形成領域ＣＲ３は、第１及び第２同種の不純物領域ＯＲ１、ＯＲ２、及び第１同種の不純物領域ＯＲ１と第２同種の不純物領域ＯＲ２との間に定義された異種の不純物領域ＥＲを含む。
図２２及び図２３を参照すると、第５マスクパターン２０５を除去した後、第１乃至第４トランジスタＴＲ１乃至ＴＲ４を覆う第６マスクパターン２０６を形成する。第６マスクパターン２０６によって露出された第５トランジスタＴＲ５の第５ソース／ドレイン領域ＳＤ５を形成する。その結果、第５ソース／ドレイン領域ＳＤ５の間に第５チャネル形成領域ＣＲ５を定義できる。第５ソース／ドレイン領域ＳＤ５はｐ型の不純物領域であり得る。第５ソース／ドレイン領域ＳＤ５のドーピング濃度は、第５トランジスタＴＲ５の同種の不純物領域ＯＲより高い濃度を有することができるが、これに限定されない。
図２４乃至図２６を参照して、本発明の別の実施形態による半導体素子の製造方法を説明する。図２４は、第３トランジスタＴＲ３の第３ソース／ドレイン領域ＳＤ３が、第１トランジスタＴＲ１の第１ソース／ドレイン領域ＳＤ１より高い濃度でドーピングされた状態を示す図である。図２５は、第１トランジスタＴＲ１及び第３トランジスタＴＲ３に熱拡散工程を行った結果を示す。示したように、相対的に高濃度の第３ソース／ドレイン領域ＳＤ３内のドーパントは、第１ソース／ドレイン領域ＳＤ１に比較して、第３ソース／ドレイン領域ＳＤ３から遠く拡散する。その結果、第３トランジスタＴＲ３は、第３ソース／ドレイン領域ＳＤ３に隣接する第１及び第２同種の不純物領域ＯＲ１、ＯＲ２、及び第１同種の不純物領域ＯＲ１と第２同種の不純物領域ＯＲ２との間に定義された異種の不純物領域ＥＲを含むことができる。第１及び第２同種の不純物領域ＯＲ１、ＯＲ２のドーピング濃度は、第３ソース／ドレイン領域ＳＤ３から異種の不純物領域ＥＲまで連続して減少する。
同様に、第２トランジスタＴＲ２のチャネル形成領域及び第３トランジスタＴＲ３のチャネル形成領域は、熱拡散工程によって形成できる。すなわち、図２６に示すように、第２トランジスタＴＲ２の第２ソース／ドレイン領域ＳＤ２は、第３トランジスタＴＲ３の第３ソース／ドレイン領域ＳＤ３より高い濃度でドーピングする。その後、熱拡散工程を実行した場合、第２トランジスタＴＲ２の第２ソース／ドレイン領域ＳＤ２の各々から拡散された領域は、互いに接続されて第２ソース／ドレイン領域ＳＤ２の間に同種の不純物領域ＯＲになる。
また別の実施形態において、前記熱拡散工程によるチャネル形成領域の形成は、傾斜イオン注入（ｔｉｌｔｅｄ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程と共に行うことができる。
＜フィン以外の実施形態＞
前記トランジスタのナノ活性領域は、フィン形状を有するものとして示したが、これとは異なり、種々の変形が可能である。図２７は、本発明の別の実施形態による半導体素子のナノ活性領域を示す概念図である。本実施形態において、前記第１乃至第５トランジスタのナノ活性領域ＡＣＴの断面は、基板１００に隣接したネック部分ＮＣと、ネック部分ＮＣより広い幅のボディ部分ＢＤとを含むオメガ（ｏｍｅｇａ ｓｈａｐｅｄ）形状を有する。ナノ活性領域ＡＣＴ上にゲート誘電膜ＧＤ及びゲート電極ＧＥを順に形成する。ゲート電極ＧＥの一部は、ナノ活性領域ＡＣＴの下に延長される。
図２８は、本発明の別の実施形態による半導体素子のナノ活性領域を示す概念図である。本実施形態において、前記第１乃至第５トランジスタは、基板１００から離隔されたナノワイヤ形状のナノ活性領域ＡＣＴを含む。ナノ活性領域ＡＣＴ上にゲート誘電膜ＧＤ及びゲート電極ＧＥを順に形成する。ゲート電極ＧＥは、ナノ活性領域ＡＣＴと基板１００との間に延長できる。
図２９は、本発明の実施形態によるフィン電界効果トランジスタを含むＣＭＯＳ ＳＲＡＭセル（ＣＭＯＳ ＳＲＡＭ ｃｅｌｌ）の等価回路図である。図２９を参照すると、 ＣＭＯＳ ＳＲＡＭセルは、一対の駆動トランジスタ（ｄｒｉｖｅｒ ｔｒａｎｓｉｓｔｏｒｓ）ＴＤ１、ＴＤ２と、一対の伝送トランジスタ（ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏｒｓ）ＴＴ１、ＴＴ２と、一対の負荷トランジスタ（ｌｏａｄ ｔｒａｎｓｉｓｔｏｒｓ）ＴＬ１、ＴＬ２とを含む。駆動トランジスタＴＤ１、ＴＤ２は、プルダウントランジスタ（ｐｕｌｌ−ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ）であり、伝送トランジスタＴＴ１、ＴＴ２は、パストランジスタ（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ）であり、負荷トランジスタＴＬ１、ＴＬ２は、プルアップトランジスタ（ｐｕｌｌ−ｕｐ ｔｒａｎｓｉｓｔｏｒ）であり得る。駆動トランジスタＴＤ１、ＴＤ２と、伝送トランジスタＴＴ１、ＴＴ２は、ＮＭＯＳトランジスタであり、負荷トランジスタＴＬ１、ＴＬ２は、ＰＭＯＳトランジスタであり得る。
第１駆動トランジスタＴＤ１と、第１伝送トランジスタＴＴ１は、互いに直列に接続する。第１駆動トランジスタＴＤ１のソース領域は、接地線Ｖｓｓに電気的に接続し、第１伝送トランジスタＴＴ１のドレイン領域は、第１ビットラインＢＬ１に電気的に接続する。第２駆動トランジスタＴＤ２と第２伝送トランジスタＴＴ２は、直列に接続する。第２駆動トランジスタＴＤ２のソース領域は、接地線Ｖｓｓに電気的に接続し、第２伝送トランジスタＴＴ２のドレイン領域は、第２ビットラインＢＬ２に電気的に接続する。
第１負荷トランジスタＴＬ１のソース領域及びドレイン領域は、各々電源線Ｖｃｃ及び第１駆動トランジスタＴＤ１のドレイン領域に電気的に接続する。第２負荷トランジスタＴＬ２のソース領域及びドレイン領域は、各々電源線Ｖｃｃ及び第２駆動トランジスタＴＤ２のドレイン領域に電気的に接続する。第１負荷トランジスタＴＬ１のドレイン領域、第１駆動トランジスタＴＤ１のドレイン領域、及び第１伝送トランジスタＴＴ１のソース領域は、第１ノードＮ１に該当する。第２負荷トランジスタＴＬ２のドレイン領域、第２駆動トランジスタＴＤ２のドレイン領域、第２伝送トランジスタＴＴ２のソース領域は、第２ノードＮ２に該当する。第１駆動トランジスタＴＤ１のゲート電極及び第１負荷トランジスタＴＬ１のゲート電極は、第２ノードＮ２に電気的に接続し、第２駆動トランジスタＴＤ２のゲート電極及び第２負荷トランジスタＴＬ２のゲート電極は、第１ノードＮ１に電気的に接続する。第１及び第２伝送トランジスタＴＴ１、ＴＴ２のゲート電極は、ワードラインＷＬに電気的に接続する。第１駆動トランジスタＴＤ１、第１伝送トランジスタＴＴ１、及び第１負荷トランジスタＴＬ１は、第１ハーフセルＨ１を構成し、第２駆動トランジスタＴＤ２、第２伝送トランジスタＴＴ２、及び第２負荷トランジスタＴＬ２は、第２ハーフセルＨ２を構成する。
駆動トランジスタＴＤ１、ＴＤ２、伝送トランジスタＴＴ１、ＴＴ２、及び負荷トランジスタＴＬ１、ＴＬ２のうちの少なくもと一つのトランジスタは、本発明の実施形態によるトランジスタで構成できる。一例として、駆動トランジスタＴＤ１、ＴＤ２は、本発明の実施形態による第１トランジスタに該当することができ、伝送トランジスタＴＴ１、ＴＴ２は、本発明の実施形態による第２トランジスタに該当することができる。別の実施形態において、第１駆動トランジスタＴＤ１、第２駆動トランジスタＴＤ２、第１伝送トランジスタＴＴ１、第２伝送トランジスタＴＴ２は、各々本発明の実施形態による第１乃至第４トランジスタに該当することができ、負荷トランジスタＴＬ１、ＴＬ２は、本発明の実施形態による第５トランジスタに該当することができる。前記トランジスタのうち複数のトランジスタが、本発明の実施形態によるトランジスタで構成される場合、各トランジスタに適用されるフィン部分の幅、高さ、数、及び半導体層の提供領域と形態は、本発明の思想内で自由に変更可能である。また、本発明はＳＲＡＭに限定されず、論理素子、ＤＲＡＭ、ＭＲＡＭ、又は他の半導体素子及びその製造方法に適用できる。
図３０は、本発明の実施形態による半導体素子を含む電子システムのブロック図である。
図３０を参照すると、本発明の実施形態による電子システム１１００は、コントローラ１１１０と、入出力装置（Ｉ／Ｏ）１１２０と、記憶装置１１３０と、インターフェース１１４０と、バス１１５０とを含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェース１１４０は、バス１１５０を通じて互いに結合する。バス１１５０は、データが移動する経路（ｐａｔｈ）に該当する。
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと同様の機能を実行できる論理素子の中の少なくとも一つを含む。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置などを含む。記憶装置１１３０は、データ及び／又は命令語などを格納できる。インターフェース１１４０は、通信ネットワークにデータを伝送、又は通信ネットワークからデータを受信する機能を実行する。インターフェース１１４０は、有線又は無線の形態であり得る。例えば、インターフェース１１４０は、アンテナ又は有線及び無線トランシーバを含む。図示しないが、電子システム１１００は、コントローラ１１１０の動作を向上させるための動作メモリとして、高速のＤＲＡＭ及び／又はＳＲＡＭをさらに含むこともできる。本発明の実施形態によるフィン電界効果トランジスタは記憶装置１１３０内に提供するか、又はコントローラ１１１０、入出力装置１１２０などの一部に提供できる。
電子システム１１００は、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、移動電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタル音楽プレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用できる。
以上、添付図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的思想や必須特徴を変更せずに他の具体的な形態に実施しうる。したがって、以上で記述した実施形態は、すべての面で例示的なものであり、限定的ではないと理解しなければならない。
１００・・・基板
１０３・・・ウェル領域
１１０・・・素子分離膜
１５１・・・キャッピングパターン
ＣＲ１、ＣＲ２、ＣＲ３、ＣＲ４、ＣＲ５・・・第１乃至第５チャネル形成領域
ＥＲ・・・異種の不純物領域
Ｆ・・・フィン
ＧＤ１、ＧＤ２、ＧＤ３、ＧＤ４、ＧＤ５・・・第１乃至第５ゲート誘電膜
ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４、ＧＥ５・・・第１乃至第５ゲート電極
ＩＲ・・・反転領域
ＯＲ１、ＯＲ２・・・第１、第２同種の不純物領域
ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４、ＳＤ５・・・第１乃至第５ソース／ドレイン領域
ＴＲ１、ＴＥ２、ＴＲ３、ＴＲ４、ＴＲ５・・・第１乃至第５トランジスタ
ＵＲ・・・アンドープ領域

Claims (36)

  1. 基板上のナノ活性領域、前記ナノ活性領域の両端のソース領域及びドレイン領域、前記ソース領域及び前記ドレイン領域の間のチャネル形成領域を各々含む第１トランジスタ及び第２トランジスタを含み、
    前記第１トランジスタのソース領域及びドレイン領域は、前記第２トランジスタのソース領域及びドレイン領域と同一の導電型であり、
    前記第２トランジスタの閾値電圧は、前記第１トランジスタより低く、
    前記第２トランジスタのチャネル形成領域は、前記第２トランジスタのソース領域及びドレイン領域と同一の導電型であって、前記第１トランジスタのソース領域及びドレイン領域の間のチャネル形成領域と異なる導電型の同種不純物領域を含むことを特徴とする半導体素子。
  2. 前記半導体素子の動作時に、前記第２トランジスタの同種不純物領域に前記第２トランジスタのソース／ドレイン領域の少数キャリアと同じタイプのキャリアによって反転領域が形成されることを特徴とする請求項１に記載の半導体素子。
  3. 前記反転領域によって前記第２トランジスタはターンオフされることを特徴とする請求項２に記載の半導体素子。
  4. 前記反転領域は、前記基板から突出したナノ活性領域の表面からの深さが前記第２トランジスタのソース領域及びドレイン領域の深さと実質的に同一であることを特徴とする請求項２に記載の半導体素子。
  5. 前記同種不純物領域のドーピング濃度は、前記第２トランジスタのソース領域及びドレイン領域のドーピング濃度より低いことを特徴とする請求項１に記載の半導体素子。
  6. 前記同種不純物領域のドーピング濃度は、前記第２トランジスタのソース領域及びドレイン領域から離れるほど減少することを特徴とする請求項５に記載の半導体素子。
  7. 前記同種不純物領域は、前記第２トランジスタのソース領域とドレイン領域とを接続することを特徴とする請求項１に記載の半導体素子。
  8. 前記第１トランジスタのソース領域及びドレイン領域と同一の導電型のソース領域及びドレイン領域を含む第３トランジスタをさらに含み、
    前記第３トランジスタのソース領域及びドレイン領域の間のチャネル形成領域は、
    前記第３トランジスタのソース領域に接続される第１の同種不純物領域と、
    前記第３トランジスタのドレイン領域に接続される第２の同種不純物領域と、
    前記第１の同種不純物領域と前記第２の同種不純物領域とを接続する異種不純物領域とを含み、
    前記第１及び第２の同種不純物領域は、前記第３トランジスタのソース領域及びドレイン領域と同一の導電型であり、前記異種不純物領域は、前記第３トランジスタのソース領域及びドレイン領域と異なる導電型であることを特徴とする請求項７に記載の半導体素子。
  9. 前記第３トランジスタの閾値電圧は、前記異種不純物領域の幅が減少するほど低くなり、前記異種不純物領域の幅が増加するほど高くなることを特徴とする請求項８に記載の半導体素子。
  10. 前記第１の同種不純物領域のドーピング濃度は、前記第３トランジスタのソース領域から離れるほど減少し、前記第２の同種不純物領域のドーピング濃度は、前記第３トランジスタのドレイン領域から離れるほど減少することを特徴とする請求項８に記載の半導体素子。
  11. 前記半導体素子の動作時に、前記第３トランジスタは、前記第１及び第２の同種不純物領域に形成された反転領域によってターンオフされ、前記異種不純物領域に形成された反転領域によってターンオンされることを特徴とする請求項８に記載の半導体素子。
  12. 前記同種不純物領域は、前記第２トランジスタのソース領域に隣接する第１の同種不純物領域と、前記第２トランジスタのドレイン領域に隣接する第２の同種不純物領域とを含み、
    前記第２トランジスタのチャネル形成領域は、前記第１の同種不純物領域と前記第２の同種不純物領域とを接続する異種不純物領域をさらに含むことを特徴とする請求項１に記載の半導体素子。
  13. 前記第１及び第２の同種不純物領域のドーピング濃度は、前記第２トランジスタのソース領域及びドレイン領域のドーピング濃度より低いことを特徴とする請求項１２に記載の半導体素子。
  14. 前記第１の同種不純物領域のドーピング濃度は、前記第２トランジスタのソース領域から前記異種不純物領域まで減少し、
    前記第２の同種不純物領域のドーピング濃度は、前記第２トランジスタのドレイン領域から前記異種不純物領域まで減少することを特徴とする請求項１２に記載の半導体素子。
  15. 前記基板上に素子分離膜をさらに含み、
    前記ナノ活性領域は、前記基板から前記素子分離膜の間に延長されるフィン形状であることを特徴とする請求項１に記載の半導体素子。
  16. 前記フィン形状のナノ活性領域の幅は約１０ｎｍ以下であることを特徴とする請求項１５に記載の半導体素子。
  17. 前記第１及び第２トランジスタは、前記ナノ活性領域上に順に形成されたゲート誘電膜及びゲート電極をさらに含み、
    前記ゲート電極は、前記ナノ活性領域の下に延長されることを特徴とする請求項１に記載の半導体素子。
  18. 基板から突出したフィン部分、前記フィン部分の両端に形成されたソース領域及びドレイン領域、前記ソース領域とドレイン領域との間のチャネル形成領域を含む第１トランジスタ、第２トランジスタ、及び第３トランジスタを含み、
    前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタの各々のソース領域及びドレイン領域は、同じ導電型であり、
    前記第２トランジスタのチャネル形成領域は、前記第１トランジスタのチャネル形成領域と異なり、前記第２トランジスタのソース領域及びドレイン領域と同一の導電型の同種不純物領域を含み、
    前記第３トランジスタのチャネル形成領域は、前記第３トランジスタのソース領域に接続し、前記第２トランジスタのソース領域と同じ導電型の第１の同種不純物領域、前記第３トランジスタのドレイン領域に接続し、前記第２トランジスタのソース領域と同じ導電型の第２の同種不純物領域、及び前記第１の同種不純物領域と前記第２の同種不純物領域とを接続し、前記第２トランジスタのソース領域及びドレイン領域と異なる導電型の異種不純物領域を含むことを特徴とする半導体素子。
  19. 前記第３トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧より小さく、前記第２トランジスタの閾値電圧より大きいことを特徴とする請求項８又は１８に記載の半導体素子。
  20. 前記第２トランジスタの閾値電圧より低いゲート電圧で、前記第２トランジスタの同種不純物領域に反転領域が形成され、
    前記第３トランジスタの閾値電圧より低いゲート電圧で、前記第３トランジスタの第１及び第２の同種不純物領域に反転領域が形成されることを特徴とする請求項１８に記載の半導体素子。
  21. 前記第２トランジスタの反転領域の前記フィン部分の表面からの深さは、前記第２トランジスタのソース領域及びドレイン領域の深さと実質的に同一であり、
    前記第３トランジスタの反転領域の前記フィン部分の表面からの深さは、前記第３トランジスタのソース領域及びドレイン領域の深さと実質的に同一であることを特徴とする請求項２０に記載の半導体素子。
  22. 前記フィン部分の幅は１０ｎｍ以下であることを特徴とする請求項１８に記載の半導体素子。
  23. 前記第１トランジスタのソース領域及びドレイン領域と同一の導電型のソース領域及びドレイン領域を含む第４トランジスタをさらに含み、
    前記第４トランジスタのソース領域及びドレイン領域の間のチャネル形成領域は、実質的にアンドープ状態であることを特徴とする請求項１又は１８に記載の半導体素子。
  24. 前記第４トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧より小さく、前記第２トランジスタの閾値電圧より大きいことを特徴とする請求項２３に記載の半導体素子。
  25. 前記第２トランジスタの同種不純物領域のドーピング濃度は、前記第２トランジスタのソース領域及びドレイン領域のドーピング濃度より低いことを特徴とする請求項１８に記載の半導体素子。
  26. 前記半導体素子は、前記第１トランジスタのソース領域及びドレイン領域と異なる導電型のソース領域及びドレイン領域を含む第５トランジスタを含み、
    前記第５トランジスタのソース領域及びドレイン領域の間のチャネル形成領域は、前記第５トランジスタのソース領域及びドレイン領域と同一の導電型の同種不純物領域を含むことを特徴とする請求項１又は１８に記載の半導体素子。
  27. 前記第１トランジスタ及び前記第５トランジスタは各々ゲート電極を含み、
    前記第１トランジスタのゲート電極と前記第５トランジスタのゲート電極は、同一の金属物質を含むことを特徴とする請求項２６に記載の半導体素子。
  28. 前記第１トランジスタのゲート電極と前記第５トランジスタのゲート電極は、仕事関数が同一であることを特徴とする請求項２６に記載の半導体素子。
  29. ソース領域が接地線に接続される駆動トランジスタと、
    前記駆動トランジスタと直列に接続され、ドレイン領域がビットラインに接続される伝送トランジスタと、
    ソース領域が電源線に接続され、ドレイン領域が駆動トランジスタのドレイン領域に電気的に接続される負荷トランジスタとを含み、
    前記負荷トランジスタは、ＮＭＯＳトランジスタ、又はＰＭＯＳトランジスタのうちの一つであり、前記駆動トランジスタ及び前記伝送トランジスタは、前記負荷トランジスタと異なる導電型のトランジスタであり、
    前記負荷トランジスタ、前記駆動トランジスタ、及び前記伝送トランジスタのゲート電極は、同一の金属物質を含み、
    前記負荷トランジスタ、前記駆動トランジスタ、及び前記伝送トランジスタのうちの少なくとも一つは、チャネル形成領域の導電型がそれのソース／ドレイン領域と同一の同種不純物領域を含むことを特徴とするＳＲＡＭ素子。
  30. 共通基板上に集積されたジャンクションレスナノトランジスタ及びジャンクションナノトランジスタを含むことを特徴とする半導体素子。
  31. 前記ジャンクションナノトランジスタは、
    前記共通基板上のナノサイズ活性領域に形成され、互いに離隔されたソース領域及びドレイン領域と、
    前記ナノサイズ活性領域において、前記ソース領域と前記ドレイン領域との間に形成されるゲートとを含み、
    前記ゲートと隣接する前記ナノサイズ活性領域の少なくとも一部は、互いに離隔された前記ソース領域及び前記ドレイン領域と異なる導電型であることを特徴とする請求項３０に記載の半導体素子。
  32. 前記ジャンクションナノトランジスタは、
    前記共通基板上のナノサイズ活性領域に形成され、互いに離隔されたソース領域及びドレイン領域と、
    前記ナノサイズ活性領域において、前記ソース領域と前記ドレイン領域との間に形成されるゲートとを含み、
    前記ゲートと隣接する前記ナノサイズ活性領域の少なくとも一部は、アンドープ状態であることを特徴とする請求項３０に記載の半導体素子。
  33. 前記ジャンクションナノトランジスタは、
    前記共通基板上のナノサイズ活性領域に形成され、互いに離隔されたソース領域及びドレイン領域と、
    前記ナノサイズ活性領域において、前記ソース領域と前記ドレイン領域との間に形成されるゲートとを含み、
    前記ゲートと隣接する前記ナノサイズ活性領域は、
    前記ソース領域及び前記ドレイン領域と異なる導電型の第１領域と、
    前記ソース領域及び前記ドレイン領域と同一の導電型の第２領域とを含むことを特徴とする請求項３０に記載の半導体素子。
  34. 前記ジャンクションレスナノトランジスタは、互いに異なる導電型の第１ジャンクションレスナノトランジスタ及び第２ジャンクションレスナノトランジスタを含むことを特徴とする請求項３０に記載の半導体素子。
  35. 前記ジャンクションレスナノトランジスタは、
    前記共通基板上のナノサイズ活性領域に形成され、互いに離隔されたソース領域及びドレイン領域と、
    前記ナノサイズ活性領域において、前記ソース領域と前記ドレイン領域との間に形成されるゲートとを含み、
    前記ソース領域及び前記ドレイン領域と、前記ゲートに隣接する前記ナノサイズ活性領域は互いに同一の導電型であることを特徴とする請求項３０に記載の半導体素子。
  36. 前記ジャンクションレスナノトランジスタ及び前記ジャンクションナノトランジスタの各々は、
    前記共通基板上のナノサイズ活性領域に形成され、互いに離隔されたソース領域及びドレイン領域と、
    前記ナノサイズ活性領域において、前記ソース領域と前記ドレイン領域との間に形成されるゲートとを含み、
    前記ジャンクションレスナノトランジスタのソース領域及びドレイン領域と、前記ジャンクションナノトランジスタのソース領域及びドレイン領域は同じ導電型であることを特徴とする請求項３０に記載の半導体素子。
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