KR20070070890A - 핀 트랜지스터 및 그 제조 방법 - Google Patents

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KR20070070890A
KR20070070890A KR1020050133894A KR20050133894A KR20070070890A KR 20070070890 A KR20070070890 A KR 20070070890A KR 1020050133894 A KR1020050133894 A KR 1020050133894A KR 20050133894 A KR20050133894 A KR 20050133894A KR 20070070890 A KR20070070890 A KR 20070070890A
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김용수
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주식회사 하이닉스반도체
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Abstract

본 발명은 채널 이온 주입 도즈에 의한 리프레시 타임 감소를 개선하는데 적합한 핀 트랜지스터 및 그 제조 방법 제공하기 위한 것으로, 이를 위한 본 발명의 핀 트랜지스터는 핀 활성 영역; 상기 핀 활성 영역 하부 양측벽에 형성된 소자분리막; 상기 핀 활성 영역 내부에 형성된 매몰절연막; 상기 핀 활성 영역의 표면을 따라 형성된 게이트 절연막; 및 상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 소자분리막 상에 형성된 게이트 전극이 제공되며, 이에 따라 본 발명은 핀 트랜지스터의 숏 채널 이펙트가 갖는 장점과, 핀 활성 영역 내부에 매몰절연막을 형성하여 접합 누설 전류를 개선함으로써, DRAM 소자의 리프레시 특성을 혁신적으로 개선하는 효과가 있다.
핀 트랜지스터, 전계 집중, 문턱 전압, 리프레시 타임

Description

핀 트랜지스터 및 그 제조 방법{FIN TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 핀 트랜지스터의 구조를 도시한 단면도.
도 2는 종래 핀 트랜지스터 구조에 대해 X축, Y축 방향에 따라 절취한 단면도.
도 3은 본 발명을 설명하기 위한 그래프.
도 4는 본 발명을 설명하기 위한 도면과 그래프.
도 5는 본 발명의 제1실시예에 따른 핀 트랜지스터 구조를 도시한 사시도.
도 6a 내지 도 6f는 본 발명의 제1실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도.
도 7a 내지 도 7c는 본 발명의 제1실시예에 따른 핀 트랜지스터 구조에 대해 다양한 방향에 따라 절취한 단면도.
도 8a 및 도 8b는 본 발명의 제2실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도.
도 9a 내지 도 9c는 본 발명의 제3실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도.
도 10a 및 도 10b는 본 발명의 제4실시예에 따른 핀 트랜지스터 제조 방법을 도시한 사시도.
도 11a 내지 도 11d는 본 발명의 제4실시예에 도시한 핀 트랜지스터에 대해 다양한 방향에 따라 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
51 : 반도체 기판 52 : 패드 산화막
53 : 패드 질화막 54 : 트렌치
55 : 캡핑막 56 : 리세스
57 : 소자분리막 58 : 핀 활성 영역
59 : 게이트 절연막 60 : 게이트 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 핀 트랜지스터 및 그 제조 방법에 관한 것이다.
메모리 반도체 소자의 고밀도화가 진행됨에 따라 작은 면적의 소자에서 높은 전류 구동능력(Current Drivability) 및 숏 채널 마진(Short Channel Margin)을 확보하기 위해, 낮은 기판 문턱 전압 스윙(Sub-Threshold Swing), DIBL(Drain Induced Barrier Lowing)값을 갖는 n/p CMOS 트랜지스터를 확보하는 것이 매우 중요한 문제가 되고 있다.
DRAM 소자의 셀 트랜지스터의 경우 드라이브 전류 확보를 위해 게이트 산화막 두께, 얇은 접합 깊이(Thin Junction Depth), 채널 엔지니어링(Channel Engineering) 등과 핀 실리콘 전극(Fin Si)을 형성하여 효과적인 채널 너비(Width)를 증가시키는 방법[참고문헌1; H-Y. Lee et al, "Fin-Channel-Array Transistor(FCAT) Featuring sub-70 nm Low Power and High Performance DRAM", IEDM Tech. Dig., pp.407-409, 2003] 등 다양한 방법이 시도되고 있고, 숏 채널 이펙트(Short Channel Effect; SCE, Ioff 누설 감소) 확보를 위해 실리콘 기판 리세스(Recess)하여 채널 길이를 증가시키는 방법[참고문헌2; J.W.Lee et al, "Improvement of data retention time in DRAM using recessed channel array transistors with asymmetric channel doping for 80nm feature size and beyond", ESSDERC pp.449 2004]등이 제안되고 있다.
도 1은 종래 기술에 따른 핀 트랜지스터 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 활성 영역과 소자분리막(12)이 형성된 반도체 기판(11)의 소자분리막(12)의 소정 깊이를 식각하여 핀 활성 영역(13)이 형성된다.
이어서, 핀 활성 영역(13)의 표면을 따라 게이트 절연막(14)이 형성되고, 게이트 절연막(14)을 가로지르는 방향으로 게이트 전도막(15)이 형성된다.
다음으로, 이온 주입 공정을 진행하여 핀 활성 영역(13) 상부 게이트 전도막(15)의 양측면에 소스(Source)와 드레인(Drain)이 형성된다.
도 2는 종래 핀 트랜지스터 구조에 대해 X축, Y축 방향에 따라 절취한 단면도이다.
도 2의 (A)는 도 1의 Y축, (B)는 도 1의 X축 방향에 따라 절취한 단면도로서, 먼저, (A)를 참조하면 반도체 기판(11)의 상부에 형성된 게이트 절연막(14) 및 게이트 전도막(15)만이 나타난다.
계속해서, (B)를 참조하면 반도체 기판(11)의 소정 영역에 핀 활성 영역(13)이 형성되고, 핀 활성 영역(13)의 양측 하단부에는 소자분리막(12)이 형성되어 있으며, 핀 활성 영역(13)을 둘러싸는 구조로 게이트 절연막(14)이 형성되고, 게이트 절연막(14)과 소자분리막(12) 상에 동시에 접하는 게이트 전도막(15)이 형성되어 있음을 알 수 있다.
그러나 상술한 바와 같이, 도 1에서 제안한 핀 트랜지스터를 이용하여 셀 트 랜지스터를 구성한 메모리 소자의 경우, 핀 너비가 감소할수록 숏 채널 마진(Short Channel Margin; 예컨대, DIBL)은 개선되지만, 문턱 전압(Threshold Voltage; VTh)이 급격히 감소한다[참고문헌3; T.Park et al SOVT 2003]. 이러한, 핀 너비 감소에 따른 급격한 문턱 전압 감소 현상은 플래너 형태의 셀 트랜지스터(일반적인 2차원 트랜지스터)와 달리 핀 트랜지스터는 세 방향(핀의 측벽부와 탑부 및 탑 코너)의 전계가 캐리어 채널을 조절하기 때문에 발생한다.
즉, 핀 트랜지스터의 총 전류는 핀의 탑부 및 탑 코너와 측벽부분의 채널에 의한 전류의 합으로서, 전체 핀 트랜지스터의 Id-Vg 특성은 특히 핀의 탑부와 탑 코너의 특성에 의해 좌우된다. 따라서, 원하는 문턱 전압을 확보하기 위해서는 높은 셀 채널 문턱 전압 임플란트 도즈(Cell Channel VTh Implant Dose)를 요구한다. 핀 터비 감소에 따른 급격한 문턱 전압의 감소를 개선하기 위해서는, 급격한 셀 채널 문턱 전압 임플란트 도즈가 요구되는데, 이러한 셀 채널 문턱 전압 임플란트 도즈의 증가는, 소스/드레인 영역 근처에서 급격한 전계를 유발하여 DRAM 메모리 소자의 가장 치명적인 오토 리프레시 타임(tREF)을 감소시킨다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 채널 이온 주입 도즈에 의한 리프레시 타임 감소를 개선하는데 적합한 핀 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 핀 트랜지스터는 핀 활성 영역, 상기 핀 활성 영역 하부 양측벽에 형성된 소자분리막, 상기 핀 활성 영역 내부에 형성된 매몰절연막, 상기 핀 활성 영역의 표면을 따라 형성된 게이트 절연막; 및 상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 소자분리막 상에 형성된 게이트 전극을 제공한다.
또한, 본 발명의 핀 트랜지스터 제조 방법은 핀 활성 영역을 형성하는 단계, 상기 핀 활성 영역 하부 양측벽에 소자분리막을 형성하는 단계, 상기 핀 활성 영역 내부에 매몰절연막을 형성하는 단계, 상기 핀 활성 영역의 표면을 따라 게이트 절연막을 형성하는 단계, 및 상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 소자분리막 상에 게이트 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명을 설명하기 위한 그래프이다.
도 3을 참조하면, 핀 트랜지스터의 숏 채널 이펙트(SCE)의 장점을 나타낸 그래프로써, A는 일반적인 트랜지스터 구조에서의 특성을 나타내며 B는 핀 트랜지스 터 구조에서의 특성을 나타낸 것으로, 왼쪽 그래프를 살펴보면 일반적인 트랜지스터에 비해 핀 트랜지스터가 SS 스윙 값이 작은 것을 알 수 있고 그 변화 폭도 더 작다. 또한 오른쪽 그래프를 살펴보면 DIBL 특성도 일반적인 트랜지스터에 비해 핀 트랜지스터 값이 작아 접합 누설 전류 특성이 더 좋은 것을 알 수 있다.
도 4는 본 발명을 설명하기 위한 도면과 그래프이다.
도 4를 참조하면, 먼저 왼쪽 도면은 게이트(Gate)의 양측 소스/드레인 영역 하부에 매몰절연막(PiOx)이 형성된 구조를 나타낸 것으로, LOI(Local Oxidation Isolation) 구조를 사용하여 트랜지스터의 접합 누설 전류 특성을 혁신적으로 개선한다. 왼쪽 그래프를 살펴보면, 데이타 리텐션 타임에 따른 페일러 비트(Failor Bit)를 나타낸 것으로 일반적인 트랜지스터에 비해 매몰절연막을 가지는 트랜지스터가 데이타 리텐션 타임 대비 페일러 비트가 더 작으므로, 매몰절연막을 가지는 트랜지스터 특성이 더 좋은 것을 알 수 있다.
이하, 첨부한 자료를 바탕으로 하여 본 발명의 실시예에 대하여 알아보기로 한다.
(제1실시예)
도 5는 본 발명의 제1실시예에 따른 핀 트랜지스터 구조를 도시한 사시도이다.
도 5에 도시된 바와 같이, 반도체 기판(51)에 핀 활성 영역(58)이 제공되고, 핀 활성 영역(58)의 하부 양측벽에 소자분리막(57)이 형성된다. 계속해서, 핀 활성 영역(58)의 표면을 따라 게이트 절연막(59)이 형성되고, 핀 활성 영역(58)의 게이트 절연막(59) 상에, 핀 활성 영역(58)과 직교하는 게이트 전극(60)이 형성된다. 게이트 전극(60)의 양측 하부에 소스/드레인 영역이 형성되며, 소스/드레인 영역 하부 즉, 핀 활성 영역 내부에 매몰절연막(A)이 형성된다.
매몰절연막(A)은, 핀 활성 영역(58)의 탑 코너에 전계 집중에 의한 문턱 전압 감소를 위한 급격한 셀 채널 문턱 전압 이온 주입시, 소스/드레인 영역 근처에서 급격한 전계를 유발하는 것을 방지하기 위해 형성한 것으로, 소자의 리프레시 특성을 개선할 수 있다.
이하, 상기한 구조를 형성하기 위한 핀 트랜지스터 제조 방법을 알아보기로 한다.
도 6a 내지 도 6f는 본 발명의 일실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(51)의 소정 영역 상에 패드 산화막(52)과 패드 질화막(53)이 적층된 트렌치 마스크를 형성한다. 트렌치 마스크를 사용하여 반도체 기판(51)을 선택적으로 식각하여 트렌치(54)를 형성한다. 이 때, 트렌치(54) 깊이(H)는 200∼300㎚ 이다.
이어서, 도면에 도시하지 않았지만 O2 또는 H2O 분위기에서 산화 공정을 실시하여 트렌치 내부에 산화막을 형성한다. 이 때, 산화막은 1∼5㎚ 두께로 형성한 다.
도 6b에 도시된 바와 같이, 트렌치(54)가 형성된 반도체 기판(51)의 전면에 캡핑막(55)을 증착하고, 블랭킷 건식 식각(Blanket Dry Etch)을 실시하여 캡핑막(55)을 선택적으로 식각하여 패드 질화막(53) 상부 및 트렌치(54) 바닥면을 노출시키고, 트렌치(54) 측면에만 잔류하도록 한다.
캡핑막(55)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 1∼10㎚ 두께로 형성하며 질화막을 사용한다.
도 6c에 도시된 바와 같이, 습식 케미컬을 사용하여 트렌치(54) 바닥면을 등방성 식각하여 리세스(56)를 형성한다. 예컨대, 습식 케미컬은 BOE(Buffered Oxide Etchant), 불산 용액(HF) 및 HCl을 베이스 케미컬로 사용한다.
도 6d에 도시된 바와 같이, 리세스가 형성된 반도체 기판(51)의 전면에 트렌치 매립용 갭필 절연막을 증착하여 트렌치를 매립한다. 트렌치 갭필 절연막은 컨포멀한 산화막(Conformal Oxide)을 확보하기 위해 퍼니스(Furnace) 또는 급속열처리(Rapid Thermal Process; RTP) 형태의 장비를 사용하고, 이 때 산화 온도는 700∼1000℃이며, O2, H2/O2 또는 H2O 수증기 등을 산화 소스로 사용할 수 있으며, TCA 또는 HCl을 첨가할 수 있다. 또는, 압력을 1∼10torr 로 하여 산소 라디컬(Oxygen Radical)을 형성하여 갭필 절연막을 형성할 수 있다.
이어서, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 식각(Etch Back)을 실시하여 패드 질화막(53)이 드러나는 타겟으로 평탄화하여, 소자분리막(57)을 형성한다. 소자분리막(57)이 형성됨으로써, 핀 활성 영역(58)이 정의된다.
도 6e는 소자분리막(57)을 형성한 후의 공정 단계를 도시한 사시도로써, 핀 활성 영역(58)의 표면을 따라 게이트 절연막(59)을 증착한다. 게이트 절연막(59)은 열산화(Thermal Oxidation) 또는 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 SiO2를 형성할 수 있으며, 하프늄실리콘산화질화막(HfSiON)과 같은 고유전 상수(High-k)를 갖는 물질을 게이트 절연막으로 사용할 수 있다.
이어서, 핀 활성 영역(58)의 하부, 즉 소스/드레인 예정 영역의 하부에 매몰절연막(A)이 형성되어 있는 것을 알 수 있다.
도 6f에 도시된 바와 같이, 핀 활성 영역(58) 상에 게이트 전극(60)을 증착한다. 게이트 전극(60)은 폴리실리콘막(Poly-Si), 폴리실리콘막과 텅스텐실리사이드의 순서로 적층된 구조(Poly-Si/WSix) 및 폴리실리콘막, 텅스텐질화막, 텅스텐막(Poly-Si/WNx/W)의 순서로 적층된 구조 중에서 선택된 게이트 구조를 사용할 수 있다.
이어서, 도면에 도시하지 않았지만, 소스/드레인 이온 주입 공정을 실시하여 게이트 전극의 양측 하부에 소스/드레인 영역을 형성한다.
상술한, 제1실시예에서 핀 활성 영역의 하부 즉 소스/드레인 예정 영역 하부에 매몰절연막을 형성함으로써, 핀 활성 영역의 탑 코너에 전계가 발생하여 문턱 전압이 감소하는 것을 방지하기 위한 고농도의 채널 이온 주입 주입시, 소스/드레 인 영역 근처에서 발생하는 급격한 전계에 의한 리프레시 저하를 개선할 수 있다.
도 7a 내지 도 7c는 본 발명의 제1실시예에 따른 핀 트랜지스터 구조에 대해 다양한 방향에 따라 절취한 단면도이다.
도 7a은 도 6f의 핀 트랜지스터를 X∼X'방향으로 절취한 단면도로써, 반도체 기판(51) 내부 즉, 게이트 전극(60)의 양측 소스/드레인 예정 영역 하부에 매몰절연막(A)이 형성되어 있다. 소스/드레인 예정 영역 하부에 매몰절연막(A)이 형성됨으로써, 소스/드레인 형성을 위한 채널 이온 주입시 도즈량의 증가에 의한 급격한 전계를 방지할 수 있다.
도 7b는 도 6f의 핀 트랜지스터를 Y∼Y'방향으로 절취한 단면도로써, 핀 활성 영역(58)의 양측벽 하부에 소자분리막(57)이 형성되어 있고, 소자분리막(57)과 접하면서, 핀 활성 영역(58)의 표면을 감싸는 게이트 절연막(59)이 형성되고, 게이트 절연막(59) 상에 형성되면서, 소자분리막과 접하는 게이트 전극이 형성된다.
이 때, 핀 활성 영역(58)의 너비를 W 로 나타내고, 핀 활성 영역(58)의 높이는 h로 나타내고, 소자분리막(57)을 선택적으로 식각하기 전의 소자분리막의 높이는 H로 나타낸다. 한편, 도 7b에서는 매몰절연막이 드러나지 않는다.
도 7c는 Y∼Y'방향으로 절취한 단면도로써, 핀 활성 영역(58)의 양측벽 하부에 소자분리막(57)이 형성되어 있고, 소자분리막(57)과 접하면서, 핀 활성 영역(58)의 표면을 감싸는 게이트 절연막(59)이 형성된다. 핀 활성 영역(58) 하부에 매몰절연막(A)이 형성된 것을 알 수 있다.
(제 2실시예)
도 8a 및 도 8b는 본 발명의 제2실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도이며, 특히 매몰절연막을 형성하는 방법을 도시한 단면도이다.
도 8a에 도시된 바와 같이, 반도체 기판(71)의 소정 영역 상에 패드 산화막(72)과 패드 질화막(73)이 적층된 트렌치 마스크를 형성한다. 트렌치 마스크를 사용하여 반도체 기판(71)을 선택적으로 식각하여 제1트렌치(74)를 형성한다. 이 때, 제1트렌치(74) 깊이를 H로 나타낸다.
이어서, 도면에 도시하지 않았지만 O2 또는 H2O 분위기에서 산화 공정을 실시하여 제1트렌치(74) 내부에 산화막을 형성한다. 이 때, 산화막은 1∼5㎚ 두께로 형성한다.
계속해서, 제1트렌치(74)가 형성된 반도체 기판(71)의 전면에 캡핑막(75)을 증착하고, 블랭킷 건식 식각(Blanket Dry Etch)을 실시하여 캡핑막(75)을 선택적으로 식각하여 패드 질화막(73) 상부 및 제1트렌치(74) 바닥면을 노출시키고, 제1트렌치(74) 측면에만 잔류하도록 한다.
캡핑막(75)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 1∼10㎚ 두께로 형성하며 질화막을 사용한다.
다음으로, 제1트렌치 하부를 건식 식각하여 높이(H1)를 갖는 제2트렌치(76)를 형성한다.
도 8b에 도시된 바와 같이, 습식 케미컬을 사용하여 제2트렌치(76) 바닥면을 등방성 식각하여 리세스(76a)를 형성한다. 이 때, 리세스(76a)는 제2트렌치(76)에 비해 바텀부가 양측면으로 볼록한 형태를 갖는다.
한편, 습식 케미컬은 BOE(Buffered Oxide Etchant), 불산 용액(HF) 및 HCl을 베이스 케미컬로 사용한다.
후속 공정은 도시하지 않았지만, 리세스(76a)가 형성된 반도체 기판(71)의 전면에 트렌치 매립용 갭필 절연막을 증착하여 트렌치를 매립한다. 트렌치 갭필 절연막은 컨포멀한 산화막(Conformal Oxide)을 확보하기 위해 퍼니스(Furnace) 또는 급속열처리(Rapid Thermal Process; RTP) 형태의 장비를 사용하고, 이 때 산화 온도는 700∼1000℃이며, O2, H2/O2 또는 H2O 수증기 등을 산화 소스로 사용할 수 있으며, TCA 또는 HCl을 첨가할 수 있다. 또는, 압력을 1∼10torr 로 하여 산소 라디컬(Oxygen Radical)을 형성하여 갭필 절연막을 형성할 수 있다.
이어서, 화학적·기계적 연마(CMP) 또는 전면 식각을 실시하여 패드 질화막(73)이 드러나는 타겟으로 평탄화하여, 소자분리막을 형성한다. 소자분리막이 형성됨으로써, 핀 활성 영역이 정의된다.
다음으로, 핀 활성 영역의 표면을 따라 게이트 절연막을 형성하고, 핀 활성 영역과 직교하는 방향으로 게이트 전극을 형성한다. 자세한 공정은 도 6e∼도 6f를 참조한다.
상술한 바와 같이, 제2실시예에서 제1트렌치를 형성하고, 제1트렌치 바닥면에 대해 건식 식각을 실시하여 깊이가 더 깊은 제2트렌치를 형성한 후 리세스 공정 으로 제2트렌치 바닥면을 리세스 시킨다. 리세스가 형성된 제2트렌치에 트렌치 갭필 절연막을 매립하여 소자분리막을 형성한다. 이 때, 리세스가 형성된 제2트렌치 의 바텀부의 일부 영역은 매몰절연막이 된다.
이와 같이, 핀 활성 영역의 하부 즉 소스/드레인 예정 영역 하부에 매몰절연막을 형성함으로써, 핀 활성 영역의 탑 코너에 전계가 발생하여 문턱 전압이 감소하는 것을 방지하기 위한 고농도의 채널 이온 주입 주입시, 소스/드레인 영역 근처에서 발생하는 급격한 전계 형성을 방지하여 전계에 의한 리프레시 저하를 개선할 수 있다.
(제 3실시예)
도 9a 내지 도 9c는 본 발명의 제3실시예에 따른 핀 트랜지스터 제조 방법을 도시한 단면도이며, 특히 매몰절연막을 형성하는 방법을 도시한 단면도이다.
도 9a에 도시된 바와 같이, 반도체 기판(81)의 소정 영역 상에 패드 산화막(82)과 패드 질화막(83)이 적층된 트렌치 마스크를 형성한다. 트렌치 마스크를 사용하여 반도체 기판(81)을 선택적으로 식각하여 제1트렌치(84)를 형성한다. 이 때, 제1트렌치(84) 깊이를 H1 으로 나타낸다.
이어서, 도면에 도시하지 않았지만 O2 또는 H2O 분위기에서 산화 공정을 실시하여 제1트렌치(84) 내부에 산화막을 형성한다. 이 때, 산화막은 1∼5㎚ 두께로 형성한다.
도 9b에 도시된 바와 같이, 제1트렌치가 형성된 반도체 기판(81)의 전면에 캡핑막(85)을 증착하고, 블랭킷 건식 식각(Blanket Dry Etch)을 실시하여 캡핑막(85)을 선택적으로 식각하여 패드 질화막(83) 상부 및 제1트렌치 바닥면을 노출시키고, 제1트렌치 측면에만 잔류하도록 한다.
캡핑막(85)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 1∼10㎚ 두께로 형성하며 질화막을 사용한다.
다음으로, 제1트렌치 바닥면을 건식 식각하여 제2트렌치(86)를 형성한다. 이 때, 제2트렌치(86)는 깊이(H2)를 갖는다.
도 9c에 도시된 바와 같이, 습식 케미컬을 사용하여 제2트렌치(86) 바닥면을 등방성 식각하여 리세스(86a)를 형성한다. 이 때, 리세스(86a)는 바텀부가 둥글면서 양측면으로 라운드하며, 리세스(86a)의 측면부는 제1트렌치의 어깨부 높이까지 둥근 타원 형태를 갖는다. 리세스 식각시 캡핑막(85)의 하부가 일부 손실된다.
습식 케미컬은 BOE(Buffered Oxide Etchant), 불산 용액(HF) 및 HCl을 베이스 케미컬로 사용하며, 제2실시예와 동일 케미컬을 사용하지만 공정 온도 및 케미컬 주입 에너지를 다르게 하여 리세스의 모양을 다르게 형성한다.
다음으로, 후속 공정은 도시하지 않았지만, 리세스(86a)가 형성된 반도체 기판(81)의 전면에 트렌치 매립용 갭필 절연막을 증착하여 제1 및 제2트렌치를 매립한다. 트렌치 갭필 절연막은 컨포멀한 산화막(Conformal Oxide)을 확보하기 위해 퍼니스(Furnace) 또는 급속열처리(Rapid Thermal Process; RTP) 형태의 장비를 사 용하고, 이 때 산화 온도는 700∼1000℃이며, O2, H2/O2 또는 H2O 수증기 등을 산화 소스로 사용할 수 있으며, TCA 또는 HCl을 첨가할 수 있다. 또는, 압력을 1∼10torr 로 하여 산소 라디컬(Oxygen Radical)을 형성하여 갭필 절연막을 형성할 수 있다.
이어서, 화학적·기계적 연마(CMP) 또는 전면 식각을 실시하여 패드 질화막(83)이 드러나는 타겟으로 평탄화하여, 소자분리막을 형성한다. 소자분리막이 형성됨으로써, 핀 활성 영역이 정의된다.
다음으로, 핀 활성 영역의 표면을 따라 게이트 절연막을 형성하고, 핀 활성 영역과 직교하는 방향으로 게이트 전극을 형성한다. 자세한 공정은 도 6e∼도 6f를 참조한다.
상술한 바와 같이, 제3실시예에서 제1트렌치를 형성하고, 제1트렌치 바닥면에 대해 건식 식각을 실시하여 깊이가 더 깊은 제2트렌치를 형성한 후 리세스 공정으로 제2트렌치 바닥면을 리세스 시킨다. 이 때, 리세스는 제2실시예와 다른 조건을 사용하여 리세스 모양을 변형시킨다.
계속해서, 리세스가 형성된 제2트렌치에 트렌치 갭필 절연막을 매립하여 소자분리막을 형성한다. 이 때, 리세스가 형성된 제2트렌치 바텀부의 일부 영역은 매몰절연막이 된다.
이와 같이, 핀 활성 영역의 하부 즉 소스/드레인 예정 영역 하부에 매몰절연막을 형성함으로써, 핀 활성 영역의 탑 코너에 전계가 발생하여 문턱 전압이 감소 하는 것을 방지하기 위한 고농도의 채널 이온 주입 주입시, 소스/드레인 영역 근처에서 발생하는 급격한 전계 형성을 방지하여 전계에 의한 리프레시 저하를 개선할 수 있다.
(제 4실시예)
도 10a 및 도 10b는 본 발명의 제4실시예에 따른 핀 트랜지스터 제조 방법을 도시한 사시도이다.
도 10a를 참조하면, 반도체 기판(91)에 소자분리막을 형성함으로써, 활성 영역이 정의된다. 이하, 활성 영역을 핀 활성 영역(93)이라고 나타낸다.
한편, 소자분리막 형성은, 반도체 기판(91)에 트렌치를 형성한 후 트렌치 바텀부를 습식 식각하여 라운드진 둥근 형태의 리세스를 형성한다. 이어서, 리세스가 형성된 트렌치에 트렌치 갭필 절연막을 매립하고, 평탄화 공정을 진행하여 소자분리막(92)을 형성한다. 이 때, 소자분리막(92)의 바텀부가 라운드진 둥근 형태의 일부분 즉, 소스/드레인 예정 영역 하부의 소자분리막(92)을 매몰절연막(A)이라고 표현한다.
매몰절연막(A)은 핀 활성 영역(93)의 탑 코너에 전계가 발생하여 문턱 전압이 감소하는 것을 방지하기 위해 고농도의 채널 이온 주입 주입시, 소스/드레인 영역 근처에서 발생하는 급격한 전계 형성을 방지하여 전계에 의한 리프레시 저하를 개선할 수 있다.
이어서, 소자분리막과 핀 활성 영역의 소정 영역 상에 핀 마스크(도시하지 않음)를 형성하여 소자분리막을 선택적으로 식각하여 다마신 구조의 트렌치(T)를 형성한다. 트렌치(T)가 형성됨으로써, 핀 활성 영역(93)의 양측벽이 노출되어 핀 구조를 형성한다.
계속해서, 핀 마스크를 제거하고, 게이트 산화 공정을 실시하여 핀 활성 영역(93)의 양측벽 및 탑부에 게이트 절연막으로 게이트 산화막(94)을 형성한다. 게이트 산화막(94)은 열산화 또는 화학 기상 증착(CVD)으로 SiO2를 형성할 수 있으며, 하프늄실리콘산화질화막(HfSiON)과 같은 고유전 상수(High-k)를 갖는 물질을 게이트 절연막으로 사용할 수 있다.
다음으로, 듀얼 게이트 절연막 스킴을 적용하는 DRAM 소자에서 주변회로영역은 얇은 두께의 게이트 절연막(Thin Gate Oxide)을, 셀영역은 두꺼운 두께의 게이트 절연막(Thick Gate Oxide)을 구현하는 경우 및 이러한 듀얼 게이트 절연막 형성 후, N2 플라즈마 처리(Plasma Treatment)를 실시하여 게이트 산화막(94)/게이트 질화막(95)의 순서로 적층된 스택 구조의 게이트 절연막을 구현할 수 있다.
도 10b에 도시된 바와 같이, 핀 활성 영역(93) 상부에 형성되면서 트렌치(T)를 포함하는 전면에 게이트 전극용 물질을 증착하고, 게이트 마스크를 사용하는 패터닝 공정을 진행하여 트렌치(T)에 일부 매립되면서, 핀 활성 영역(93) 상부로 돌출된 구조를 갖는 게이트 전극(96)을 형성한다. 게이트 전극(96)은 폴리실리콘막(Poly-Si), 폴리실리콘막과 텅스텐실리사이드의 순서로 적층된 구조(Poly-Si/WSix) 및 폴리실리콘막, 텅스텐질화막, 텅스텐막(Poly-Si/WNx/W)의 순서로 적층된 구조 중 에서 선택된 게이트 구조를 사용할 수 있다.
도 11a 내지 도 11d는 본 발명의 제4실시예에 도시한 핀 트랜지스터에 대해 다양한 방향에 따라 절취한 단면도이다.
도 11a는 도 10a를 X11∼X12 방향으로 절취한 단면도로써, 반도체 기판(91)의 핀 활성 영역(93) 하부 양측벽에 소자분리막(92)이 형성되고, 핀 활성 영역(93)의 표면에 게이트 절연막으로 게이트 산화막(94)이 형성되고, 게이트 산화막(94)을 N2 플라즈마 처리하여 게이트 산화막(94) 양측벽에 게이트 질화막(95)이 형성되고, 게이트 절연막과 접하면서 소자분리막(92) 상에 게이트 전극(96)이 형성된다. 상기 방향으로 절취한 단면도에서는 매몰절연막이 드러나지 않는다.
도 11b는 도 10a를 X21∼X22 방향으로 절취한 단면도로써, 반도체 기판(91)의 핀 활성 영역(93)이 형성되고, 핀 활성 영역(93)의 양측벽에 소자분리막(92)가 형성되고, 핀 활성 영역(93) 상에는 게이트 절연막으로 게이트 산화막(94)이 형성되고, 핀 활성 영역의 하부에는 매몰절연막(A)이 형성된 것을 알 수 있다.
도 11c는 도 10a를 Y11∼Y12 방향으로 절취한 단면도로써, 반도체 기판(91)의 소정 영역에 매몰절연막(A)이 형성되고, 반도체 기판(91) 상부에 게이트 산화막(94)이 형성되고, 게이트 산화막(94)의 소정 영역 상에 게이트 전극(96)이 형성된 것을 알 수 있다. 이 때, 매몰절연막(A)은 게이트 전극(96)의 양측 하부 즉, 소스/드레인 예정 영역 하부에 형성되어, 소스/드레인 영역에 전계 집중 현상을 방지할 수 있다.
도 11d는 도 10a를 Y21∼Y22 방향으로 절취한 단면도이고, 반도체 기판(91) 상에 소자분리막(92)이 형성되고, 일부 영역은 소자분리막(92)에 매립되면서, 소자분리막(92) 상으로 돌출된 구조의 게이트 전극(96)이 형성된다.
상술한 바와 같이, 소자분리막을 형성할 때 소스/드레인 예정 영역까지 접하는 리세스 구조를 적용하여, 게이트 전극 양측 하부에 매몰절연막을 갖는 핀 트랜지스터 구조를 사용함으로써 셀 채널 문턱 전압 이온 주입시, 소스/드레인 접합 영역에서 급격한 전계를 유발하여 DRAM 소자의 리프레시 타임이 저하되는 것을 방지할 수 있다.
본 발명은 Fin FET(Field Enhanced Transistor) 구조를 셀 트랜지스터의 액세스 트랜지스터로 사용하여 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 및 Ion/Ioff 비가 큰 값을 요구하는 NAND FLASH 소자 등에 광범위하게 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 핀 트랜지스터의 숏 채널 이펙트가 갖는 장점과, 핀 활성 영역 내부에 매몰절연막을 형성하여 접합 누설 전류를 개선함으로써, DRAM 소자의 리프레시 특성을 혁신적으로 개선하는 효과가 있다.

Claims (26)

  1. 핀 활성 영역;
    상기 핀 활성 영역 하부 양측벽에 형성된 소자분리막;
    상기 핀 활성 영역 내부에 형성된 매몰절연막;
    상기 핀 활성 영역의 표면을 따라 형성된 게이트 절연막; 및
    상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 소자분리막 상에 형성된 게이트 전극
    을 제공하는 핀 트랜지스터.
  2. 제1항에 있어서,
    상기 매몰절연막은, 상기 소자분리막 형성시 형성되는 핀 트랜지스터.
  3. 제2항에 있어서,
    상기 매몰절연막은, 산화막으로 형성된 핀 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 절연막은,
    산화막 또는 산화막, 질화막의 순서로 적층된 스택 구조를 사용하는 핀 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 전극은,
    폴리실리콘막(Poly-Si), 폴리실리콘막과 텅스텐실리사이드의 순서로 적층된 구조(Poly-Si/WSix) 및 폴리실리콘막, 텅스텐질화막, 텅스텐막(Poly-Si/WNx/W)의 순서로 적층된 구조 중에서 선택된 게이트 구조를 사용하는 핀 트랜지스터.
  6. 핀 활성 영역을 형성하는 단계;
    상기 핀 활성 영역 하부 양측벽에 소자분리막을 형성하는 단계;
    상기 핀 활성 영역 내부에 매몰절연막을 형성하는 단계;
    상기 핀 활성 영역의 표면을 따라 게이트 절연막을 형성하는 단계; 및
    상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 소자분리막 상에 게이트 전극을 형성하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 매몰절연막은, 상기 소자분리막 형성시 형성하는 핀 트랜지스터 제조 방법.
  8. 제6항에 있어서,
    상기 매몰절연막은,
    상기 게이트 전극의 양측 하부의 소스/드레인 예정 영역 하부에 형성하는 핀 트랜지스터 제조 방법.
  9. 제6항에 있어서,
    상기 소자분리막은,
    상기 반도체 기판 상에 트렌치 마스크를 형성하는 단계;
    상기 트렌치 마스크로 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 양측벽에 캡핑막을 형성하는 단계;
    상기 트렌치 바닥면을 식각하여 리세스를 형성하는 단계; 및
    상기 트렌치에 트렌치 갭필 절연막을 매립하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  10. 제9항에 있어서,
    상기 트렌치는 200∼300㎚ 깊이로 형성하는 핀 트랜지스터 제조 방법.
  11. 제9항에 있어서,
    상기 트렌치의 양측벽에 캡핑막을 형성하는 단계는,
    상기 트렌치를 포함하는 상기 반도체 기판의 표면을 따라 캡핑용 물질막을 형성하는 단계;
    전면 식각을 실시하여 상기 트렌치 마스크 상부 및 상기 트렌치 바닥면의 캡핑용 물질막을 제거하는 단계
    를 더 포함하는 핀 트랜지스터 제조 방법.
  12. 제11항에 있어서,
    상기 캡핑막은, 10㎚ 두께의 질화막을 사용하는 핀 트랜지스터 제조 방법.
  13. 제12항에 있어서,
    상기 캡핑막은 저압화학기상증착으로 형성하는 핀 트랜지스터 제조 방법.
  14. 제8항에 있어서,
    상기 트렌치 바닥면을 식각하여 리세스를 형성하는 단계는,
    습식 케미컬을 사용하여 상기 리세스 바닥면은 라운드지면서, 측면은 둥근 형태를 갖는 핀 트랜지스터 제조 방법.
  15. 제14항에 있어서,
    상기 습식 케미컬은,
    BOE, HF 및 HCl 의 그룹에서 선택된 케미컬을 베이스로 사용하는 핀 트랜지스터 제조 방법.
  16. 제6항에 있어서,
    상기 소자분리막은,
    상기 반도체 기판 상에 트렌치 마스크를 형성하는 단계;
    상기 트렌치 마스크로 상기 반도체 기판을 선택적으로 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 양측벽에 캡핑막을 형성하는 단계;
    상기 제1트렌치 바닥면을 식각하여 제2트렌치를 형성하는 단계;
    상기 제2트렌치의 바닥면을 식각하여 리세스를 형성하는 단계; 및
    상기 제2트렌치에 트렌치 갭필 절연막을 매립하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 제1트렌치는, 200∼300㎚ 깊이로 형성하는 핀 트랜지스터 제조 방법.
  18. 제16항에 있어서,
    상기 제2트렌치는, 상기 제1트렌치의 바닥면을 건식 식각하여 형성하는 핀 트랜지스터 제조 방법.
  19. 제16항에 있어서,
    상기 제2트렌치의 바닥면을 식각하여 리세스를 형성하는 단계는,
    습식 케미컬을 사용하여 상기 리세스 바닥면은 라운드지면서, 측면은 둥근 형태를 갖는 핀 트랜지스터 제조 방법.
  20. 제16항에 있어서,
    상기 제2트렌치의 바닥면을 식각하여 리세스를 형성하는 단계는,
    습식 케미컬을 사용하여 상기 리세스 바닥면은 라운드지면서, 측면은 상기 제1트렌치 어깨부 위까지 둥근 타원 형태를 갖는 핀 트랜지스터 제조 방법.
  21. 제19항 또는 제20항에 있어서,
    상기 습식 케미컬은,
    BOE, HF 및 HCl 의 그룹에서 선택된 케미컬을 베이스로 사용하는 핀 트랜지스터 제조 방법.
  22. 제16항에 있어서,
    상기 제1트렌치는, 200∼300㎚ 깊이로 형성하는 핀 트랜지스터 제조 방법.
  23. 제6항에 있어서,
    상기 핀 활성 영역을 형성하는 단계는,
    핀 마스크를 사용하여 상기 핀 활성 영역의 양측벽 및 상부를 모두 드러내는 타겟으로 상기 소자분리막을 선택적으로 제거하는 핀 트랜지스터 제조 방법.
  24. 제6항에 있어서,
    상기 핀 활성 영역을 형성하는 단계는,
    핀 마스크를 사용하여 상기 게이트 전극이 형성될 영역의 상기 소자분리막을 선택적으로 식각하여 상기 핀 활성 영역의 일부 영역만 양측벽 및 상부를 드러내는 핀 트랜지스터 제조 방법.
  25. 제6항에 있어서,
    상기 게이트 절연막은,
    산화막 또는 산화막, 질화막의 순서로 적층된 스택 구조를 사용하는 핀 트랜지스터 제조 방법.
  26. 제6항에 있어서,
    상기 게이트 전극은,
    폴리실리콘막(Poly-Si), 폴리실리콘막과 텅스텐실리사이드의 순서로 적층된 구조(Poly-Si/WSix) 및 폴리실리콘막, 텅스텐질화막, 텅스텐막(Poly-Si/WNx/W)의 순서로 적층된 구조 중에서 선택된 게이트 구조를 사용하는 핀 트랜지스터 제조 방법.
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