TWI508265B - 用於ｅＤＲＡＭ之增強電容深溝渠電容器 - Google Patents

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Description

用於eDRAM之增強電容深溝渠電容器
本發明係關於使用多晶半導體層提供增強電容之嵌入式動態隨機存取記憶體(eDRAM)結構，及製造該eDRAM結構之方法。
嵌入式動態隨機存取記憶體(eDRAM)為嵌入於邏輯電路中以充當高密度快取記憶體之動態隨機存取記憶體(DRAM)。eDRAM在每單元器件面積較小的情況下提供可與靜態隨機存取記憶體(SRAM)相比較之存取時間。通常，eDRAM陣列用作處理器中之L2層級快取記憶體或L3層級快取記憶體以提供處理器核心中之高密度記憶體。歸因於高效能及緊密大小，eDRAM已成為用於達成需要嵌入式記憶體之半導體邏輯電路(包括處理器及系統單晶片(SoC)器件)之持續效能的最有效率構件中之一者。
隨著半導體器件之按比例縮放，在半導體晶片中之每單位面積上形成更多的eDRAM器件。因為每一eDRAM需要一電容器以儲存電荷，所以每一代的每一電容器之可用器件面積減小。通常，用於eDRAM之電容器需要10 fF至40 fF之最小電容，以便提供足夠保留時間及定址能力。在使用深溝渠電容器之eDRAM的狀況下，最小電容要求提出顯著挑戰。具體言之，因為深溝渠電容器之電容與節點介電質之表面積成比例，且每一深溝渠之所分配器件面積在每一代技術中繼續縮小，所以當器件按比例縮放時，使用與前一代中相同之幾何形狀的深溝渠電容器之電容提供較小電容。另外，存在對增加深溝渠之深度的限制，此係因為用於形成深溝渠之蝕刻製程隨著深度增加而按指數律地變得無效。但是，若eDRAM之電容小於eDRAM之最佳效能所需的最小電容，則eDRAM之器件效能顯著受損。
提供一種基板，該基板包括以下各者之一堆疊：一處置型基板、一選用之下部絕緣體層、一經摻雜多晶半導體層、一上部絕緣體層，及一頂部半導體層。形成穿過該頂部半導體層、該上部絕緣體層及該經摻雜多晶半導體層之一深溝渠。該多晶半導體層之曝露之垂直表面經結晶蝕刻以在該深溝渠中形成隨機琢面，藉此增加該深溝渠中的該多晶半導體層之總的曝露之表面積。一節點介電質及至少一導電材料經沈積以填充該溝渠且形成一內埋式帶部分，其構成一eDRAM之一電容器。可形成存取電晶體及其他邏輯器件。可藉由使用一鄰接地環繞該電容器之額外深溝渠形成一壕溝隔離結構。視情況，可穿過該上部絕緣體層形成一背側接觸結構，以將一反偏壓提供至構成該電容器之外電極的該多晶半導體層之一部分。可在一邏輯區中形成其他壕溝隔離結構及其他背側接觸結構以提供邏輯器件之反向偏壓。
根據本發明之一態樣，提供一種半導體結構，該半導體結構包括：一半導體基板，其包括至少一處置型基板、位於該處置型基板上方之一經摻雜多晶半導體層、接觸該經摻雜多晶半導體層之一頂表面的一上部絕緣體層，及接觸該上部絕緣體層之一頂表面的一頂部半導體層；一深溝渠，其自該頂部半導體層之一頂表面延伸至該經摻雜多晶半導體層之一底表面；一電容器，其包括包括該經摻雜多晶半導體層之一部分的一外電極、位於該深溝渠中之一節點介電質，及包括該節點介電質內之至少一填充材料的一內電極；及一存取電晶體，其位於該頂部半導體層中且控制至該內電極之電流流動。
根據本發明之另一態樣，提供一種形成一半導體結構之方法，該方法包括：形成一半導體基板，該半導體基板包括至少一處置型基板、位於該處置型基板上方之一經摻雜多晶半導體層、接觸該經摻雜多晶半導體層之一頂表面的一上部絕緣體層，及接觸該上部絕緣體層之一頂表面的一頂部半導體層；形成一深溝渠，該深溝渠自該頂部半導體層之一頂表面延伸至該經摻雜多晶半導體層之一底表面；在該深溝渠之側壁上形成一節點介電質；藉由在該深溝渠內之該節點介電質上沈積至少一填充材料而形成一內電極；及在該頂部半導體層中形成一存取電晶體，該存取電晶體具有至該內電極之一導電路徑。
如上文所陳述，本發明係關於使用多晶半導體層提供增強電容之嵌入式動態隨機存取記憶體(eDRAM)結構及製造該eDRAM結構之方法，現在在附圖中詳細描述eDRAM結構及製造eDRAM結構之方法。應注意，本文中所提及且圖式中所說明之相似及對應元件由相似參考數字指代。
本文中之「深溝渠」指代自頂部半導體層之頂表面延伸至底層絕緣體層之底表面下方之深度的溝渠，該底層絕緣體層在至少複數個器件之下鄰接地延伸。底層絕緣體層可鄰接地橫向地延伸跨越全部基板。
參看圖1，根據本發明之第一實施例之第一例示性半導體結構包括第一基板4，第一基板4自下而上地包括以下各者之堆疊：處置型基板10、選用之下部絕緣體層12及經摻雜多晶半導體層14。處置型基板10可為半導體基板、絕緣體基板、導電基板，或其組合。在處置型基板10包括半導體基板之狀況下，半導體基板可經摻雜或未經摻雜，且可包括非晶形材料、多晶材料或單晶材料。舉例而言，處置型基板10可為單晶矽基板。或者，處置型基板10可為絕緣體基板，諸如玻璃基板、藍寶石基板，或在後續處理步驟期間可耐受溫度循環之任何其他絕緣體材料。又或者，處置型基板10可為諸如金屬基板之導電基板。再或者，處置型基板10可包括不同材料之堆疊。處置型基板10之厚度足以對其他層(亦即，選用之下部絕緣體層12及/或經摻雜多晶半導體層14)提供機械支撐。舉例而言，處置型基板10之厚度可為50微米至1毫米，但亦可使用較小及較大厚度。
選用之下部絕緣體層12包含介電材料，諸如氧化矽及/或氮化矽。在一實施例中，選用之下部絕緣體層12可包含熱氧化矽。選用之下部絕緣體層12之厚度可為20奈米至5微米，且通常為100奈米至1微米。選用之下部絕緣體層12為選用之的，亦即，可能存在或可能不存在。選用之下部絕緣體層12提供在選用之下部絕緣體層12上方之器件與處置型基板10的電隔離。若處置型基板10為絕緣體基板，則可移除選用之下部絕緣體層，而不影響在經摻雜多晶半導體層14中及上方的器件之電隔離。可藉由沈積介電材料、轉換處置型基板10之表面部分或藉由結合及/或分裂而在處置型基板10上形成選用之下部絕緣體層12。
可以經摻雜多晶半導體材料形式沈積經摻雜多晶半導體層14，或可以非晶形半導體材料形式沈積且隨後進行退火以轉換成經摻雜多晶半導體材料。可藉由原位摻雜置放(depose)經摻雜多晶半導體層14。經摻雜多晶半導體層14之經摻雜多晶半導體材料可選自以下各者：經摻雜多晶矽、經摻雜多晶鍺、經摻雜矽-鍺多晶合金、經摻雜矽碳多晶合金、經摻雜矽-鍺-碳多晶合金、經摻雜多晶砷化鎵、經摻雜多晶砷化銦、經摻雜多晶磷化銦、經摻雜多晶III-V族化合物半導體材料、經摻雜多晶II-VI族化合物半導體材料、經摻雜多晶有機半導體材料，及其他經摻雜多晶化合物半導體材料。由於多晶結構，故經摻雜多晶半導體層14包括眾多微晶晶粒(grain)，該等微晶晶粒中之每一者包括琢面化表面。微晶晶粒之尺寸通常可為3奈米至300奈米，且更通常為6奈米至100奈米，但晶粒大小可取決於沈積條件及退火條件而變化。微晶晶粒之琢面之定向通常為混合的，但可取決於沈積條件而存在一些優先琢面定向。經摻雜多晶半導體層14之厚度可為1微米至10微米，且通常為3微米至5微米，但亦可使用較小及較大厚度。經摻雜多晶半導體層14可摻雜有n型摻雜劑或p型摻雜劑。經摻雜多晶半導體層14之摻雜劑濃度可為5.0×1018 /cm3 至3.0×1021 /cm3 ，且通常為2.0×1019 /cm3 至3.0×1020 /cm3 ，但亦可使用較小及較大摻雜劑濃度。
參看圖2，上部絕緣體層16形成於經摻雜多晶半導體層14之頂表面上。上部絕緣體層16包含介電材料，諸如氧化矽及/或氮化矽。在一實施例中，上部絕緣體層16可包含熱氧化矽。上部絕緣體層16之厚度可為20奈米至1微米，且通常為50奈米至300奈米，但亦可使用較小及較大厚度。上部絕緣體層16提供在上部絕緣體層16上方之器件組件與經摻雜多晶半導體層14內之器件組件的電隔離。可藉由以下各者而在經摻雜多晶半導體層14上形成上部絕緣體層16：沈積介電材料，藉由熱氧化或氮化及/或電漿氧化或氮化轉換經摻雜多晶半導體層14之表面部分，或藉由結合及/或分裂包括介電材料層之另一基板。在形成上部絕緣體層16之後，第一基板4自下而上地包括以下各者之堆疊：處置型基板10、選用之下部絕緣體層12、經摻雜多晶半導體層14，及上部絕緣體層16。
提供包括表面半導體層6A之第二基板6。第二基板6通常為包括嵌入於其中之氫植入層5的半導體基板。氫植入層5位於表面半導體層6A與主體半導體層6B之間，且可藉由使用此項技術中已知之方法將氫原子透過表面(該表面為圖2中之第二基板6之底表面)植入至恆定深度而形成氫植入層5。氫植入之深度通常與表面半導體層6A之厚度相同，且可為5奈米至400奈米，且通常為30奈米至200奈米，但亦可使用較小及較大深度。
通常，表面半導體層6A包含單晶半導體材料。在一實施例中，全部第二基板6可包含單晶半導體材料。表面半導體層6A之半導體材料可選自(但不限於)以下各者：矽、鍺、矽-鍺合金、矽碳合金、矽-鍺-碳合金、砷化鎵、砷化銦、磷化銦、III-V族化合物半導體材料、II-VI族化合物半導體材料、有機半導體材料，及其他化合物半導體材料。
將第一基板4與第二基板5結合，以使得上部絕緣體層16之頂表面接觸表面半導體層6A之曝露表面。隨後在氫植入層5處藉由退火分裂第二基板6，該退火可在100℃至500℃之溫度下執行。
參看圖3，在分裂第二基板6之後，移除主體半導體層6B。如結合至上部絕緣體層16之表面半導體層6A在本文中被稱作頂部半導體層30，以暗示此層位於上部絕緣體層16之頂部且包括半導體材料。通常，頂部半導體層30為單晶半導體層。自下而上的以下各者之堆疊在本文中被稱作半導體基板8：處置型基板10、選用之下部絕緣體層12、經摻雜多晶半導體層14、上部絕緣體層16，及頂部半導體層30。
參看圖4A及圖4B，將至少一襯墊層18及一硬式光罩層19順序地沈積於頂部半導體層30上。可(例如)藉由使用化學氣相沈積(CVD)之毯覆式沈積在頂部半導體層30上直接形成該至少一襯墊層18。通常，該至少一襯墊層18包含介電材料，諸如介電氮化物或介電氧化物。該至少一襯墊層18可包含多個介電層之堆疊，或至少一介電層及包含矽或含矽合金之至少一半導體層的組合。舉例而言且在一實施例中，該至少一襯墊層可為以下兩者之堆疊：直接形成於頂部半導體層30上之薄氧化矽層，及形成於薄氧化矽層上之較厚氮化矽層。該至少一襯墊層18之厚度可為80奈米至1,000奈米，且較佳為120奈米至250奈米。可藉由化學氣相沈積(CVD)在頂部半導體層30上直接形成襯墊層40。
視情況，可沈積硬式光罩層19以隨後用作蝕刻光罩以用於形成深溝渠。硬式光罩層19通常包含介電材料，諸如硼矽酸玻璃(BSG)或未經摻雜之矽酸鹽玻璃(USG)。硬式光罩層19之厚度可為100奈米至1微米，但亦可使用較小及較大厚度。
光阻(圖中未繪示)形成於硬式光罩層19之頂表面上且經微影圖案化以在光阻中形成開口。光阻中之開口可形成於半導體基板8之隨後形成eDRAM器件的區域之上。此區域在本文中被稱作eDRAM區域E。邏輯器件可隨後形成於半導體基板8之另一區域中。此區域在本文中被稱作邏輯區域L。
可藉由被稱作光罩開口蝕刻之第一各向異性蝕刻將光阻中之圖案轉印至硬式光罩層19中。在將光阻中之圖案複製於硬式光罩層19中之後，可(例如)藉由灰化移除光阻。透過使用硬式光罩層19作為蝕刻光罩，藉由被稱作深溝渠蝕刻之另一各向異性蝕刻將硬式光罩層中之圖案轉印穿過該至少一襯墊層18、頂部半導體層30、上部絕緣體層16及經摻雜多晶半導體層14。
在一實施例中，深溝渠蝕刻終止於選用之下部絕緣體層12之頂表面上，或終止於處置型基板10之頂表面上(若不存在選用之下部絕緣體層12)。若存在選用之下部絕緣體層12，則可在深溝渠蝕刻結束時曝露選用之下部絕緣體層12之頂表面。若不存在選用之絕緣體層12，則可在深溝渠蝕刻結束時曝露處置型基板10之頂表面。在另一實施例中，深溝渠蝕刻終止於經摻雜多晶半導體層14之中部，亦即，經摻雜多晶半導體層14之底表面與經摻雜多晶半導體層14之頂表面之間。
深溝渠蝕刻可形成複數個深溝渠59及一鄰接深溝渠57。每一深溝渠59為隔離之溝渠，其具有圓形、橢圓形或多邊形(諸如，矩形)之水平橫截面區域。每一深溝渠59之側壁自該至少一襯墊層18之頂表面延伸至經摻雜多晶半導體層14之底表面。包括深溝渠59及其緊鄰區域之每一區域(亦即，在深溝渠59之側壁內及接近於深溝渠59之側壁的每一區域)在本文中被稱作電容器區域C，電容器隨後形成於該電容器區域中。每一電容器區域C位於eDRAM區域E內。每一深溝渠59自頂部半導體層30之頂表面延伸至經摻雜多晶半導體層14之底表面。鄰接深溝渠57之區在本文中被稱作壕溝區域M。
另外，第一鄰接深溝渠57可形成於eDRAM區域E內該複數個深溝渠59周圍。第一鄰接深溝渠57在該複數個深溝渠59周圍鄰接地延伸且橫向地封閉該複數個深溝渠59。鄰接深溝渠57可具有與該複數個深溝渠59相同之深度。在一實施例中，鄰接深溝渠57自頂部半導體層30之頂表面延伸至經摻雜多晶半導體層14之底表面。頂部半導體層30之剩餘部分包括藉由鄰接深溝渠57而橫向地分離之頂部半導體部分30'。eDRAM區域E內之頂部半導體部分30'包括至少一孔，每一孔對應於該至少一深溝渠59中之一者。隨後相對於該至少一襯墊層18選擇性地移除硬式光罩層19。
參看圖5A及圖5B，(例如)藉由乾式蝕刻或濕式蝕刻經摻雜多晶半導體層14中之經摻雜多晶半導體材料。在一實施例中，藉由結晶蝕刻來實現經摻雜多晶半導體層14之蝕刻，該結晶蝕刻以不同蝕刻速率蝕刻不同結晶琢面之表面。
舉例而言，可經由調變添加至濕式蝕刻化學品之界面活性劑之量而將矽琢面之{100}平面之蝕刻速率比對{100}平面之蝕刻速率比的比率改變一個數量級以上。使用具有調變量的界面活性劑之純TMAH(氫氧化四甲基銨；(CH3 )4 NOH)溶液可形成主要處於{110}定向之琢面或主要處於{100}定向之琢面。各種其他化學品可用以提供一結晶蝕刻，其中琢面主要形成於具有相同等效密勒指數的一種類型之結晶平面中。舉例而言，可以各種濃度及次序來使用稀氫氟酸(DHF)、氫氧化銨(NH4 OH)及過氧化氫溶液以提供一結晶蝕刻製程，該結晶蝕刻製程在晶粒上產生結晶琢面以使得結晶琢面具有相同等效密勒指數。
密勒指數為結晶學中對於晶體(布拉菲)晶格中之平面及方向的記法系統。(h k 1)表示基於倒易晶格向量而正交於方向向量(h,k,1)的晶格平面系列。記法{h k 1}表示由於晶格之對稱性而等效於(h k 1)的所有平面之集合。[h k 1]表示基於直接晶格向量之向量(h,k,1)的方向。<h k 1>表示由於對稱性而等效於[h k 1]的所有方向之集合。
藉由針對不同結晶琢面提供不同蝕刻速率之結晶蝕刻，在該複數個深溝渠59之側壁及鄰接深溝渠57之側壁上形成經摻雜多晶半導體層14之經摻雜多晶半導體材料之晶粒的結晶琢面。經摻雜多晶半導體材料之晶粒之結晶琢面的一主要部分具有表示相同等效結晶定向之一密勒指數集合，此係由於在結晶蝕刻期間優先形成特定類型之琢面。換言之，經摻雜多晶半導體材料之晶粒之結晶琢面的一主要部分可具有表示等效結晶定向之一密勒指數集合。經摻雜多晶半導體層14內的該複數個深溝渠59之表面包括經摻雜多晶半導體材料之晶粒的結晶琢面，且該等結晶琢面中之一些結晶琢面並非垂直的。通常，大部分結晶琢面並非垂直的，此係歸因於如最初形成的經摻雜多晶半導體層14之晶粒的原始琢面之定向的隨機性。
在一實施例中，在經摻雜多晶半導體層14之頂表面與經摻雜多晶半導體層14之底表面之間的深溝渠之全部表面基本上由經摻雜多晶半導體材料之晶粒的結晶琢面組成。歸因於如在形成時提供於經摻雜多晶半導體層14中的琢面之隨機定向，故深溝渠之大部分水平橫截面區域為不規則多邊形。每一深溝渠59之水平橫截面的形狀隨著水平橫截面之平面的高度而改變。應理解，每一深溝渠59可具有不同水平橫截面區域，此係歸因於經摻雜多晶半導體層14中之晶粒定向分佈的隨機性。另外，應理解，深溝渠59之垂直橫截面剖面並不隱含深溝渠59之剖面中的垂直方向上之任何週期性。不規則多邊形之每一邊對應於經摻雜多晶半導體材料之晶粒的結晶琢面中之一琢面。
在經摻雜多晶半導體層14之頂表面與底表面之間的每一深溝渠59之總表面積可為在結晶蝕刻之前的彼深溝渠59之側壁的表面積的1.2至3.0倍，且通常為1.4至2.0倍。在經摻雜多晶半導體層14之頂表面與底表面之間的鄰接深溝渠57之總表面積在結晶蝕刻期間對應地增加。亦可使用省略結晶蝕刻之實施例。亦可使用用非結晶蝕刻取代結晶蝕刻之實施例。
參看圖6，一節點介電質50及一內電極形成於每一深溝渠59內。具體言之，一節點介電層直接形成於以下各者上：每一深溝渠59之側壁及底表面、鄰接深溝渠57之側壁及底表面，及該至少一襯墊層18之頂表面。至少一填充材料沈積於該複數個深溝渠59及鄰接深溝渠57內以填充該複數個深溝渠59及鄰接深溝渠57。藉由平坦化移除節點介電層及該至少一填充材料之高於該至少一襯墊層18之頂表面的過多部分，該平坦化可(例如)藉由凹入蝕刻、化學機械平坦化(CMP)或其組合來實現。
每一深溝渠59內之節點介電層之剩餘部分構成一節點介電質50。每一深溝渠59內之該至少一填充材料之剩餘部分構成一內電極。鄰接深溝渠57內之節點介電層之剩餘部分構成一第一隔離介電層51。鄰接深溝渠57內之該至少一填充材料之剩餘部分構成至少一導電材料部分。
第一隔離介電層51及該等節點介電質50中之每一者由一介電材料構成。每一節點介電質50可包含氧化矽、氮化矽、氮氧化矽、高k介電材料，或此等材料之任何組合。在一實施例中，節點介電質50及第一隔離介電層51包含具有大於8.0之介電常數的介電金屬氧化物。用於節點介電質50及第一隔離介電層51之介電材料包括(但不限於)以下各金屬氧化物：諸如，氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氮氧化矽鋯、氧化鉭、氧化鈦、氧化鈦鋇鍶、氧化鈦鋇、氧化鈦鍶、氧化釔、氧化鋁、氧化鉛鈧鉭，及鋅鈮酸鉛，及此等材料之任何組合。節點介電層可(例如)藉由以下各者而形成：熱氧化、化學氧化、熱氮化、原子層沈積(ALD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)，及/或任何其他合適方法。在另一實施例中，節點介電質50及第一隔離介電層51可僅形成於藉由將半導體材料轉換成介電材料(諸如，熱氮化及/或熱氧化)而形成的半導體表面上，亦即，經摻雜多晶半導體層14之表面及頂部半導體部分30'之側壁。
該至少一填充材料包括導電材料，諸如金屬材料或經摻雜半導體材料。舉例而言，該至少一填充材料可包括金屬材料及/或經摻雜半導體材料。可(例如)藉由低壓化學氣相沈積(LPCVD)或原子層沈積(ALD)而沈積該至少一填充材料中之每一者。金屬材料可包括以下各者中之至少一者：Ta、Ti、W、CoWP、TaN、TiN，及WN。經摻雜半導體材料可包括經摻雜多晶矽、鍺、矽鍺合金，及/或任何經摻雜化合物半導體材料。
舉例而言，每一內電極可包括一直接位於節點介電質50上之內電極金屬層52，及位於內電極金屬層52之內側壁上的一內電極經摻雜半導體部分60。該至少一導電材料部分具有與內電極(52、60)相同之材料。舉例而言，第一隔離介電層51內之該至少一導電材料部分可包括第一壕溝金屬層53及第一壕溝經摻雜半導體部分61。第一壕溝金屬層53及第一壕溝經摻雜半導體部分61中之每一者具有整體建構，亦即，為一單一鄰接件。節點介電質50、內電極(52、60)、第一隔離介電層51及該至少一導電材料部分(53、61)之頂表面實質上與該至少一襯墊層18之頂表面共平面。
參看圖7A及圖7B，在一使用該至少一襯墊層18作為蝕刻光罩的凹入蝕刻中使節點介電質50、內電極(52、60)、第一隔離介電層51及該至少一導電材料部分(53、61)之頂部部分垂直地凹入。該凹入蝕刻可為乾式蝕刻、濕式蝕刻，或其組合。通常，在凹入蝕刻結束時，節點介電質50、內電極(52、60)、第一隔離介電層51及該至少一導電材料部分(53、61)之凹入表面位於上部絕緣體層16之頂表面與上部絕緣體層16之底表面之間。
沈積導電材料以填充該等凹座。藉由平坦化移除高於該至少一襯墊層18之頂表面的過多導電材料。一深溝渠中之凹入區域內的導電材料之每一剩餘部分構成一原型內埋式帶部分62'，且鄰接深溝渠中之凹入區域內的導電材料之剩餘部分構成一原型導電插塞63'。原型內埋式帶部分62'及原型導電插塞63'之導電材料可為具有與內電極經摻雜半導體部分60及第一壕溝經摻雜半導體部分61相同之導電類型(亦即，p型或n型)之摻雜的經摻雜半導體材料。在一實施例中，原型內埋式帶部分62'及原型導電插塞63'可包括經摻雜多晶矽。
每一電容器區域C包括一電容器。每一電容器之外電極包括環繞一深溝渠之側壁的經摻雜多晶半導體層14之一部分。直接位於深溝渠之側壁及底表面上的節點介電質50構成一電容器介電質。電容器之內電極包括節點介電質50內之至少一填充材料，亦即，內電極金屬層52及內電極經摻雜半導體部分60。原型內埋式帶部分62'直接位於內電極(52、60)及節點介電質50上。每一原型內埋式帶部分62'接觸一頂部半導體部分30'。
壕溝區域M包括第一壕溝隔離結構，該第一壕溝隔離結構包括一鄰接深溝渠及其中之結構。第一壕溝隔離結構包括第一隔離介電層51、第一壕溝金屬層53、第一壕溝經摻雜半導體部分61，及原型導電插塞63'。第一隔離介電層51將經摻雜多晶半導體層14與第一壕溝金屬層53、第一壕溝經摻雜半導體部分61及原型導電插塞63'電隔離。第一壕溝隔離結構(51、53、61、53')橫向地環繞以下各者之堆疊之一部分：經摻雜多晶半導體層14、上部絕緣體層16之一部分、頂部半導體部分30'，及該至少一襯墊層18之一部分。
參看圖8，光阻(圖中未繪示)塗覆於該至少一襯墊層18、原型內埋式帶部分62'及原型導電插塞63'之頂表面之上，且經微影圖案化以在其中形成開口。光阻中之開口中之圖案對應於淺溝渠區，亦即，隨後移除頂部半導體層30之部分以在其中形成淺溝渠的區。藉由使用光阻作為蝕刻光罩的各向異性蝕刻將光阻中之圖案轉印至該至少一襯墊層18及頂部半導體層30中。該蝕刻可為終止於上部絕緣體層16之頂表面處的終點式的。藉由該蝕刻而凹入之每一區域構成一淺溝渠。隨後(例如)藉由灰化相對於該至少一襯墊層18選擇性地移除光阻。
將諸如氧化矽之介電材料沈積於每一淺溝渠內，且隨後進行平坦化以形成各種原型淺溝渠隔離結構。在平坦化製程之後，該等各種原型淺溝渠隔離結構之頂表面實質上與該至少一襯墊層18之頂表面共平面。各種原型淺溝渠隔離結構可包括：至少一第一原型淺溝渠隔離結構22'，其隨後提供存取電晶體(待隨後形成於eDRAM區域E中)間的電隔離；至少一第二原型淺溝渠隔離結構24'，其橫向地電隔離原型導電插塞63'；至少一第三原型淺溝渠隔離結構26'，其為第一背側接觸結構(待隨後穿過該至少一第三原型淺溝渠隔離結構26'而形成)提供電隔離；及至少一第四原型淺溝渠隔離結構(圖中未繪示)，其提供待形成於邏輯區域L中之器件間的電隔離。
參看圖9A及圖9B，原型內埋式帶部分62'及原型導電插塞63'相對於該至少一襯墊層18之頂表面而凹入至一深度，該深度大約等於頂部半導體層30之頂表面。凹入之後的原型內埋式帶部分62'及原型導電插塞63'之剩餘部分分別被稱作內埋式帶部分62及第一導電插塞63。另外，各種原型淺溝渠隔離結構(22'、24'、26')相對於該至少一襯墊層18之頂表面而凹入至一深度，該深度大約等於頂部半導體層30之頂表面。該至少一第一原型淺溝渠隔離結構22'、至少一第二原型淺溝渠隔離結構24'、至少一第三原型淺溝渠隔離結構及至少一第四原型淺溝渠隔離結構之剩餘部分在本文中被稱作至少一第一淺溝渠隔離結構22、至少一第二淺溝渠隔離結構24、至少一第三淺溝渠隔離結構26及至少一第四淺溝渠隔離結構28。
隨後，相對於頂部半導體層30選擇性地移除該至少一襯墊層18，頂部半導體層30包括頂部半導體部分30'、內埋式帶部分62及第一導電插塞63之部分及各種淺溝渠隔離結構(22、24、26、28)。雖然使用在頂部半導體層30之頂部具有曝露表面的內埋式帶部分62及第一導電插塞63描述本發明，但亦可使用以下實施例：其中使用額外處理步驟消除或最小化內埋式帶部分62及第一導電插塞63之表面在頂部半導體層30之頂表面處的曝露。在移除該至少一襯墊層18之後，頂部半導體部分30'、內埋式帶部分62、第一導電插塞63及各種淺溝渠隔離結構(22、24、26、28)之頂表面可實質上共平面，亦即，位於相同平面內以使得個別表面偏離該平面之偏差受到用以形成各種表面之處理步驟的可控性限制。
參看圖10，頂部半導體部分30'包括各種作用區域，亦即，形成有半導體器件之半導體區域。電晶體隨後形成於各種作用區域上。舉例而言，電晶體可包括位於eDRAM區域E中之至少一第一電晶體T1，及位於邏輯區域L中之至少一第二電晶體T2。該至少一第一電晶體T1可包括電連接至電容器區域C中之電容器的存取電晶體。通常，針對eDRAM區域E中之每一電容器提供一存取電晶體。
舉例而言，每一第一電晶體T1可包括一第一閘極介電質32、一第一閘極導體34、一第一閘極隔片36、一第一源極區域33、一第一本體區域35，及一第一汲極區域37。每一第一源極區域33橫向接觸一內埋式帶部分62。通常，內電極經摻雜半導體部分60、內埋式帶部分62、第一源極區域33及第一汲極區域37具有相同導電類型(其在本文中被稱作第一導電類型)之摻雜，而第一本體區域35具有相反導電類型(其在本文中被稱作第二導電類型)之摻雜。可(例如)藉由遮罩離子植入形成各種源極區域及汲極區域(33、37、43、47)。
每一第二電晶體T2可包括一第二閘極介電質42、一第二閘極導體44、一第二閘極隔片46、一第二源極區域43、一第二本體區域45，及一第二汲極區域47。每一第二電晶體T2可為p型電晶體或n型電晶體。諸如雙極器件及二極體之額外器件可形成於邏輯區域L中及/或eDRAM區域E中。
每一存取電晶體位於頂部半導體層30中。存取電晶體具有至鄰近電容器之內電極(52、60)的導電路徑，且控制至彼電容器之內電極(52、60)的電流流動。每一內埋式帶部分62接觸一存取電晶體之一源極區域33及一內電極(52、60)，從而構成該導電路徑之一部分。
參看圖11A及圖11B，各種金屬半導體合金部分形成於選定半導體表面上。可(例如)藉由包含介電材料之臨時遮罩層遮罩不希望形成有金屬半導體合金的半導體表面之區。可藉由沈積金屬層(圖中未繪示)且誘發該金屬層與底層半導體材料部分之間的反應而形成各種金屬半導體合金部分。
舉例而言，第一汲極側金屬半導體合金部分77可形成於每一第一汲極區域37上，第一閘極側金屬半導體合金部分74可形成於每一第一閘極導體34上，且第一壕溝接觸金屬半導體合金部分78可形成於壕溝區域M中之第一導電插塞63的頂表面上。另外，源極側金屬半導體合金部分83可形成於每一第二源極區域43上，第二汲極側金屬半導體合金部分87可形成於每一第二汲極區域47上，且第二閘極側金屬半導體合金部分84可形成於每一第二閘極導體44上。通常，避免在第一源極區域33及內埋式帶部分62上形成金屬半導體合金部分，但亦可使用形成有此等金屬半導體合金部分之實施例。
中端(middle-of-line；MOL)介電層90沈積於頂部半導體層30及各種金屬半導體合金部分(77、74、78、83、87、84)之上。MOL介電層90可包含(例如)CVD氧化物。CVD氧化物可為未經摻雜之矽酸鹽玻璃(USG)、硼矽酸玻璃(BSG)、磷矽酸玻璃(PSG)、氟矽酸玻璃(FSG)、硼磷矽玻璃(BPSG)，或其組合。MOL介電層90之厚度可為200奈米至500奈米。較佳(例如)藉由化學機械拋光(CMP)使MOL介電層90平坦化。
將各種接觸介層孔形成於MOL介電層90中且填充有金屬以形成各種接觸介層孔結構。舉例而言，可形成位元線接觸介層孔結構97以接觸第一汲極側金屬半導體合金部分77中之每一者。可形成字線接觸介層孔結構94以接觸第一閘極側金屬半導體合金部分74中之每一者。可形成源極側接觸介層孔結構93以接觸源極側金屬半導體合金部分83中之每一者。可形成汲極側接觸介層孔結構96以接觸第二汲極側金屬半導體合金部分87中之每一者。可形成閘極側接觸介層孔結構94以接觸第二閘極側金屬半導體合金部分84中之每一者。
第一壕溝隔離結構包括一鄰接深溝渠，該鄰接深溝渠橫向地環繞電容器之深溝渠及存取電晶體之源極區域及汲極區域。第一壕溝隔離結構之第一隔離介電層51包括與節點介電質50相同之材料。大體而言，第一壕溝隔離結構之該至少一導電材料具有與每一內電極(52、60)之該至少一填充材料相同的組合物。第一壕溝隔離結構(51、53、61、63)自頂部半導體層30之頂表面延伸至經摻雜多晶半導體層14之底表面。
壕溝接觸介層孔結構98可形成於第一壕溝接觸金屬半導體合金部分78上以將電偏壓提供至第一壕溝隔離結構之內部，亦即，提供至第一壕溝金屬層53、第一壕溝經摻雜半導體部分61及第一導電插塞63。另外，第一背側接觸結構99可穿過MOL介電層90、該至少一第三淺溝渠隔離結構26及上部絕緣體層16而形成，以提供至第一壕溝隔離結構(51、53、61、63)內的經摻雜多晶半導體層14之一部分的電接觸。第一背側接觸結構99與頂部半導體層30由該至少一第二淺溝渠隔離結構24電隔離。
可經由第一背側接觸結構99對電容器之外電極(該外電極為第一壕溝隔離結構(51、53、61、63)內的經摻雜多晶半導體層14之部分)加電偏壓。另外，可經由壕溝接觸介層孔結構98對第一背側接觸結構99之內部加電偏壓，以提供eDRAM區域E內的eDRAM器件之最佳效能。
參看圖12A及圖12B，可藉由與形成第一實施例之第一壕溝隔離結構同時地形成第二壕溝隔離結構而自第一例示性半導體結構導出根據本發明之第二實施例的第二例示性半導體結構。第二壕溝隔離結構形成於邏輯區域L中，以橫向地封閉邏輯區域L內的頂部半導體層30中之至少一半導體器件之部分。
第二壕溝隔離結構包括第二隔離介電層56，第二隔離介電層56具有與第一隔離介電層51及節點介電質50相同的組合物及厚度，且第二隔離介電層56係與第一隔離介電層51及節點介電質50同時形成。第二壕溝隔離結構進一步包括與內電極(52、60)及該至少一導電材料部分(53、61)相同的至少一填充材料。舉例而言，第二壕溝隔離結構可進一步包括第二壕溝金屬層58及第二壕溝經摻雜半導體部分66，第二壕溝金屬層58及第二壕溝經摻雜半導體部分66分別具有與壕溝金屬層53及第一壕溝經摻雜半導體部分61相同的組合物。另外，第二壕溝隔離結構可包括第二導電插塞68，第二導電插塞68具有與內埋式帶部分62及第一導電插塞63相同之組合物。第二壕溝接觸金屬半導體合金部分78'可形成於第二導電插塞68之頂表面上。
額外壕溝接觸介層孔結構98'可形成於第二壕溝接觸金屬半導體合金部分78'上以將電偏壓提供至第二壕溝隔離結構之內部，亦即，提供至第二壕溝金屬層58、第二壕溝經摻雜半導體部分66及第二導電插塞68。另外，第二背側接觸結構91可穿過MOL介電層90、位於邏輯區域L內之至少一第五淺溝渠隔離結構21及上部絕緣體層16而形成，以提供至第二壕溝隔離結構(56、58、66、68)內的經摻雜多晶半導體層14之一部分的電接觸。第二背側接觸結構91與頂部半導體層30由該至少一第五淺溝渠隔離結構21電隔離。
第二壕溝隔離結構(56、58、66、68)包括一鄰接深溝渠，該鄰接深溝渠橫向地環繞邏輯區域L內的頂部半導體層14中之該至少一半導體器件的一部分。第二壕溝隔離結構(56、58、66、68)並不橫向地環繞eDRAM區域E中之深溝渠或存取電晶體。
參看圖13，可藉由移除選用之下部絕緣體層12且將介電基板用作處置型基板10而自第一例示性半導體結構或第二例示性半導體結構導出根據本發明之第三實施例的第三例示性半導體結構。換言之，第三例示性半導體結構之處置型基板10包括絕緣材料，且經摻雜多晶層14之底表面接觸處置型基板10之頂表面。
雖然已根據特定實施例描述本發明，但鑒於前述描述而顯然：熟習此項技術者將顯而易見眾多替代方案、修改及變化。因此，本發明意欲涵蓋屬於本發明及以下申請專利範圍之範疇及精神內的所有此等替代方案、修改及變化。
4．．．第一基板
5．．．氫植入層
6．．．第二基板
6A．．．表面半導體層
6B．．．主體半導體層
8．．．半導體基板
10．．．處置型基板
12．．．選用之下部絕緣體層
14．．．經摻雜多晶半導體層
16．．．上部絕緣體層
18．．．襯墊層
19．．．硬式光罩層
21．．．第五淺溝渠隔離結構
22．．．第一淺溝渠隔離結構
22'．．．第一原型淺溝渠隔離結構
24．．．第二淺溝渠隔離結構
24'．．．第二原型淺溝渠隔離結構
26．．．第三淺溝渠隔離結構
26'．．．第三原型淺溝渠隔離結構
28．．．第四淺溝渠隔離結構
30．．．頂部半導體層
30'．．．頂部半導體部分
32．．．第一閘極介電質
33．．．第一源極區域
34．．．第一閘極導體
35．．．第一本體區域
36．．．第一閘極隔片
37．．．第一汲極區域
40．．．襯墊層
42．．．第二閘極介電質
43．．．第二源極區域
44．．．第二閘極導體
45．．．第二本體區域
46．．．第二閘極隔片
47．．．第二汲極區域
50．．．節點介電質
51．．．第一隔離介電層
52．．．內電極金屬層
53．．．第一壕溝金屬層
56．．．第二隔離介電層
57．．．鄰接深溝渠
58．．．第二壕溝金屬層
59．．．深溝渠
60．．．內電極經摻雜半導體部分
61．．．第一壕溝經摻雜半導體部分
62．．．內埋式帶部分
62'．．．原型內埋式帶部分
63．．．第一導電插塞
63'．．．原型導電插塞
66．．．第二壕溝經摻雜半導體部分
68．．．第二導電插塞
74．．．第一閘極側金屬半導體合金部分
77．．．第一汲極側金屬半導體合金部分
78．．．第一壕溝接觸金屬半導體合金部分
78'．．．第二壕溝接觸金屬半導體合金部分
83．．．源極側金屬半導體合金部分
84．．．第二閘極側金屬半導體合金部分
87．．．第二汲極側金屬半導體合金部分
90．．．中端(MOL)介電層
91．．．第二背側接觸結構
93．．．源極側接觸介層孔結構
94．．．字線接觸介層孔結構
95．．．閘極側接觸介層孔結構
96．．．汲極側接觸介層孔結構
97．．．位元線接觸介層孔結構
98．．．壕溝接觸介層孔結構
98'．．．額外壕溝接觸介層孔結構
99．．．第一背側接觸結構
C．．．電容器區域
E．．．嵌入式動態隨機存取記憶體(eDRAM)區域
L．．．邏輯區域
M．．．壕溝區域
T1．．．第一電晶體
T2．．．第二電晶體
圖1為根據本發明之第一實施例的在於處置型基板上形成經摻雜多晶半導體層之後的第一例示性半導體結構的垂直橫截面圖；
圖2為根據本發明之第一實施例的在形成上部絕緣體層之後及在結合第二基板之前的第一例示性半導體結構的垂直橫截面圖；
圖3為根據本發明之第一實施例的在結合第二基板且藉由分裂移除第二基板之一主體部分以形成半導體基板之後的第一例示性半導體結構的垂直橫截面圖；
圖4A為根據本發明之第一實施例的在形成深溝渠及一鄰接深溝渠之後的第一例示性半導體結構的垂直橫截面圖；
圖4B為根據本發明之第一實施例的圖4A之第一例示性半導體結構沿著平面X-X'的水平橫截面圖；
圖5A為根據本發明之第一實施例的在結晶蝕刻之後的第一例示性半導體結構的垂直橫截面圖；
圖5B為根據本發明之第一實施例的圖5A之第一例示性半導體結構沿著平面X-X'的水平橫截面圖；
圖6為根據本發明之第一實施例的在形成節點介電質及內電極之後的第一例示性半導體結構的垂直橫截面圖；
圖7A為根據本發明之第一實施例的在形成原型內埋式帶部分之後的第一例示性半導體結構的垂直橫截面圖；
圖7B為根據本發明之第一實施例的圖7A之第一例示性半導體結構的由上而下視圖；
圖8為根據本發明之第一實施例的在形成原型淺溝渠隔離結構之後的第一例示性半導體結構的垂直橫截面圖；
圖9A為根據本發明之第一實施例的在形成內埋式帶部分及淺溝渠隔離結構且移除至少一襯墊層之後的第一例示性半導體結構的垂直橫截面圖；
圖9B為根據本發明之第一實施例的圖9A之第一例示性半導體結構的由上而下視圖；
圖10為根據本發明之第一實施例的在形成存取電晶體及至少一邏輯器件之後的第一例示性半導體結構的垂直橫截面圖；
圖11A為根據本發明之第一實施例的在形成MOL介電層及各種接觸結構之後的第一例示性半導體結構的垂直橫截面圖；
圖11B為根據本發明之第一實施例的圖11A之第一例示性半導體結構沿著平面X-X'的水平橫截面圖；
圖12A為根據本發明之第二實施例的在形成MOL介電層及各種接觸結構之後的第二例示性半導體結構的垂直橫截面圖；
圖12B為根據本發明之第二實施例的圖12A之第二例示性半導體結構沿著平面X-X'的水平橫截面圖；及
圖13為根據本發明之第三實施例的第三例示性半導體結構的垂直橫截面圖。
8．．．半導體基板
10．．．處置型基板
12．．．選用之下部絕緣體層
14．．．經摻雜多晶半導體層
16．．．上部絕緣體層
22．．．第一淺溝渠隔離結構
24．．．第二淺溝渠隔離結構
26．．．第三淺溝渠隔離結構
30．．．頂部半導體層
30'．．．頂部半導體部分
32．．．第一閘極介電質
33．．．第一源極區域
34．．．第一閘極導體
35．．．一本體區域
36．．．第一閘極隔片
37．．．第一汲極區域
42．．．第二閘極介電質
43．．．第二源極區域
44．．．第二閘極導體
45．．．第二本體區域
46．．．第二閘極隔片
47．．．第二汲極區域
50．．．節點介電質
51．．．第一隔離介電層
52．．．內電極金屬層
53．．．第一壕溝金屬層
60．．．內電極經摻雜半導體部分
61．．．第一壕溝經摻雜半導體部分
62．．．內埋式帶部分
63．．．第一導電插塞
C．．．電容器區域
E．．．嵌入式動態隨機存取記憶體(eDRAM)區域
L．．．邏輯區域
M．．．壕溝區域
T1．．．第一電晶體
T2．．．第二電晶體

Claims (15)

  1. 一種半導體結構，其包含：一半導體基板，其包含至少一處置型基板、位於該處置型基板上方之一經摻雜多晶半導體層、接觸該經摻雜多晶半導體層之一頂表面的一上部絕緣體層，及接觸該上部絕緣體層之一頂表面的一頂部半導體層；一深溝渠，其自該頂部半導體層之一頂表面延伸至該經摻雜多晶半導體層之一底表面；一電容器，其包含包含該經摻雜多晶半導體層之一部分的一外電極、位於該深溝渠中之一節點介電質，及包含該節點介電質內之至少一填充材料的一內電極；及一存取電晶體，其位於該頂部半導體層中且控制至該內電極之電流流動。
  2. 如請求項1之半導體結構，其中該處置型基板包含一絕緣材料，且該經摻雜多晶半導體層之該底表面接觸該處置型基板之一頂表面，或進一步包含一下部絕緣體層，該下部絕緣體層接觸該處置型基板之一頂表面及該經摻雜多晶半導體層之該底表面。
  3. 如請求項1之半導體結構，其中該經摻雜多晶半導體層內之該深溝渠之表面包括一經摻雜多晶半導體材料之晶粒的結晶琢面，且其中該等結晶琢面中之一些結晶琢面並非垂直的。
  4. 如請求項3之半導體結構，其中在該經摻雜多晶半導體層之該頂表面與該經摻雜 多晶半導體層之一底表面之間的該深溝渠之表面全部基本上由該經摻雜多晶半導體材料之晶粒的該等結晶琢面組成，或其中該深溝渠之一水平橫截面面積為一不規則多邊形，其中該不規則多邊形之每一邊對應於該經摻雜多晶半導體材料之晶粒的該等結晶琢面中之一琢面。
  5. 如請求項3之半導體結構，其中該經摻雜多晶半導體材料選自以下各者：經摻雜多晶矽、經摻雜多晶鍺、一經摻雜矽-鍺多晶合金、一經摻雜矽碳多晶合金、一經摻雜矽-鍺-碳多晶合金、經摻雜多晶砷化鎵、經摻雜多晶砷化銦、經摻雜多晶磷化銦、經摻雜多晶III-V族化合物半導體材料、經摻雜多晶II-VI族化合物半導體材料、經摻雜多晶有機半導體材料，及其他經摻雜多晶化合物半導體材料。
  6. 如請求項3之半導體結構，其中該經摻雜多晶半導體材料之晶粒之該等結晶琢面的一主要部分具有表示一等效結晶定向之一密勒指數集合。
  7. 如請求項1之半導體結構，其中該節點介電質包含具有一大於8.0之介電常數的一介電金屬氧化物，或其中該至少一填充材料包含接觸該節點介電質之一金屬層及接觸該金屬層之內側壁的一經摻雜半導體材料部分。
  8. 如請求項1之半導體結構，其進一步包含一內埋式帶部分，該內埋式帶部分包含一經摻雜半導體材料、位於該深溝渠之一上部部分中且接觸該存取電晶體之一源極區 域。
  9. 如請求項1之半導體結構，其進一步包含：包含一鄰接深溝渠之一壕溝隔離結構，該鄰接深溝渠橫向地環繞該深溝渠及該存取電晶體之源極區域及汲極區域，其中該鄰接深溝渠填充有一隔離介電層，該隔離介電層包含與該節點介電質相同之一材料及具有與該至少一填充材料相同之一組合物的至少一導電材料，其中該壕溝隔離結構自該頂部半導體層之該頂表面延伸至該經摻雜多晶半導體層之該底表面，且進一步包含一背側接觸結構，該背側接觸結構延伸穿過該頂部半導體層及該上部內埋式絕緣體層，接觸該壕溝隔離結構內的該經摻雜多晶半導體層之一部分，且與該頂部半導體層電隔離。
  10. 如請求項1之半導體結構，其進一步包含：位於該頂部半導體層上之至少一半導體器件；包含一鄰接深溝渠之一壕溝隔離結構，該鄰接深溝渠橫向地環繞該頂部半導體層中之該至少一半導體器件的一部分且並不橫向地環繞該深溝渠或該存取電晶體，其中該鄰接深溝渠填充有一隔離介電層，該隔離介電層包含與該節點介電質相同之一材料及具有與該至少一填充材料相同之一組合物的至少一導電材料；及一背側接觸結構，該背側接觸結構延伸穿過該頂部半導體層及該上部內埋式絕緣體層，接觸該壕溝隔離結構內的該經摻雜多晶半導體層之一部分，且與該頂部半導 體層電隔離。
  11. 一種形成一半導體結構之方法，其包含：形成一半導體基板，該半導體基板包含至少一處置型基板、位於該處置型基板上方之一經摻雜多晶半導體層、接觸該經摻雜多晶半導體層之一頂表面的一上部絕緣體層，及接觸該上部絕緣體層之一頂表面的一頂部半導體層；形成一深溝渠，該深溝渠自該頂部半導體層之一頂表面延伸至該經摻雜多晶半導體層之一底表面；在該深溝渠之側壁上形成一節點介電質；藉由在該深溝渠內之該節點介電質上沈積至少一填充材料而形成一內電極；及在該頂部半導體層中形成一存取電晶體，該存取電晶體具有至該內電極之一導電路徑。
  12. 如請求項11之方法，其中該半導體基板進一步包含一下部絕緣體層，該下部絕緣體層接觸該處置型基板之一頂表面及該經摻雜多晶半導體層之該底表面，其中在形成該深溝渠期間曝露該下部絕緣體層之一頂表面，或其中該處置型基板包含一絕緣材料，且在形成該深溝渠期間曝露該處置型基板之一頂表面。
  13. 如請求項11之方法，其中該深溝渠係藉由以下操作而形成：各向異性地蝕刻該經摻雜多晶半導體層之一部分，其中該深溝渠之側壁自該頂部半導體層之該頂表面延伸至 該經摻雜多晶半導體層之該底表面；及藉由針對不同結晶琢面提供不同蝕刻速率之結晶蝕刻在該等側壁上形成該經摻雜多晶半導體層之一經摻雜多晶半導體材料之晶粒的結晶琢面；其中該經摻雜多晶半導體材料之晶粒之該等結晶琢面的一主要部分具有表示一等效結晶定向之一密勒指數集合。
  14. 如請求項11之方法，其進一步包含在該深溝渠之一上部部分中形成包含一經摻雜半導體材料之一內埋式帶部分，其中該內埋式帶部分接觸該存取電晶體之一源極區域及該內電極，或形成包含一鄰接深溝渠之一壕溝隔離結構，該鄰接深溝渠橫向地環繞該深溝渠及該存取電晶體之源極區域及汲極區域，其中該鄰接深溝渠填充有一隔離介電層，該隔離介電層包含與該節點介電質相同之一材料及具有與該至少一填充材料相同之一組合物的至少一導電材料，或穿過該頂部半導體層及該上部內埋式絕緣體層形成一背側接觸結構，其中該背側接觸結構接觸該壕溝隔離結構內的該經摻雜多晶半導體層之一部分，且與該頂部半導體層電隔離。
  15. 如請求項11之方法，其進一步包含：在該頂部半導體層上形成至少一半導體器件；及形成包含一鄰接深溝渠之一壕溝隔離結構，該鄰接深 溝渠橫向地環繞該頂部半導體層中之該至少一半導體器件的一部分且並不橫向地環繞該深溝渠或該存取電晶體，其中該鄰接深溝渠填充有一隔離介電層，該隔離介電層包含與該節點介電質相同之一材料及具有與該至少一填充材料相同之一組合物的至少一導電材料。
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