JP3485807B2 - トレンチキャパシタの製造方法 - Google Patents
トレンチキャパシタの製造方法Info
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
Description
【０００１】
【発明の属する技術分野】本発明は一種のＩＣの製造技
術に係り、特に、トレンチキャパシタの製造において、
ポリシリコン上層電極のシリコン成長と化学機械研磨ス
テップ数を減少した製造方法に関する。
術に係り、特に、トレンチキャパシタの製造において、
ポリシリコン上層電極のシリコン成長と化学機械研磨ス
テップ数を減少した製造方法に関する。
【０００２】
【従来の技術】典型的なＤＲＡＭはシリコン半導体基板
上に、ＭＯＳ電界トランジスタとキャパシタを製造し、
並びに該ＦＥＴのソースにキャパシタの上層保存電極
（ｓｔｏｒａｇｅ ｎｏｄｅ）を連接することでＤＲＡ
Ｍのメモリセルを形成し、膨大な数のメモリセルにより
メモリＩＣが組成されていた。
上に、ＭＯＳ電界トランジスタとキャパシタを製造し、
並びに該ＦＥＴのソースにキャパシタの上層保存電極
（ｓｔｏｒａｇｅ ｎｏｄｅ）を連接することでＤＲＡ
Ｍのメモリセルを形成し、膨大な数のメモリセルにより
メモリＩＣが組成されていた。
【０００３】伝統的なＤＲＡＭキャパシタは、スタック
式とトレンチ式の２種の形態に分けられ、スタックキャ
パシタは直接半導体基板表面にキャパシタを形成してあ
り、トレンチキャパシタは半導体基板内部にキャパシタ
を形成してある。これらの２種の形態のキャパシタはそ
れぞれに長短を有しており、半導体メーカーごとにその
採用する形態は異なっている。
式とトレンチ式の２種の形態に分けられ、スタックキャ
パシタは直接半導体基板表面にキャパシタを形成してあ
り、トレンチキャパシタは半導体基板内部にキャパシタ
を形成してある。これらの２種の形態のキャパシタはそ
れぞれに長短を有しており、半導体メーカーごとにその
採用する形態は異なっている。
【０００４】ここ数年、ＤＲＡＭの集積密度は急速に増
加し、すでに６４ＭＢのものが量産されている。ＤＲＡ
Ｍの高度集積化を達成するためには、メモリセルサイズ
の縮小が必要であり、即ちＦＥＴとキャパシタの寸法を
縮小する必要がある。しかしキャパシタ寸法の縮小は電
容値を下げ、そのためメモリ回路の信号／ノイズ比の許
容値が下がり、そのためデータの誤認やデータの不安定
などの欠点が生じることになった。
加し、すでに６４ＭＢのものが量産されている。ＤＲＡ
Ｍの高度集積化を達成するためには、メモリセルサイズ
の縮小が必要であり、即ちＦＥＴとキャパシタの寸法を
縮小する必要がある。しかしキャパシタ寸法の縮小は電
容値を下げ、そのためメモリ回路の信号／ノイズ比の許
容値が下がり、そのためデータの誤認やデータの不安定
などの欠点が生じることになった。
【０００５】キャパシタ寸法を縮小しても、キャパシタ
の電容値を維持或いは増加できるようにする方法として
は、スタック式キャパシタに関しては、富士通株式会社
のＭａｓａｏ Ｔａｇｕｃｈｉ等によるアメリカ合衆国
パテント第５，０２１，３５７号に、鰭型キャパシタ構
造（ｆｉｎ ｓｔｒｕｃｔｕｒｅ）によりキャパシタの
表面積を増加する方法が代表的なものである。また、Ｉ
ＥＤＭ １９９２に掲載のＨ．Ｗａｔａｎａｂｅ氏等に
よる新規なキャパシタ構造もある。しかし、キャパシタ
寸法の縮小と同時にキャパシタの電容値を維持或いは増
加するためのこれらの構造の製造行程は非常に複雑であ
り、産業上、量産に採用するには不向きである。また、
スタック式キャパシタは半導体基板の貴重な面積を多く
占有するため、ＤＲＡＭの集積密度を上げてＣＭＯＳ素
子の能力を整合する効果を提供できなかった。
の電容値を維持或いは増加できるようにする方法として
は、スタック式キャパシタに関しては、富士通株式会社
のＭａｓａｏ Ｔａｇｕｃｈｉ等によるアメリカ合衆国
パテント第５，０２１，３５７号に、鰭型キャパシタ構
造（ｆｉｎ ｓｔｒｕｃｔｕｒｅ）によりキャパシタの
表面積を増加する方法が代表的なものである。また、Ｉ
ＥＤＭ １９９２に掲載のＨ．Ｗａｔａｎａｂｅ氏等に
よる新規なキャパシタ構造もある。しかし、キャパシタ
寸法の縮小と同時にキャパシタの電容値を維持或いは増
加するためのこれらの構造の製造行程は非常に複雑であ
り、産業上、量産に採用するには不向きである。また、
スタック式キャパシタは半導体基板の貴重な面積を多く
占有するため、ＤＲＡＭの集積密度を上げてＣＭＯＳ素
子の能力を整合する効果を提供できなかった。
【０００６】 一方、トレンチキャパシタに関しては、
アメリカのＩＢＭ社のＬｏｕｉｓＨｓｕ氏等によるアメ
リカ合衆国パテント第５，３９５，７８６号に記載のも
のが代表的であり、図１から図５は周知の典型的なトレ
ンチキャパシタの製造方法を示している。まず、半導体
基板１０上に酸化膜１４及び窒化膜１６の薄膜を形成
し、リソグラフィー、エッチングによりトレンチキャパ
シタのパターンを形成し、その後、この半導体基板１０
をエッチングしてトレンチ内にＯＮＯ（酸化膜−窒化膜
−酸化膜）１８の誘電層を成長させる。次に第１のポリ
シリコン２０をこのトレンチの底部に堆積してキャパシ
タの上層電極となし、酸化膜カラー２２（ｃｏｌｌａｒ
ｏｘｉｄｅ）をトレンチの側壁に形成し、図１に示さ
れる状態となす。続いて、第２のポリシリコン２４を堆
積させトレンチを充填し、図２に示される状態となす。
さらに化学機械研磨技術（ｃｈｅｍｉｃａｌ ｍｅｃｈ
ａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）及びドラ
イエッチングエッチバッグ法を利用して第２のポリシリ
コンプラグ２４ａをトレンチ内に形成し、さらに一部の
酸化膜カラー２２ａをエッチングしてその表面を該第２
のポリシリコンプラグ２４ａよりやや低くして、完成後
のキャパシタとソース又はドレインとのコンタクトウイ
ンドウを開き、図３に示される状態を形成する。その
後、さらに第３のポリシリコン２６をトレンチ内に堆積
させ化学機械研磨法で研磨し、図４に示される状態とな
す。最後に、該第３のポリシリコンをドライエッチング
法で基板１０表面よりやや低くなるまでエッチバック
し、図５に示される状態となす。この時第３のポリシリ
コン２６ａは製造するソース又はドレインと電気的に接
触する。こうしてトレンチキャパシタの製造が完成す
る。さらに、隔離区（ｉｓｏｌａｔｉｏｎ）とＭＯＳＦ
ＥＴ（図示せず）を上述の基板に製造すれば、キャパシ
タの電荷がトレンチキャパシタの経路を経てソース又は
ドレインと基板の間で充電と放電の動作を進行すること
を以て、ＤＲＡＭに対するデータの読み書きを執行でき
るようになる。
アメリカのＩＢＭ社のＬｏｕｉｓＨｓｕ氏等によるアメ
リカ合衆国パテント第５，３９５，７８６号に記載のも
のが代表的であり、図１から図５は周知の典型的なトレ
ンチキャパシタの製造方法を示している。まず、半導体
基板１０上に酸化膜１４及び窒化膜１６の薄膜を形成
し、リソグラフィー、エッチングによりトレンチキャパ
シタのパターンを形成し、その後、この半導体基板１０
をエッチングしてトレンチ内にＯＮＯ（酸化膜−窒化膜
−酸化膜）１８の誘電層を成長させる。次に第１のポリ
シリコン２０をこのトレンチの底部に堆積してキャパシ
タの上層電極となし、酸化膜カラー２２（ｃｏｌｌａｒ
ｏｘｉｄｅ）をトレンチの側壁に形成し、図１に示さ
れる状態となす。続いて、第２のポリシリコン２４を堆
積させトレンチを充填し、図２に示される状態となす。
さらに化学機械研磨技術（ｃｈｅｍｉｃａｌ ｍｅｃｈ
ａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）及びドラ
イエッチングエッチバッグ法を利用して第２のポリシリ
コンプラグ２４ａをトレンチ内に形成し、さらに一部の
酸化膜カラー２２ａをエッチングしてその表面を該第２
のポリシリコンプラグ２４ａよりやや低くして、完成後
のキャパシタとソース又はドレインとのコンタクトウイ
ンドウを開き、図３に示される状態を形成する。その
後、さらに第３のポリシリコン２６をトレンチ内に堆積
させ化学機械研磨法で研磨し、図４に示される状態とな
す。最後に、該第３のポリシリコンをドライエッチング
法で基板１０表面よりやや低くなるまでエッチバック
し、図５に示される状態となす。この時第３のポリシリ
コン２６ａは製造するソース又はドレインと電気的に接
触する。こうしてトレンチキャパシタの製造が完成す
る。さらに、隔離区（ｉｓｏｌａｔｉｏｎ）とＭＯＳＦ
ＥＴ（図示せず）を上述の基板に製造すれば、キャパシ
タの電荷がトレンチキャパシタの経路を経てソース又は
ドレインと基板の間で充電と放電の動作を進行すること
を以て、ＤＲＡＭに対するデータの読み書きを執行でき
るようになる。
【０００７】しかし、上述の従来の技術により得られる
トレンチキャパシタは、以下のような欠点を有してい
た。 １．三回のポリシリコンの堆積と二回の化学機械研磨
（ＣＭＰ）を進行する必要があり、製造ステップ数が多
く、ウエハーに欠陥や汚染の発生する機会が増し、ゆえ
に製品特性が不安定となった。 ２．生産ラインが長くなり時間がかかり、製造コストが
増した。 このため、製造ステップ数を減らすことができて従来の
方法の各種の欠点を解決しうるトレンチキャパシタの製
造方法が求められていた。
トレンチキャパシタは、以下のような欠点を有してい
た。 １．三回のポリシリコンの堆積と二回の化学機械研磨
（ＣＭＰ）を進行する必要があり、製造ステップ数が多
く、ウエハーに欠陥や汚染の発生する機会が増し、ゆえ
に製品特性が不安定となった。 ２．生産ラインが長くなり時間がかかり、製造コストが
増した。 このため、製造ステップ数を減らすことができて従来の
方法の各種の欠点を解決しうるトレンチキャパシタの製
造方法が求められていた。
【０００８】
【発明が解決しようとする課題】本発明は、犠牲層を従
来の第２のポリシリコンに代えて採用することで、ポリ
シリコン堆積とエッチングの回数を減少できるようにし
た、一種のトレンチキャパシタの製造方法を提供するこ
とを課題とする。
来の第２のポリシリコンに代えて採用することで、ポリ
シリコン堆積とエッチングの回数を減少できるようにし
た、一種のトレンチキャパシタの製造方法を提供するこ
とを課題とする。
【０００９】本発明は、製造コストを減少可能な一種の
トレンチキャパシタの製造方法を提供することを次の課
題とする。
トレンチキャパシタの製造方法を提供することを次の課
題とする。
【００１０】本発明は、ウエハーに欠陥や汚染の発生す
る機会を減少でき、製品の品質及び歩留りを上げること
ができる一種のトレンチキャパシタの製造方法を提供す
ることをさらなる課題とする。
る機会を減少でき、製品の品質及び歩留りを上げること
ができる一種のトレンチキャパシタの製造方法を提供す
ることをさらなる課題とする。
【００１１】
請求項１の発明は、以下のａからｊのステップ、即ち、
ａ．半導体基板を提供し、該半導体基板の表面にトレン
チパターンを形成するステップ ｂ．上記半導体基板をエッチングしてトレンチを形成す
るステップｃ．薄 膜層をトレンチの内部表面に形成してキャパシタ
の誘電層となすステップ ｄ．第１のポリシリコンを上述のトレンチの底部に堆積
するステップ ｅ．ＣＶＤ法を用いて誘電層カラー（ｃｏｌｌａｒ ｄ
ｉｅｌｅｃｔｒｉｃ）を上述のトレンチの側壁に形成す
るステップ ｆ．犠牲層のプラグをトレンチ内に形成するステップ ｇ．上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ ｈ．上述の犠牲層のプラグを除去するステップ ｉ．第２のポリシリコンのプラグを上述のトレンチ内で
該誘電層カラーの表面より上まで形成するステップ ｊ．ＤＲＡＭのトランジスタ構造を形成して上述の第２
のポリシリコンのプラグとトランジスタのソースを電気
的に接触させるステップ 以上を包括してなるＤＲＡＭのトレンチキャパシタの製
造方法としている。
チパターンを形成するステップ ｂ．上記半導体基板をエッチングしてトレンチを形成す
るステップｃ．薄 膜層をトレンチの内部表面に形成してキャパシタ
の誘電層となすステップ ｄ．第１のポリシリコンを上述のトレンチの底部に堆積
するステップ ｅ．ＣＶＤ法を用いて誘電層カラー（ｃｏｌｌａｒ ｄ
ｉｅｌｅｃｔｒｉｃ）を上述のトレンチの側壁に形成す
るステップ ｆ．犠牲層のプラグをトレンチ内に形成するステップ ｇ．上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ ｈ．上述の犠牲層のプラグを除去するステップ ｉ．第２のポリシリコンのプラグを上述のトレンチ内で
該誘電層カラーの表面より上まで形成するステップ ｊ．ＤＲＡＭのトランジスタ構造を形成して上述の第２
のポリシリコンのプラグとトランジスタのソースを電気
的に接触させるステップ 以上を包括してなるＤＲＡＭのトレンチキャパシタの製
造方法としている。
【００１２】請求項２の発明は、前記誘電層カラーを酸
化膜となすことを特徴とする請求項１に記載のＤＲＡＭ
のトレンチキャパシタの製造方法としている。
化膜となすことを特徴とする請求項１に記載のＤＲＡＭ
のトレンチキャパシタの製造方法としている。
【００１３】請求項３の発明は、前記薄膜層を酸化膜−
窒化膜−酸化膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉ
ｄｅ；ＯＮＯ）となすことを特徴とする請求項１に記載
のＤＲＡＭのトレンチキャパシタの製造方法としてい
る。
窒化膜−酸化膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉ
ｄｅ；ＯＮＯ）となすことを特徴とする請求項１に記載
のＤＲＡＭのトレンチキャパシタの製造方法としてい
る。
【００１４】請求項４の発明は、前記犠牲層をホトレジ
ストとなすことを特徴とする請求項１に記載のＤＲＡＭ
のトレンチキャパシタの製造方法としている。
ストとなすことを特徴とする請求項１に記載のＤＲＡＭ
のトレンチキャパシタの製造方法としている。
【００１５】請求項５の発明は、前記犠牲層を有機の底
部抗反射層（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔ
ｉｖｅ ｃｏａｔｉｎｇ；ＢＡＲＣ）となすことを特徴
とする請求項１に記載のＤＲＡＭのトレンチキャパシタ
の製造方法としている。
部抗反射層（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔ
ｉｖｅ ｃｏａｔｉｎｇ；ＢＡＲＣ）となすことを特徴
とする請求項１に記載のＤＲＡＭのトレンチキャパシタ
の製造方法としている。
【００１６】請求項６の発明は、前記有機の底部抗反射
層（ＢＡＲＣ）をポリマーとなすことを特徴とする、請
求項５に記載のＤＲＡＭのトレンチキャパシタの製造方
法としている。
層（ＢＡＲＣ）をポリマーとなすことを特徴とする、請
求項５に記載のＤＲＡＭのトレンチキャパシタの製造方
法としている。
【００１７】請求項７の発明は、前記犠牲層のプラグを
除去するステップにおいて、硫酸と過酸化水素水の混合
溶液を用いることを特徴とする請求項１に記載のＤＲＡ
Ｍのトレンチキャパシタの製造方法としている。
除去するステップにおいて、硫酸と過酸化水素水の混合
溶液を用いることを特徴とする請求項１に記載のＤＲＡ
Ｍのトレンチキャパシタの製造方法としている。
【００１８】 請求項８の発明は、
以下のａからｈのステップ、即ち、
ａ．半導体基板を提供し、該半導体基板上にトレンチを
形成するステップ ｂ．薄膜層を上述のトレンチの内部表面に形成してキャ
パシタの誘電層となすステップ ｃ．第１のポリシリコンを上述のトレンチの底部に堆積
するステップ ｄ．ＣＶＤ法を用いて誘電層カラーを上述のトレンチの
側壁に形成するステップ ｅ．犠牲層のプラグを上述のトレンチ内に形成するステ
ップ ｆ．上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ ｇ．上述の犠牲層プラグを除去するステップ ｈ．第２のポリシリコンのプラグを上述のトレンチ内で
該誘電層カラーの表面より上まで形成するステップ 以上を包括してなる、トレンチキャパシタの製造方法と
している。
形成するステップ ｂ．薄膜層を上述のトレンチの内部表面に形成してキャ
パシタの誘電層となすステップ ｃ．第１のポリシリコンを上述のトレンチの底部に堆積
するステップ ｄ．ＣＶＤ法を用いて誘電層カラーを上述のトレンチの
側壁に形成するステップ ｅ．犠牲層のプラグを上述のトレンチ内に形成するステ
ップ ｆ．上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ ｇ．上述の犠牲層プラグを除去するステップ ｈ．第２のポリシリコンのプラグを上述のトレンチ内で
該誘電層カラーの表面より上まで形成するステップ 以上を包括してなる、トレンチキャパシタの製造方法と
している。
【００１９】請求項９の発明は、前記誘電層カラーを酸
化膜となすことを特徴とする請求項８に記載のトレンチ
キャパシタの製造方法としている。
化膜となすことを特徴とする請求項８に記載のトレンチ
キャパシタの製造方法としている。
【００２０】請求項１０の発明は、前記薄膜層を酸化膜
−窒化膜−酸化膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘ
ｉｄｅ；ＯＮＯ）となすことを特徴とする請求項８に記
載のトレンチキャパシタの製造方法としている。
−窒化膜−酸化膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘ
ｉｄｅ；ＯＮＯ）となすことを特徴とする請求項８に記
載のトレンチキャパシタの製造方法としている。
【００２１】請求項１１の発明は、前記犠牲層をホトレ
ジストとなすことを特徴とする請求項８に記載のトレン
チキャパシタの製造方法としている。
ジストとなすことを特徴とする請求項８に記載のトレン
チキャパシタの製造方法としている。
【００２２】請求項１２の発明は、前記犠牲層を有機の
底部抗反射層（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃ
ｔｉｖｅ ｃｏａｔｉｎｇ；ＢＡＲＣ）となすことを特
徴とする請求項８に記載のトレンチキャパシタの製造方
法としている。
底部抗反射層（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃ
ｔｉｖｅ ｃｏａｔｉｎｇ；ＢＡＲＣ）となすことを特
徴とする請求項８に記載のトレンチキャパシタの製造方
法としている。
【００２３】請求項１３の発明は、前記有機の底部抗反
射層（ＢＡＲＣ）をポリマーとなすことを特徴とする、
請求項１２に記載のトレンチキャパシタの製造方法とし
ている。
射層（ＢＡＲＣ）をポリマーとなすことを特徴とする、
請求項１２に記載のトレンチキャパシタの製造方法とし
ている。
【００２４】 請求項１４の発明は、前記犠牲層のプラ
グを除去するステップにおいて、硫酸と過酸化水素水の
混合溶液を用いることを特徴とする請求項８に記載のト
レンチキャパシタの製造方法としている。
グを除去するステップにおいて、硫酸と過酸化水素水の
混合溶液を用いることを特徴とする請求項８に記載のト
レンチキャパシタの製造方法としている。
【００２５】
【発明の実施の形態】本発明は以下の製造方式を運用す
ることで、上述の課題を解決する。まず、半導体基板上
に酸化膜と窒化膜を成長させ並びにリソグラフィーとエ
ッチングによりトレンチを形成し、さらにトレンチ内の
表面に一層のＯＮＯ誘電層を形成し、次に第１のポリシ
リコンを該トレンチの底部に堆積してキャパシタの上層
電極となす。その後、酸化膜の誘電層カラーをトレンチ
の側壁に形成し、続いて犠牲層のプラグをトレンチ内に
形成する。このステップに本発明の重点がある。この犠
牲層のプラグ（ｓａｃｒｉｆｉｃｉａｌ ｐｌｕｇ）
は、後に誘電層カラーをエッチングしてキャパシタとソ
ース又はドレインとのコンタクトウインドウを開いた後
に、ウエットエッチングにより容易に除去でき、こうし
て従来の技術における第２のポリシリコンの堆積とエッ
チング及び化学機械研磨のステップを省略でき、大幅に
製造ステップ数と時間を減少できる。上述の犠牲層の材
質はプラズマエッチング及びウエットエッチングのマス
クとなすことができしかもウエットエッチングで簡単に
除去できるものとし、通常は、ホトレジスト或いは有機
質の底部抗反射層（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌ
ｅｃｔｉｖｅ ｃｏａｔｉｎｇ；ＢＡＲＣ）とされる。
その後、部分的に誘電層カラーをエッチングしてその表
面を上述の犠牲層のプラグよりやや低くし、将来のキャ
パシタとソース又はドレインのコンタクトウインドウを
開き、且つキャパシタに保存された電荷を正確に読み書
きできるようにし、続いて、上述の犠牲層のプラグを除
去した後、さらに第２のポリシリコンをトレンチ内に充
填し、最後の該第２のポリシリコンをエッチバック或い
は化学機械研磨ＣＭＰして第２のポリシリコンプラグを
トレンチ内に形成し、該第２のポリシリコンプラグとソ
ース又はドレインとは電気的に接触しており、以上によ
り本発明のトレンチの製造が完成する。
ることで、上述の課題を解決する。まず、半導体基板上
に酸化膜と窒化膜を成長させ並びにリソグラフィーとエ
ッチングによりトレンチを形成し、さらにトレンチ内の
表面に一層のＯＮＯ誘電層を形成し、次に第１のポリシ
リコンを該トレンチの底部に堆積してキャパシタの上層
電極となす。その後、酸化膜の誘電層カラーをトレンチ
の側壁に形成し、続いて犠牲層のプラグをトレンチ内に
形成する。このステップに本発明の重点がある。この犠
牲層のプラグ（ｓａｃｒｉｆｉｃｉａｌ ｐｌｕｇ）
は、後に誘電層カラーをエッチングしてキャパシタとソ
ース又はドレインとのコンタクトウインドウを開いた後
に、ウエットエッチングにより容易に除去でき、こうし
て従来の技術における第２のポリシリコンの堆積とエッ
チング及び化学機械研磨のステップを省略でき、大幅に
製造ステップ数と時間を減少できる。上述の犠牲層の材
質はプラズマエッチング及びウエットエッチングのマス
クとなすことができしかもウエットエッチングで簡単に
除去できるものとし、通常は、ホトレジスト或いは有機
質の底部抗反射層（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌ
ｅｃｔｉｖｅ ｃｏａｔｉｎｇ；ＢＡＲＣ）とされる。
その後、部分的に誘電層カラーをエッチングしてその表
面を上述の犠牲層のプラグよりやや低くし、将来のキャ
パシタとソース又はドレインのコンタクトウインドウを
開き、且つキャパシタに保存された電荷を正確に読み書
きできるようにし、続いて、上述の犠牲層のプラグを除
去した後、さらに第２のポリシリコンをトレンチ内に充
填し、最後の該第２のポリシリコンをエッチバック或い
は化学機械研磨ＣＭＰして第２のポリシリコンプラグを
トレンチ内に形成し、該第２のポリシリコンプラグとソ
ース又はドレインとは電気的に接触しており、以上によ
り本発明のトレンチの製造が完成する。
【００２６】
【実施例】以下にＤＲＡＭのトレンチキャパシタの実施
例を以て本発明を説明する。ただし、本発明の製造方法
は他の形態の集積回路素子のトレンチキャパシタにも用
いることができる。
例を以て本発明を説明する。ただし、本発明の製造方法
は他の形態の集積回路素子のトレンチキャパシタにも用
いることができる。
【００２７】図６を参照されたい。伝統的な製造方法と
同様、本発明でもまず、ｐ型の半導体基板４０を用意す
る。続いて、該半導体基板４０上に犠牲酸化膜４４と犠
牲窒化膜４６を形成し、並びにリソグラフィー、エッチ
ングによりトレンチを形成する。さらにトレンチ内の表
面に一層のキャパシタ誘電層４８を形成する。続いて第
１のポリシリコン５０を該トレンチの底部に堆積させ
て、キャパシタの上層電極（ｓｔｏｒａｇｅ ｎｏｄ
ｅ）となし、最後に誘電層カラー５２（ｃｏｌｌａｒ
ｄｉｅｌｅｃｔｒｉｃ）を該トレンチの側壁に形成し、
図６に示される状態となす。
同様、本発明でもまず、ｐ型の半導体基板４０を用意す
る。続いて、該半導体基板４０上に犠牲酸化膜４４と犠
牲窒化膜４６を形成し、並びにリソグラフィー、エッチ
ングによりトレンチを形成する。さらにトレンチ内の表
面に一層のキャパシタ誘電層４８を形成する。続いて第
１のポリシリコン５０を該トレンチの底部に堆積させ
て、キャパシタの上層電極（ｓｔｏｒａｇｅ ｎｏｄ
ｅ）となし、最後に誘電層カラー５２（ｃｏｌｌａｒ
ｄｉｅｌｅｃｔｒｉｃ）を該トレンチの側壁に形成し、
図６に示される状態となす。
【００２８】半導体基板４０を一部エッチングしてトレ
ンチを形成するステップでは、通常、異方性プラズマエ
ッチング、例えばＭＥＲＩＥ、ＥＣＲ、ＲＩＥを採用
し、反応ガスは、通常、ＣＦ4 、ＣＨＦ3 、Ａｒとす
る。上述の、キャパシタ誘電層４８は、通常、酸化膜−
窒化膜−酸化膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉ
ｄｅ；ＯＮＯ）の複層構造とされ、その等効厚度は約２
０オングストロームから１５０オングストロームとされ
る。このキャパシタ誘電層４８はまた五酸化二タンタル
（Ｔａ2 Ｏ5 ）或いはその他の高い誘電係数の材料で組
成されうる。
ンチを形成するステップでは、通常、異方性プラズマエ
ッチング、例えばＭＥＲＩＥ、ＥＣＲ、ＲＩＥを採用
し、反応ガスは、通常、ＣＦ4 、ＣＨＦ3 、Ａｒとす
る。上述の、キャパシタ誘電層４８は、通常、酸化膜−
窒化膜−酸化膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉ
ｄｅ；ＯＮＯ）の複層構造とされ、その等効厚度は約２
０オングストロームから１５０オングストロームとされ
る。このキャパシタ誘電層４８はまた五酸化二タンタル
（Ｔａ2 Ｏ5 ）或いはその他の高い誘電係数の材料で組
成されうる。
【００２９】上述の第１のポリシリコン５０は、通常、
同期リンドープの減圧ＣＶＤにより形成し、その反応ガ
スは１５％ＰＨ3 と８５％ＳｉＨ4 、及び、５％ＰＨ3
と９５％のＮ2 の混合気体とし、反応温度は摂氏約５５
０度、その厚さは３０００から５０００オングストロー
ムとする。上述の誘電層カラー５２は通常プラズマ増強
式ＣＶＤ（ＰＥＣＶＤ）で形成するＴＥＯＳとするが、
ただし他の形態の酸化シリコンを用いることもでき、窒
化膜或いは酸化窒化膜も使用でき、さらに垂直異方性プ
ラズマエッチングで残りの基板表面及びトレンチ底部の
誘電層を除去し、誘電層カラー５２を形成する。
同期リンドープの減圧ＣＶＤにより形成し、その反応ガ
スは１５％ＰＨ3 と８５％ＳｉＨ4 、及び、５％ＰＨ3
と９５％のＮ2 の混合気体とし、反応温度は摂氏約５５
０度、その厚さは３０００から５０００オングストロー
ムとする。上述の誘電層カラー５２は通常プラズマ増強
式ＣＶＤ（ＰＥＣＶＤ）で形成するＴＥＯＳとするが、
ただし他の形態の酸化シリコンを用いることもでき、窒
化膜或いは酸化窒化膜も使用でき、さらに垂直異方性プ
ラズマエッチングで残りの基板表面及びトレンチ底部の
誘電層を除去し、誘電層カラー５２を形成する。
【００３０】図７を参照されたい。さらに犠牲層のプラ
グ５４をトレンチ内に形成するステップを進行する。こ
のステップに本発明の重点があり、この犠牲層のプラグ
５４は、後に、誘電層カラー５２に対する一部エッチン
グによりキャパシタとソース又はドレインとのコンタク
トウインドウを開いた後に、ウエットエッチングにより
容易に除去でき、従来の技術の製造方法に較べて第２の
ポリシリコンの堆積とエッチング及び化学機械研磨が省
略されて大幅に製造ステップ数及び時間が減少してい
る。上述の犠牲層のプラグ５４の材質はプラズマエッチ
ング及びウェットエッチングのマスクとなすことができ
るがウェットエッチングにより容易に除去できるものと
し、通常は、ホトレジスト或いは有機の底部抗反射層
（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃ
ｏａｔｉｎｇ；ＢＡＲＣ）とし、この底部抗反射層（Ｂ
ＡＲＣ）はエチルラクテート或いはそれに類するポリマ
ーとする。
グ５４をトレンチ内に形成するステップを進行する。こ
のステップに本発明の重点があり、この犠牲層のプラグ
５４は、後に、誘電層カラー５２に対する一部エッチン
グによりキャパシタとソース又はドレインとのコンタク
トウインドウを開いた後に、ウエットエッチングにより
容易に除去でき、従来の技術の製造方法に較べて第２の
ポリシリコンの堆積とエッチング及び化学機械研磨が省
略されて大幅に製造ステップ数及び時間が減少してい
る。上述の犠牲層のプラグ５４の材質はプラズマエッチ
ング及びウェットエッチングのマスクとなすことができ
るがウェットエッチングにより容易に除去できるものと
し、通常は、ホトレジスト或いは有機の底部抗反射層
（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃ
ｏａｔｉｎｇ；ＢＡＲＣ）とし、この底部抗反射層（Ｂ
ＡＲＣ）はエチルラクテート或いはそれに類するポリマ
ーとする。
【００３１】図８を参照されたい。さらに一部、上述の
誘電層カラー５２をエッチングし、エッチング後の誘電
層カラー５２ａの表面を犠牲層のプラグ５４よりやや低
くし、後のキャパシタとソース又はドレイン６４とのコ
ンタクトウインドウを開く。上述の誘電層カラー５２ａ
をエッチングするステップでは前述の異方性プラズマエ
ッチングを利用する。
誘電層カラー５２をエッチングし、エッチング後の誘電
層カラー５２ａの表面を犠牲層のプラグ５４よりやや低
くし、後のキャパシタとソース又はドレイン６４とのコ
ンタクトウインドウを開く。上述の誘電層カラー５２ａ
をエッチングするステップでは前述の異方性プラズマエ
ッチングを利用する。
【００３２】図９と図１０を参照されたい。犠牲層のプ
ラグ５４を除去した後、さらに第２のポリシリコン５６
をトレンチ内に充填し、図９に示される状態となす。最
後に、上述の第２のポリシリコン５６をエッチバック或
いは化学機械研磨（ＣＭＰ）して第２のポリシリコンの
プラグ５６ａを形成する。この第２のポリシリコンのプ
ラグ５６ａとソース又はドレインは電気的に接触する。
こうして図１０に示される本発明のトレンチキャパシタ
が完成する。
ラグ５４を除去した後、さらに第２のポリシリコン５６
をトレンチ内に充填し、図９に示される状態となす。最
後に、上述の第２のポリシリコン５６をエッチバック或
いは化学機械研磨（ＣＭＰ）して第２のポリシリコンの
プラグ５６ａを形成する。この第２のポリシリコンのプ
ラグ５６ａとソース又はドレインは電気的に接触する。
こうして図１０に示される本発明のトレンチキャパシタ
が完成する。
【００３３】ホトレジスト或いは底部抗反射層（ＢＡＲ
Ｃ）の犠牲層のプラグを除去するステップでは、通常、
硫酸及び過酸化水素水の混合溶液を使用することで、容
易にホトレジスト或いは底部抗反射層を除去することが
できる。
Ｃ）の犠牲層のプラグを除去するステップでは、通常、
硫酸及び過酸化水素水の混合溶液を使用することで、容
易にホトレジスト或いは底部抗反射層を除去することが
できる。
【００３４】図１１を参照されたい。本発明によると、
トレンチキャパシタ製造後に、継続して隔離区５８（ｉ
ｓｏｌａｔｉｏｎ）及びＭＯＳＦＥＴを上述の基板に製
造しうる。すると、キャパシタの電荷がトレンチキャパ
シタの経路７０を通り、ソース又はドレインと基板の間
で充電と放電の動作を進行し、ＤＲＡＭのデータの読み
書きを執行できる。上述のＭＯＳＦＥＴはゲート酸化膜
６０、ゲート電極６２、及びソース又はドレイン６４を
具えている。ＭＯＳＦＥＴ形成のステップは従来の技術
に属するためここでは説明を省略する。
トレンチキャパシタ製造後に、継続して隔離区５８（ｉ
ｓｏｌａｔｉｏｎ）及びＭＯＳＦＥＴを上述の基板に製
造しうる。すると、キャパシタの電荷がトレンチキャパ
シタの経路７０を通り、ソース又はドレインと基板の間
で充電と放電の動作を進行し、ＤＲＡＭのデータの読み
書きを執行できる。上述のＭＯＳＦＥＴはゲート酸化膜
６０、ゲート電極６２、及びソース又はドレイン６４を
具えている。ＭＯＳＦＥＴ形成のステップは従来の技術
に属するためここでは説明を省略する。
【００３５】
【発明の効果】本発明のトレンチキャパシタの製造方法
は、従来の技術に較べて以下の優れた点を有している。 １．従来の技術では、三回のポリシリコンの堆積と二回
の化学機械研磨（ＣＭＰ）を少なくとも必要としたが、
本発明によると、第２のポリシリコンに代えて犠牲層を
採用したことにより、ポリシリコン堆積とエッチングス
テップの回数を減少し、製造コストを減少できる。 ２．製造ステップ数を減少できるため、製造時間（ｗｏ
ｒｋ−ｉｎ−ｐｒｏｃｅｓｓ ｔｉｍｅ）を大幅に減少
でき、納期を短縮できる。短い納期は製造業者が達成を
望む大きな目標の一つである。 ３．ポリシリコンの堆積と化学機械研磨（ＣＭＰ）回数
の減少により、標準行程で引込む微粒子を減少でき、ウ
エハー全体として欠陥を大幅に減らせ、ゆえに余分の工
程変数を減少して製品の特性を比較的安定させられる。
は、従来の技術に較べて以下の優れた点を有している。 １．従来の技術では、三回のポリシリコンの堆積と二回
の化学機械研磨（ＣＭＰ）を少なくとも必要としたが、
本発明によると、第２のポリシリコンに代えて犠牲層を
採用したことにより、ポリシリコン堆積とエッチングス
テップの回数を減少し、製造コストを減少できる。 ２．製造ステップ数を減少できるため、製造時間（ｗｏ
ｒｋ−ｉｎ−ｐｒｏｃｅｓｓ ｔｉｍｅ）を大幅に減少
でき、納期を短縮できる。短い納期は製造業者が達成を
望む大きな目標の一つである。 ３．ポリシリコンの堆積と化学機械研磨（ＣＭＰ）回数
の減少により、標準行程で引込む微粒子を減少でき、ウ
エハー全体として欠陥を大幅に減らせ、ゆえに余分の工
程変数を減少して製品の特性を比較的安定させられる。
【図１】従来の、三回のポリシリコン堆積と二回の化学
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
【図２】従来の、三回のポリシリコン堆積と二回の化学
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
【図３】従来の、三回のポリシリコン堆積と二回の化学
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
【図４】従来の、三回のポリシリコン堆積と二回の化学
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
【図５】従来の、三回のポリシリコン堆積と二回の化学
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨ＣＭＰステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
【図６】本発明の実施例において、第１のポリシリコン
の堆積とトレンチ側壁への誘電層カラー形成後の断面図
である。
の堆積とトレンチ側壁への誘電層カラー形成後の断面図
である。
【図７】本発明の実施例において、犠牲層のプラグを形
成後の断面図である。
成後の断面図である。
【図８】本発明の実施例において、誘電層カラーを一部
エッチング後の断面図である。
エッチング後の断面図である。
【図９】本発明の実施例において、第２のポリシリコン
の堆積と化学機械研磨後の断面図である。
の堆積と化学機械研磨後の断面図である。
【図１０】本発明の実施例において、第２のポリシリコ
ンのエッチバック後に完成したトレンチキャパシタ構造
の断面図である。
ンのエッチバック後に完成したトレンチキャパシタ構造
の断面図である。
【図１１】本発明のトレンチキャパシタとＦＥＴＭＯＳ
の完成断面図である。
の完成断面図である。
１０ 半導体基板
１４ 酸化膜
１６ 窒化膜
１８ ＯＮＯ誘電層
２０ 第１のポリシリコン
２２ 酸化膜の誘電層カラー
２４ 第２のポリシリコン
２６ 第３のポリシリコン
４０ 半導体基板
４４ 犠牲酸化膜
４６ 犠牲窒化膜
４８ キャパシタ誘電層（ＯＮＯ誘電層）
５０ 第１のポリシリコン
５２ 誘電層カラー
５４ 犠牲層のプラグ
５６ 第２のポリシリコン
５８ 浅溝絶縁層
６０ ゲート酸化膜
６２ ＭＯＳＦＥＴのゲート電極
６４ ソース又はドレイン
７０ 電荷進行方向
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 李 秋徳
台湾新竹市竹光路314號
(56)参考文献 特開 平９−246498（ＪＰ，Ａ)
特開 平７−202026（ＪＰ，Ａ)
特開 平９−237880（ＪＰ，Ａ)
特開 平８−46158（ＪＰ，Ａ)
特開 平８−274280（ＪＰ，Ａ)
Claims (14)
- 【請求項１】 以下のａからｊのステップ、即ち、 ａ．半導体基板を提供し、該半導体基板の表面にトレン
チパターンを形成するステップ ｂ．上記半導体基板をエッチングしてトレンチを形成す
るステップｃ．薄 膜層をトレンチの内部表面に形成してキャパシタ
の誘電層となすステップ ｄ．第１のポリシリコンを上述のトレンチの底部に堆積
するステップ ｅ．ＣＶＤ法を用いて誘電層カラー（ｃｏｌｌａｒ ｄ
ｉｅｌｅｃｔｒｉｃ）を上述のトレンチの側壁に形成す
るステップ ｆ．犠牲層のプラグをトレンチ内に形成するステップ ｇ．上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ ｈ．上述の犠牲層のプラグを除去するステップ ｉ．第２のポリシリコンのプラグを上述のトレンチ内で
該誘電層カラーの表面より上まで形成するステップ ｊ．ＤＲＡＭのトランジスタ構造を形成して上述の第２
のポリシリコンのプラグとトランジスタのソースを電気
的に接触させるステップ 以上を包括してなるＤＲＡＭのトレンチキャパシタの製
造方法。 - 【請求項２】 前記誘電層カラーを酸化膜となすことを
特徴とする請求項１に記載のＤＲＡＭのトレンチキャパ
シタの製造方法。 - 【請求項３】 前記薄膜層を酸化膜−窒化膜−酸化膜
（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；ＯＮＯ）
となすことを特徴とする請求項１に記載のＤＲＡＭのト
レンチキャパシタの製造方法。 - 【請求項４】 前記犠牲層をホトレジストとなすことを
特徴とする請求項１に記載のＤＲＡＭのトレンチキャパ
シタの製造方法。 - 【請求項５】 前記犠牲層を有機の底部抗反射層（ｂｏ
ｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔ
ｉｎｇ；ＢＡＲＣ）となすことを特徴とする請求項１に
記載のＤＲＡＭのトレンチキャパシタの製造方法。 - 【請求項６】 前記有機の底部抗反射層（ＢＡＲＣ）を
ポリマーとなすことを特徴とする、請求項５に記載のＤ
ＲＡＭのトレンチキャパシタの製造方法。 - 【請求項７】 前記犠牲層のプラグを除去するステップ
において、硫酸と過酸化水素水の混合溶液を用いること
を特徴とする請求項１に記載のＤＲＡＭのトレンチキャ
パシタの製造方法。 - 【請求項８】 以下のａからｈのステップ、即ち、 ａ．半導体基板を提供し、該半導体基板上にトレンチを
形成するステップ ｂ．薄膜層を上述のトレンチの内部表面に形成してキャ
パシタの誘電層となすステップ ｃ．第１のポリシリコンを上述のトレンチの底部に堆積
するステップ ｄ．ＣＶＤ法を用いて誘電層カラーを上述のトレンチの
側壁に形成するステップ ｅ．犠牲層のプラグを上述のトレンチ内に形成するステ
ップ ｆ．上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ ｇ．上述の犠牲層プラグを除去するステップ ｈ．第２のポリシリコンのプラグを上述のトレンチ内で
該誘電層カラーの表面より上まで形成するステップ 以上を包括してなる、トレンチキャパシタの製造方法。 - 【請求項９】 前記誘電層カラーを酸化膜となすことを
特徴とする請求項８に記載のトレンチキャパシタの製造
方法。 - 【請求項１０】 前記薄膜層を酸化膜−窒化膜−酸化膜
（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；ＯＮＯ）
となすことを特徴とする請求項８に記載のトレンチキャ
パシタの製造方法。 - 【請求項１１】 前記犠牲層をホトレジストとなすこと
を特徴とする請求項８に記載のトレンチキャパシタの製
造方法。 - 【請求項１２】 前記犠牲層を有機の底部抗反射層（ｂ
ｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａ
ｔｉｎｇ；ＢＡＲＣ）となすことを特徴とする請求項８
に記載のトレンチキャパシタの製造方法。 - 【請求項１３】 前記有機の底部抗反射層（ＢＡＲＣ）
をポリマーとなすことを特徴とする、請求項１２に記載
のトレンチキャパシタの製造方法。 - 【請求項１４】 前記犠牲層のプラグを除去するステッ
プにおいて、硫酸と過酸化水素水の混合溶液を用いるこ
とを特徴とする請求項８に記載のトレンチキャパシタの
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25080798A JP3485807B2 (ja) | 1998-09-04 | 1998-09-04 | トレンチキャパシタの製造方法 |
| US09/175,868 US6083787A (en) | 1998-09-04 | 1998-10-19 | Method of fabricating deep trench capacitors for dram cells |
| DE19852763A DE19852763B4 (de) | 1998-09-04 | 1998-11-16 | Verfahren zur Herstellung eines Graben-Kondensators |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25080798A JP3485807B2 (ja) | 1998-09-04 | 1998-09-04 | トレンチキャパシタの製造方法 |
| US09/175,868 US6083787A (en) | 1998-09-04 | 1998-10-19 | Method of fabricating deep trench capacitors for dram cells |
| DE19852763A DE19852763B4 (de) | 1998-09-04 | 1998-11-16 | Verfahren zur Herstellung eines Graben-Kondensators |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091518A JP2000091518A (ja) | 2000-03-31 |
| JP3485807B2 true JP3485807B2 (ja) | 2004-01-13 |
Family
ID=27218814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25080798A Expired - Fee Related JP3485807B2 (ja) | 1998-09-04 | 1998-09-04 | トレンチキャパシタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6083787A (ja) |
| JP (1) | JP3485807B2 (ja) |
| DE (1) | DE19852763B4 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW452879B (en) * | 2000-07-27 | 2001-09-01 | Promos Technologies Inc | Method for removing polishing stop layer |
| DE10107181A1 (de) * | 2001-02-15 | 2002-09-12 | Infineon Technologies Ag | Grabenkondensator einer Halbleiterspeicherzelle mit einem Isolationskragen und Verfahren zu seiner Herstellung |
| US6528367B1 (en) | 2001-11-30 | 2003-03-04 | Promos Technologies, Inc. | Self-aligned active array along the length direction to form un-biased buried strap formation for sub-150 NM BEST DRAM devices |
| US6613642B2 (en) | 2001-12-13 | 2003-09-02 | International Business Machines Corporation | Method for surface roughness enhancement in semiconductor capacitor manufacturing |
| TWI223378B (en) * | 2003-07-03 | 2004-11-01 | Nanya Technology Corp | Method of controlling top width of a deep trench |
| CN1301552C (zh) * | 2003-07-15 | 2007-02-21 | 南亚科技股份有限公司 | 控制深沟道顶部尺寸的方法 |
| US7361546B2 (en) * | 2003-11-12 | 2008-04-22 | Nanya Technology Corporation | Method of forming conductive stud on vertical memory device |
| KR100596423B1 (ko) * | 2004-12-28 | 2006-07-06 | 주식회사 하이닉스반도체 | 반도체메모리장치 및 그의 제조 방법 |
| US7906392B2 (en) | 2008-01-15 | 2011-03-15 | Sandisk 3D Llc | Pillar devices and methods of making thereof |
| US7579232B1 (en) | 2008-07-11 | 2009-08-25 | Sandisk 3D Llc | Method of making a nonvolatile memory device including forming a pillar shaped semiconductor device and a shadow mask |
| US8193074B2 (en) * | 2008-11-21 | 2012-06-05 | Sandisk 3D Llc | Integration of damascene type diodes and conductive wires for memory device |
| US8354675B2 (en) | 2010-05-07 | 2013-01-15 | International Business Machines Corporation | Enhanced capacitance deep trench capacitor for EDRAM |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735581A1 (en) * | 1995-03-30 | 1996-10-02 | Siemens Aktiengesellschaft | DRAM trench capacitor with insulating collar |
| US5656535A (en) * | 1996-03-04 | 1997-08-12 | Siemens Aktiengesellschaft | Storage node process for deep trench-based DRAM |
| JP3238066B2 (ja) * | 1996-03-11 | 2001-12-10 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
-
1998
- 1998-09-04 JP JP25080798A patent/JP3485807B2/ja not_active Expired - Fee Related
- 1998-10-19 US US09/175,868 patent/US6083787A/en not_active Expired - Lifetime
- 1998-11-16 DE DE19852763A patent/DE19852763B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091518A (ja) | 2000-03-31 |
| DE19852763A1 (de) | 2000-05-25 |
| DE19852763B4 (de) | 2004-04-29 |
| US6083787A (en) | 2000-07-04 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001219 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 8 |
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