CN1301552C - 控制深沟道顶部尺寸的方法 - Google Patents
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Abstract
一种控制深沟道的顶部尺寸的方法。是提供一基底，其上具有一回蚀而形成凹处(recess)的多晶硅结构；再于此结构上添加一非晶硅(α-si)层制程，此添加的非晶硅层将于后续的氧化(RC1 oxidation)制程中转变为氧化物(SiO2)。利用本发明所述的方法，可使得深沟道的顶部尺寸不致扩大，并进一步防止且改善位元线(bit lines)方向的次电压漏损(SubVt leakage)。
Description
技术领域
本发明涉及一种深沟道电容器制程，特别一种控制深沟道顶部尺寸的方法。
背景技术
动态随机存取内存(DRAM)为一种可以读写的内存，而DRAM的每个动态随机存取内存胞(DRAM cell)只需由一个晶体管和一个电容器构成，因此相对于其它内存而言，DRAM可以达到相当高的积集度，使得DRAM被广泛地应用在计算机及电器产品上。目前的平面晶体管设计是搭配一种深沟道电容器(deeptrench capacitor)，将三维的电容器结构制作于半导体硅基底内的深沟道中，可以缩小存储单元的尺寸与电力消耗，进而加快其操作速度。
请参阅图1a，其显示习知DRAM胞的深沟道(deep trench)排列的平面图。应用于折迭位元线(folded bit line)结构中，每一个主动区域中包含有两条字符线(word line)WL1、WL2以及一条位元线(bit line)BL，其中符号CB代表一位元接触插塞，符号DT代表一深沟道，而符号S则代表深沟道DT顶部在位元线BL方向的尺寸。
请参阅图1b，其显示习知DRAM胞的深沟道电容器的剖面示意图。一半导体硅基底(silicon substrate)10内制作有一深沟道DT，而深沟道DT之下方区域是制作成为一深沟道电容器(deep trench capacitor)12，其由一埋入电极板(buried plate)、一节点介电层(node dielectric)以及一储存节点(storage node)所构成。关于深沟道电容器12的制作，首先，利用反应性离子蚀刻(RIE)方法，可于p型半导体硅基底10内形成深沟道DT。而后，藉由一重度掺杂氧化物(例如：砷玻璃(ASG)以及高温短时间的退火制程，可使n+型离子扩散至深沟道DT下方区域，而形成一n+型扩散区14，用来作为深沟道电容器12的埋入电极板。然后，于深沟道DT下方区域的内侧壁与底部形成一氮化硅层16，用来作为深沟道电容器12的节点介电层。后续，于深沟道DT内沉积一n+型掺杂的第一多晶硅层(lst Polysilicon layer)18，并回蚀而形成凹处(recess)的第一多晶硅层18至一预定深度，则可用来作为深沟道电容器12的储存节点。
完成上述的深沟道电容器12之后，先于深沟道DT上方区域的侧壁上制作一领型介电(collar dielectric)层20，再于深沟道DT上方区域内形成一第二多晶硅层22及一第三多晶硅层24。后续则可进行一浅沟隔离(STI)结构26、字符线WL1、WL2、源/漏极扩散区域(source/drain diffusion area)28、位元接触插塞(bit-line contact)CB以及位元线BL等制程。浅沟隔离结构26是用来区分两相邻的DRAM胞。此外，为了使深沟道电容器12连接至表面的晶体管，是在深沟道DT的顶部开口周围的硅基底10内形成有一埋入带外扩散(buried strap outdiffusion)区域30以作为一节点接合接口(node junction)，并藉由形成于深沟道DT的第二多晶硅层22与第三多晶硅层24来连接深沟道电容器12及上述节点接合界面30。
随着DRAM制程的持续缩小化，深沟道的尺寸大小亦随之益发的重要，因其关系到动态随机存取内存的深沟道电容的品质。理论上而言，愈大的深沟道DT尺寸，可得到愈多的电容量，对电容器更有利。然而，若深沟道DT尺寸过大，将会减少与后续主动区(AA，active area)重迭(overlay)的制程宽容度，特别是，会缩短源/漏极扩散区域28与埋入带外扩散区域30之间的重迭边缘区域(overlap margin area)L，进而导致埋入带外扩散区域(buried strapoutdiffusion area)30处发生严重的漏电流，并影响次电压(sub-Vt)。
请参阅图2a至图2f，其显示习知对深沟道开口处的衬垫结构11进行回缩(pullback)以利后续多晶硅层填入的制程其剖面示意图。如图2a所示，一p型半导体硅基底10已经完成深沟道电容器12的制作，包含有：一氮化硅垫层(Silicon Nitride pad layer)13及一氧化硅垫层(Silicon Oxide padlayer)15构成的一衬垫结构(pad structure)11、一深沟道(deep trench)17、一n+型扩散区(n+type diffusion area)14、一氮化硅层(Silicon Nitridelayer)16以及一n+型掺杂的第一多晶硅层(lst Polysilicon layer)18。然后，对深沟道17开口处的氮化硅垫层13以经加热的磷酸(phosphoricacid)来进行回缩(pullback)，由于上述回缩对氮化硅垫层13的蚀刻速率大于对氧化硅垫层15的蚀刻速率，形成如图2b所示的结构。
接着，如图2c所示，利用热氧化法于硅基底10的暴露表面上长成一第一氧化硅层34，用以覆盖深沟道17上方区域的侧壁，可确保n+型扩散区14与后续制作的埋入带外扩散区域30之间的绝缘效果。然后，如图2d所示，利用CVD方式沉积一第二氧化硅层36，再以非等向性干蚀刻方式去除第一多晶硅层18顶部的第二氧化硅层36。
后续，如图2e所示，于深沟道17内沉积第二多晶硅层22，并回蚀第二多晶硅层22至一预定深度。最后，如图2f所示，利用湿蚀刻方式去除部分的第一氧化硅层34以及第二氧化硅层36，直至凸出第二多晶硅层22的顶部，则残留的第一氧化硅层34以及第二氧化硅层36是用作为一领型介电层20。形成领型介电层20的目的是使外扩散区域30与埋入电极板14之间达到有效的隔绝，以防止此处的漏电流问题危害DRAM胞的保留时间(retention time)。
然而，由于第一氧化硅层34的氧化成长过程会使一部分的硅基底10转变成为SiO2，因此后续的湿蚀刻步骤会扩张深沟道顶部开口尺寸(深沟道DT’顶部开口尺寸由S变大至S’)，请参照图3，如此会影响字符线WL与深沟道DT的重迭容忍度以及埋入带外扩散区域30的分布，尤其会缩短源/漏极扩散区域28与埋入带外扩散区域30之间的重迭边缘区域L，进而加重恶化漏电流现象与次电压(sub-Vt)的表现。
虽然对深沟道开口处的衬垫结构11进行回缩(pullback)以露出硅基底10，是造成深沟道DT顶部开口扩大的最主要因素。但是对深沟道开口处的衬垫结构11进行回缩的步骤是相当重要的，若是省略此步骤，虽然可有效抑制深沟道顶部开口尺寸变大而防止次电压(sub-Vt)漏损的现象，但由于深沟道的深宽比(aspect ratio)甚大(往往大于4∶1)，不对衬垫结构进行回缩(pullback)，将使得以第二多晶硅层填充深沟道时，易造成缝隙(seam)19或孔洞(void)的发生，请参照图2g，如此一来，不但增加了沟道式电容的阻抗，且缝隙或孔洞也将导致在后续的回蚀或化学清洗制程时，蚀刻液或溶剂伤及深沟道电容器致使该装置失效。
因此，在必须对深沟道开口处的衬垫结构进行回缩的前提之下，如何避免深沟道的顶部开口尺寸的扩大，是目前半导体制程技术上亟需研究的重点。
发明内容
有鉴于此，为了解决上述问题，本发明的目的在于提供一种避免深沟道的顶部开口尺寸扩大的控制深沟道顶部尺寸的方法。
本发明控制深沟道顶部尺寸的方法是由如下技术方案来实现的。
方案一
一种控制深沟道顶部尺寸的方法，其特征是包括下列步骤：
提供一包括一沟道的基板；
形成一第一导电层填入该沟道，且其表面低于该沟道；
形成一非晶硅层覆盖该沟道侧壁与该第一导电层，其中该沟道侧壁顶部非晶硅层的厚度大于沟道侧壁底部非晶硅层的厚度；
氧化该非晶硅层以形成一氧化硅层；
形成一介电层于该氧化硅层上，且对该介电层与该氧化硅层进行非等向性干蚀刻以形成一领型介电层于该沟道侧壁；
形成第二导电层填入于该沟道，且其表面低于该沟道；及
除去部分领型介电层使其表面低于第二导电层并露出构成上述沟道侧壁。
所述的控制深沟道顶部尺寸的方法，其特征是：该基板是一单晶硅基板。
所述的控制深沟道顶部尺寸的方法，其特征是：其中形成该第一导电层的步骤，包括沉积该第一导电层于该基板上与该沟道中；以及回蚀该第一导电层使其表面低于该基板表面以形成一凹处。
所述的控制深沟道顶部尺寸的方法，其特征是：其中沉积该导电层是以化学气相沉积法形式。
所述的控制深沟道顶部尺寸的方法，其特征是：其中形成该导电层的回蚀制程是以非等向性干蚀刻法进行。
所述的控制深沟道顶部尺寸的方法，其特征是：其中该第一导电层的材质为一n+型掺杂的多晶硅。
所述的控制深沟道顶部尺寸的方法，其特征是：其中该第一导电层是做一电容器的上电极。
所述的控制深沟道顶部尺寸的方法，其特征是：其中该非晶硅层是以等离子增强式化学气相沉积法进行。
所述的控制深沟道顶部尺寸的方法，其特征是：其中形成第二导电层的步骤包括：沉积一导电层于该基板上且填满该沟道；及凹蚀该导电层使其表面低于该沟道。
所述的控制深沟道顶部尺寸的方法，其特征是：其中形成介电层是以四乙氧基硅烷为硅源的二氧化硅。
所述的控制深沟道顶部尺寸的方法，其特征是：其中以蚀刻方式除去部分的氧化硅层及领型介电层露出构成上述沟道侧壁的基底表面是以等向性湿蚀刻法进行。
所述的控制深沟道顶部尺寸的方法，其特征是：其中该基板为半导体硅基板，并且该第一导电层为多晶硅层。
本发明是于习知的原制程中，藉由多增加生长一非晶硅(α-Si)层于一回蚀而形成的凹处(recess)的第一多晶硅结构，由于非晶硅的沉积为一化学气相沉积法(chemical vapor deposition)，其是操作于一等离子增强式化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)机台，利用特意调配的制程参数，以沉积阶梯覆盖能力(step coverage)不甚佳的方式，使其沉积为非顺应性(non-conformity)的特性，因此其沉积在一已形成的凹处(recess)的多晶硅结构的深沟道中，将会出现深沟道顶部沉积较底部为厚的情形。
接着进行后续的氧化制程，由于利用氧化过程中，将非晶硅氧化成氧化硅层；再利用此深沟道顶部非晶硅沉积较厚的特性，在氧化过程中，其有足够的非晶硅厚度可供消耗而转换成氧化物(SiO2)，而不会如深沟道底部产生一部分的硅基底转变成为氧化物(SiO2)，造成后续的湿蚀刻步骤会扩张深沟道顶部开口尺寸。本发明使得深沟道顶部尺寸不会因氧化硅制程而变大。
根据本发明所述的避免深沟道的顶部尺寸扩大的方法，在非晶硅及氧化硅制程后，另包括下列步骤：填入一介电层(collar TEOS)以及进行退火(collarTEOS anneal)、介电层非等向性干蚀刻以形成一领型介电层，填入第二多晶硅层，再进行第二多晶硅层化学机械研磨，最后，第二多晶硅层非等向性干蚀刻以及领型介电层湿蚀刻制程。
本发明的优点在于：
本发明是藉由填入非晶硅，利用将非晶硅氧化成氧化硅层；使此深沟道顶部有足够的非晶硅厚度可供消耗而转换成氧化硅层，而不会如深沟道底部产生一部分的硅基底被消耗而转变成为氧化物，造成后续的湿蚀刻步骤会扩张深沟道顶部开口尺寸，使得深沟道顶部尺寸不会因氧化硅层制程而变大。上述形成的诸步骤及相关方法亦为半导体工业所广为利用，故具有简单、不耗费成本的优点，且无须增添新制程机台或重新研究新制程配方，可运用现有制程稍作改进，迅速导入整体制程中，避免深沟道的顶部尺寸扩大产生，以防止产生漏电流及改善次电压，进而提升整体DRAM的电性表现。
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
附图说明
图1a显示习知DRAM胞的深沟道排列的平面图。
图1b显示习知DRAM胞的深沟道电容器的剖面示意图。
图2a至图2g显示习知深沟道电容器其的制程剖面示意图。
图3a至图3e显示本发明所述的避免深沟道的顶部尺寸扩大的方法的一较佳实施例的制造流程剖面示意图。
具体实施方式
请参阅图3a至图3e，为一系列的深沟道结构剖面图，是显示在本发明的较佳实施例中避免深沟道的顶部尺寸扩大的方法。
首先，请参照图3a所示，提供一半导体硅基底100，其内部已经完成一深沟道电容器120的制作，而该深沟道电容器120是包含有一埋入电极板140、一节点介电层160以及一储存节点180。深沟道电容器120的制作方法如下所述。以一p型半导体硅基底100为例，藉由一垫层110的图案以及反应性离子蚀刻(RIE)方法，可于硅基底100内形成一深沟道dt。上述垫层110是由一垫氧化层130及一垫氮化层150所构成，垫氧化层130的材质可为氧化硅，而垫氮化层150的材质可为氮化硅。而后，藉由一重度掺杂氧化物(例如：砷玻璃(ASG)以及高温短时间的退火制程，可使n+型离子扩散至深沟道dt下方区域，而形成一n+型扩散区140，用来作为电容器的埋入电极板。然后，于深沟道dt的内侧壁与底部形成一氮化硅层160，可例如为氮化硅层，再于深沟道dt内沉积一n+型掺杂的第一导电层180，可例如为多晶硅层，并将第一导电层180及氮化硅层160回蚀刻至使其导电层表面低于硅基板表面约600nm-1400nm的深度。如此一来，残留的第一导电层180是用来为电容器的上电极，而夹设于n+型扩散区140以及第一导电层180之间的氮化硅层160则是用作为电容器的节点介电层。
之后，请参照图3b所示，由于深沟道dt的深宽比(aspect ratio)甚大(往往大于4∶1)，利用特意调配的制程参数，以沉积阶梯覆盖能力(step coverage)不甚佳的方式，于一等离子增强式化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)机台沉积一约100-200埃厚度的具有非顺应性(non-conformity)特性的非晶硅190，沿着氧化硅垫层130表面、氮化硅垫层150侧壁，且填入深沟道dt及第一导电层180上。综合上述因素，故此非晶硅190沉积在一已形成凹处(recess)的多晶硅结构的深沟道dt中，将会出现顶部190a沉积较底部190b为厚的情形。
接着，请参照图3c所示，以加热氧化例如是约900℃，0.5hr方式，将非晶硅190氧化成氧化硅层200用以覆盖深沟道dt的侧壁并覆盖在非晶硅190上面，可确保n+型扩散区140与后续制作的埋入带外扩散区域之间的绝缘效果。由于利用氧化过程中，将非晶硅190氧化成氧化硅层200的机制；再利用此深沟道dt顶部非晶硅190沉积较厚的特性，在氧化过程中，其有足够的非晶硅190厚度可供消耗而转换成氧化物(SiO2)，而不会如深沟道dt底部产生一部分的硅基底被消耗而转变成为氧化物(SiO2)，造成后续的湿蚀刻步骤会扩张深沟道dt顶部开口尺寸，使得深沟道dt顶部尺寸不会因氧化硅层200制程而变大。
之后，在氧化硅层200上以化学气相沉积方式沉积一厚度，例如是约300的介电层210，以更加保护电容器防止漏电为目的。而介电层210的材质可由四乙氧基硅烷(TEOS)为硅源的二氧化硅所组成。随之进行介电层210退火处理期使介电层210材质更加致密。
接着，请参照图3d所示进行介电层210干蚀刻以除去深沟道dt底部的包括氧化硅层200及介电层210，至深沟道dt底部接触第一导电层180为止，而形成一领型介电层220(collar dielectric)。上述干蚀刻例如是以反应性离子蚀刻(RIE)或电浆蚀刻等非等向性蚀刻进行。
最后，请参照图3e所示，于深沟道dt内沉积一厚度例如是约2000的n+型掺杂的第二导电层230而连接第一导电层180，可例如为一多晶硅层。接着进行第二导电层230化学机械式研磨(CMP)，将第二导电层230研磨至氧化硅层200的上表面，然后回蚀(etch back)第二导电层230至一预定深度。最后利用湿蚀刻方式去除部分的领型介电层220，使其上表面低于第二导电层230并露出部分深沟道dt侧壁。上述的湿蚀刻可例如为BOE酸作为蚀刻化学品来对领型介电层220进行酸蚀刻。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。
Claims (12)
1、一种控制深沟道顶部尺寸的方法，其特征是包括下列步骤：
提供一包括一沟道的基板；
形成一第一导电层填入该沟道，且其表面低于该基板表面；
形成一非晶硅层覆盖该沟道侧壁与该第一导电层，其中该沟道侧壁顶部非晶硅层的厚度大于沟道侧壁底部非晶硅层的厚度；
氧化该非晶硅层以形成一氧化硅层；
形成一介电层于该氧化硅层上，且对该介电层与该氧化硅层进行非等向性干蚀刻以形成一领型介电层于该沟道侧壁；
形成第二导电层填入于该沟道，且其表面低于该沟道；及
除去部分领型介电层使其表面低于第二导电层并露出上述沟道侧壁。
2、根据权利要求1所述的控制深沟道顶部尺寸的方法，其特征是：该基板是一单晶硅基板。
3、根据权利要求1所述的控制深沟道顶部尺寸的方法，其特征是：其中形成该第一导电层的步骤，包括沉积该第一导电层于该基板上与该沟道中；以及回蚀该第一导电层使其表面低于该基板表面以形成一凹处。
4、根据权利要求3所述的控制深沟道顶部尺寸的方法，其特征是：其中沉积该第一导电层是以化学气相沉积法形式。
5、根据权利要求3所述的控制深沟道顶部尺寸的方法，其特征是：其中形成该第一导电层的回蚀制程是以非等向性干蚀刻法进行。
6、根据权利要求1所述的控制深沟道顶部尺寸的方法，其特征是：其中该第一导电层的材质为一n+型掺杂的多晶硅。
7、根据权利要求1所述的控制深沟道顶部尺寸的方法，其特征是：其中该第一导电层是做一电容器的上电极。
8、根据权利要求1所述的控制深沟道顶部尺寸的方法，其特征是：其中该非晶硅层是以等离子增强式化学气相沉积法进行。
9、根据权利要求1所述的控制深沟道顶部尺寸的方法，其特征是：其中形成第二导电层的步骤包括：沉积一导电层于该基板上且填满该沟道；及凹蚀该导电层使其表面低于该沟道。
10、根据权利要求8所述的控制深沟道顶部尺寸的方法，其特征是：其中形成介电层是以四乙氧基硅烷为硅源的二氧化硅。
11、根据权利要求10所述的控制深沟道顶部尺寸的方法，其特征是：其中以蚀刻方式除去部分的氧化硅层及领型介电层露出上述沟道侧壁的基底表面是以等向性湿蚀刻法进行。
12、根据权利要求1所述的控制深沟道顶部尺寸的方法，其中该基板为半导体硅基板，并且该第一导电层为多晶硅层。
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|---|---|---|---|---|
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| CN1274176A (zh) * | 1998-06-15 | 2000-11-22 | 西门子公司 | 带有绝缘环的沟槽式电容器和相应的制造方法 |
| US6083787A (en) * | 1998-09-04 | 2000-07-04 | Promos Technology, Inc. | Method of fabricating deep trench capacitors for dram cells |
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