CN1274176A - 带有绝缘环的沟槽式电容器和相应的制造方法 - Google Patents

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Abstract

本发明提供一沟槽电容器,特别用于半导体存储器单元(100),具有在衬底(101)上形成的绝缘环(168)和沟槽(108);在所述沟槽(108)的上部形成所述绝缘环(168);可选的掩埋板(165)在沟槽(108)下部周围的衬底区作为第一电容器极板;绝缘层(164)衬垫所述沟槽(108)下部和所述绝缘环(168)作为电容器绝缘体;第二导电填充材料(161)填充在沟槽(108)中作为第二电容器极板;其中沟槽(108)下部的直径至少等于沟槽(108)上部的直径。而且,本发明给出了相应的制造方法。

Description

带有绝缘环的沟槽式电容器和相应的制造方法
本发明涉及带有绝缘环的沟槽式电容器和相应制造方法。
集成电路(ICs)或芯片采用电容器存储电荷。这样的IC有如存储器IC中的动态随机存取存储器(DRAM)芯片。电容器中的充电水平(“0”或“1”)表示一位数据。
DRAM芯片包括用行、列互连的存储器单元阵列。典型的，行和列的连接就是指字线和位线。通过激活相对应的字线和位线从存储器单元读数据或向存储器单元写数据。
典型的，DRAM存储器单元包含连接到电容器的晶体管。这个晶体管包括两个被一个通道隔开的扩散区，扩散区上面是一个栅极。依赖扩散区之间的电流方向不同，分别代表漏极和源极。“漏极”和“源极”在这里可互换使用都是指扩散区。栅极连接到字线，扩散区中的一个连接到位线。另外一个扩散区连接到电容器。在栅极上加合适的电压导通晶体管，使电流在扩散区之间的通道流动，连接电容器和位线。关闭晶体管防止通道中的电流流动来切断这连接。
存储在电容器中的电荷由于电流泄露而随时间散失。在电荷散失到不确定的水平(低于阈值)时，节点必须被刷新。
对器件尺寸小型化的不断要求推动了DRAMs的设计，使其具有更大密度和更小特征尺寸和单元面积。生产占更小表面积的单元需要更小的元件如电容器。然而，更小电容器的使用减少了存储容量，反过来影响存储器件的性能和可操纵性。例如，读出放大器需要足够的信号水平来可靠的读出单元中的信息。存储容量和位线容量的比率是确定信号水平的关键。如果电容器太小，这比率也太小以致不能提供足够的信号。更小的存储容量需要更高的刷新频率。
在DRAMs中常用的一类电容器是沟槽式电容器。沟槽式电容器具有在硅衬底上形成的三维结构。提高沟槽式电容器的容量可以通过增加刻蚀深度来实现。这样提高沟槽式电容器的容量不会增加单元的表面积。
传统的沟槽式电容器包括一刻蚀在衬底上的沟槽。沟槽用n+掺杂的多晶硅填充作为电容器的电极(指存储节点)。任意地，电容器的第二个电极，就是指“掩埋板”，是从掺杂源外扩散n+掺杂物到沟槽底部周围的衬底区域形成的。n+掺杂硅酸盐玻璃如掺杂砷的硅酸盐玻璃(ASG)用作掺杂源。节点绝缘体由氮化物组成，用来分隔电容器的两电极。
在沟槽的上部，绝缘环防止节点连接处到掩埋板的电流泄露。沟槽上部的节点绝缘体，是形成环的地方，在形成环之前被去除。氮化物的去除防止沿环的垂直泄露。
可是，氮化物层上部的去除在环底部与节点绝缘体上边之间引起了过渡针孔。这些针孔降低了节点绝缘体的质量并成为沟槽电荷泄露的主要原因。这也减少了沟槽电容器的保持时间，不利地影响了其性能。
为了防止针孔的形成，提出了两步沟槽刻蚀工艺。首先，沟槽用反应离子刻蚀(RIE)部分刻蚀到环的深度。RIE要求选择硬的刻蚀掩模。用于RIE中的代表性的化学成分包括，例如NF3/HBr/He/O2。然后淀积氧化物层并刻蚀形成沟槽侧壁上的环。刻蚀是RIE，对硅有选择性，用CHF3/He/O2，CHF3/Ar，C4F8/Ar或CF4化学成分。沟槽余下的部分在形成环以后刻蚀。节点绝缘体在环上和沟槽侧壁的下部形成。这样的方法消除了去除节点绝缘体的上部的必要，防止了针孔的形成。
尽管这样的两步法形成沟槽可有效防止针孔的形成，但第二步RIE步骤去除硅会引起环的过度侵蚀。环的缺陷会引起泄露。而且，环作为第二步RIE沟槽刻蚀的硬刻蚀掩模，使沟槽的下部直径等于环的内圆周的直径。因而，沟槽的下部比上部小，沟槽上部直径等于环的外圆周的直径。因为这样减少了电容器的容量，所以是不希望的。
从而，本发明的目的之一就是提供一种改进的沟槽电容器，带有绝缘环用以减少电荷泄露和提高容量。另一个目的是提供相应的制造方法。
对于本发明，该目的是通过一个权利要求1所定义的带有绝缘环的沟槽电容器实现的。而且，该目的是通过权利要求8所定义的方法实现的。
优选实例列于各自的权利要求中。
本发明的方法与已知的方法相比，具有显著的优点，它提供了一个同时制造环和掩埋板的简化过程，这样大大降低了制造成本。掩埋板对于环的下部能自调节。而且，节点绝缘体的可靠性提高了，因为节点绝缘体是在环和掩埋板形成之后形成，并从沟槽的底部向上连续延伸到环的上部，因而，防止了环的底边上针孔的形成。
本发明提供了一种改进的沟槽电容器，可用于存储器单元中，特别是DRAM存储器单元。沟槽电容器是在衬底上一步形成完全的沟槽。沟槽用半导体材料填充，如用多晶硅或非晶硅。去除沟槽上部的多晶硅，在那里形成绝缘环。去除沟槽的底部的多晶硅。接着，在沟槽底部的沟槽侧壁和上述环上形成节点绝缘体衬里。沟槽用掺杂材料填充，用作沟槽电容器的电极。
本发明的优选实例用图描述并在后面详细解释。
在图中：
图1是传统的带有沟槽电容器的DRAM存储器单元，用两步刻蚀法制造；
图2a-c是制造传统DRAM存储器单元的加工步骤；
图3是根据本发明的DRAM存储器单元的一个实例；
图4a-g描述制造图3所示DRAM存储器单元的发明方法的第一个实例；
图5描述了按照本发明的DRAM存储器单元的另一个实例，与发明方法的第二个实例相联系；
图6a-c描述了制造图3所示的DRAM存储器单元的发明方法的第三个实例；
图7a-c描述了制造图3所示的DRAM存储器单元发明方法的第四个实例；
图8a-e描述了制造图3所示的DRAM存储器单元发明方法的第五个实例；
图9a-f描述了制造图3所示的DRAM存储器单元发明方法的第六个实例；
图10是按照本发明的DRAM存储器单元的另一个实例，与发明方法的第七个实例相联系；
图11a-d描述了制造图10所示的DRAM存储器单元发明方法的第七个实例；
图12是按照本发明的DRAM存储器单元的另一个实例，与发明方法的第八个实例相联系；
尽管可应用于任何沟槽电容器，在后面将参照用于DRAM存储器单元的沟槽电容器时，解释本发明和它的潜在问题。这样的存储器单元被用于集成电路(ICs)，如，随机存取存储器(RAMs)，动态RAMs(DRAMs)，同步DRAMs(SDRAMs)，静态RAMs(SRAMs)和只读存储器(ROMs)。其他ICs包括逻辑器件如可编程逻辑阵列(PLAs)，专用ICs(ASICs)，合并逻辑/存储ICs(嵌入DRAMs)或任何其他的电路器件。一般地，多个ICs并行的制造在半导体基片上，例如硅晶片上。加工后，晶片被切成方块分成许多单个的芯片。芯片然后封装成最终产品，例如，像计算机，蜂窝电话，个人数字助理(PDAs)的消费产品和其他产品。为了讨论的目的，本发明描述单个存储器单元的形成。
在描述本发明之前，先描述制造传统的沟槽电容器DRAM存储器单元采用的两步刻蚀工艺。
参考图1，表示传统的沟槽电容器DRAM存储器单元100。这样的传统沟槽电容器DRAM存储器单元由Nesbit等人描述，“一个0.6μm2 256Mb沟槽DRAM存储器单元，具有自对准掩埋带(BEST)”，IEDM93-627，在此引用作为参考。
DRAM存储器单元包括一个形成于衬底101上的沟槽式电容器160。衬底是p型轻掺杂(p-)，如用硼(B)。沟槽一般用n+型重掺杂的多晶硅161填充，如用砷(As)或磷(P)。任选地在沟槽108的下部周围的衬底形成As掺杂的掩埋板165。在沟槽108的侧壁上形成掺杂源如ASG，As从这个掺杂源扩散到硅衬底101。多晶硅161和掩埋板165用作电容器的电极。节点绝缘体164隔离这些电极。
DRAM存储器单元100也包括晶体管110。晶体管110包括栅极112和扩散区113和114。扩散区113和114被通道117隔开，该通道用注入n型掺杂剂如磷(P)形成。节点结扩散区125，指的是“节点结”，用于电容器160到晶体管110的耦合。电容器结扩散区125是从沟槽多晶硅161通过掩埋带162用外扩散形成。
在沟槽108的上部形成环168。如这里所指的，沟槽108的上部是包括环168的部分，沟槽的下部是环168以下的部分。环168防止电流从节点结162到掩埋板165的泄露。因为电流泄露减少了存储器单元的保持时间，需要提高刷新频率，不利地影响其性能，所以应避免电流泄露。
掩埋阱170包括n型掺杂剂，如P或As，在衬底101的表面下面形成。掩埋n型阱170中掺杂剂的峰值浓度大约在环168的底部。一般地，阱170的掺杂与掩埋板165相比较轻。掩埋阱170用来连接存储单元阵列中的DRAM存储器单元的各掩埋板165。
通过在栅极112和位线185上提供适当的电压激活晶体管110，建立了到沟槽电容器160的连接。一般地，栅极112耦合到字线120，扩散区113在DRAM阵列中通过触点183耦合到位线185。位线185与扩散区113，114用中间绝缘层189隔开。
一个浅沟槽隔离(STI)180用来隔离DRAM存储器单元100与其他存储器单元或电气元件。如图，另外的字线120’形成于沟槽108上面并被STI 180隔离。穿过STI 180的字线120’“透过字线”。这样一个结构称为是折叠的位线结构。
图2a-c表示形成图1所示传统沟槽电容器的两步沟槽刻蚀工艺。参考图2a，在衬底101上形成焊盘堆107。衬底101包括掩埋n型阱170，用来连接沟槽电容器的掩埋板。焊盘堆107包括一些层，特别是一个硬掩模层106，焊盘终止层105和焊盘氧化层104。硬掩模层106用传统的光刻技术形成图形，定义一个区域102，在其中形成沟槽。第一步RIE形成沟槽部分的108a，深度等于环168的深度。
在晶片上淀积氧化物层167，如用热氧化物层，覆盖焊盘堆107和沟槽侧壁。氧化物层167用作环168。用退火使氧化物层167致密，以提高其质量。这通常在1000℃的氩气中进行。
参考图2b，去除焊盘堆107和沟槽底部上的氧化物层167。为了这个目的，用RIE方法如氧化物等离子体刻蚀，形成环168。
图2c所示，第二步RIE形成沟槽的下部108b。第二步RIE，例如，是用硅等离子体刻蚀。环168在这一步刻蚀中作为刻蚀掩模。结果，沟槽的下部108b的宽度W2，小于沟槽的上部108a的宽度W1。由于这样减少了沟槽电容器的容量所以是不利的。而且，第二步RIE可能腐蚀环的上部，导致泄露，影响电容器的保持时间。
任选地，在沟槽的下部形成后，n型掩埋板165成型。掩埋板是用气相掺杂，等离子体掺杂或离子注入形成。另外，淀积掺杂的硅酸盐玻璃以衬垫沟槽侧壁，提供一掺杂源，掺杂剂通过主退火(drive-inanneal)扩散到衬底101。用BHF化学刻蚀去除掺杂的硅酸盐玻璃。
然后，在晶片上淀积节点绝缘体层(未显示)覆盖沟槽的侧壁完成存储器单元。多晶硅填充沟槽同时也覆盖晶片表面。多晶硅用n型掺杂剂重掺杂。
最后，DRAM存储器单元的剩余部分用常规的处理步骤成型，与图1所示的常规结构成型一样。余下的处理步骤包括部分去除多晶硅、环168和沟槽中节点绝缘体164，并形成带162，定义隔离区形成STI 180，淀积和图形化各种层包括栅极堆112，淀积中间绝缘层189，制造触点开口和形成位线185。这些处理步骤由Nesbit等人描述，“一个0.6μm2256Mb带有自对准掩埋带(BEST)的沟槽DRAM存储器单元”，IEDM93-627和El-Kareh等，固体技术，p-89，1997年五月。
参考图3，将描述关于本发明的DRAM存储器单元的实例和参考图4a-g用以形成图3所示DRAM存储器单元的本发明方法的第一个实例。
图3所示，本发明的沟槽电容器包括节点绝缘体164，在环168的上面形成，省略了去除节点绝缘体层的上部的需要。这避免了环和节点绝缘体层上的晶体管上边缘的过渡区处的针孔的形成。此外，沟槽的下部的宽度或直径W2至少等于上部的宽度或直径W1。这样可减少泄露电流和提高电容量。
图3所示，为在DRAM存储器单元100中沟槽电容器160依照本发明的第一个实例。非限制性地，DRAM存储器单元100是MINI单元(MINT＝合并绝缘节点沟槽)带有掩埋带162。其他单元结构，像利用表面带的结构，也是可用的。沟槽108的典型尺寸，在256兆位DRAM芯片使用0.25μm标准，是大约7-8μm深，沟槽开口大约0.25×0.5μm。
图3所示，在衬底101上形成沟槽电容器160。衬底是用含有第一电气类型的掺杂剂轻掺杂。在本实例中，衬底101用p型掺杂剂如硼轻掺杂(p-)。重掺杂p型衬底也是可用的(p+)。例如，p+/p-外延衬底也能被使用。这样的衬底掺杂浓度大约1019cm-3，具有2-3μm厚的p-外延层。B的浓度大约1.5×1016cm-3。p型阱(未示出)用来隔离阵列器件。p型阱掺杂剂浓度大约为5×1017-8×1017cm-3。
本实例中，沟槽的下部的宽度或直径W2等于或大于上部的宽度或直径W1，与上面提到的两步法沟槽刻蚀正相反。任意地，掩埋板165包围着沟槽108的下部。如图，掩埋板165部分重叠在沟槽的上部。掩埋板165用作电容器的一个电极。一般地，沟槽包括第二导电类型的掺杂剂重掺杂的多晶硅161。例如，多晶硅用n型掺杂剂(n+)如As或P重掺杂。在一个实例中，多晶硅161用As重掺杂。As的浓度大约是1019-1020 cm-3。
节点绝缘层164隔离电容器的电极。本实例中，节点绝缘层164衬垫在环的内壁和沟槽下部的侧壁上。节点绝缘层164包括氮化物或氮化物/氧化物。也可用氧化物/氮化物/氧化物或其他适合的绝缘层或绝缘层堆，如氧化物，氮化氧化物或NONO。
通过包含第二导电类型的掺杂剂的掩埋阱170连接电容器中掩埋板165与DRAM阵列中的其他电容器。本实例中，掩埋阱170是注入n型掺杂剂如As或P实现的。掩埋阱170的浓度大约是1×1017-1×1020cm-3。也可以由n型外延层形成掩埋阱170并连接参考电压。通过连接DRAM阵列中电容器的掩埋板165到公共的参考电压，绝缘层164中的最大电场被降到最低，这样提高了可靠性。本实例中，参考电压是位线低点电压值和高点电压值范围的中点，一般表示为VDD/2。也可采用其它的参考电压，如地电位。
掺杂多晶硅161上面是带162。节点结扩散区125或节点结由掺杂剂从多晶硅161外扩散到硅中形成，用以连接晶体管110和电容器160。
沟槽108上部的环168延伸到掩埋板165的顶部。如图，环168轻微凹进到衬底101表面下，以容纳掩埋带162。环168由绝缘材料组成。本实例中，先制造热氧化物层，然后在上面淀积TEOS层。环168防止或减少从节点结到掩埋板的电流泄露。在一个实例中，环大约为1.2μm深和20-90nm厚。
在沟槽108的顶部STI 180，隔离DRAM单元与阵列中的其它单元，防止相邻电容器之间形成垫片。如图，STI 180与沟槽108重叠一部分，剩余部分使电流能在晶体管110和电容器160之间流动。本实例中，STI180额定为重叠了沟槽宽度的一半。STI防止或减少垫片与垫片之间的电流泄露。STI的深度大约为0.25μm。本实例中的掩埋带162由一个多晶硅填充层和掩埋板的界面200和掩埋板与衬底的界面201组成，这将在后面的实例中更详细的讨论。
晶体管110由栅极堆112和漏极/源极扩散区113和114组成。扩散区113，114包括n型掺杂剂，如As或P。扩散区114连接到节点结125。栅极堆112连接到由多晶硅层组成的字线120。典型地，多晶硅是n型掺杂或p型掺杂。任选地，金属硅酸盐层(未示出)形成在多晶硅层上面减少栅极堆112的面电阻。多晶硅和硅酸盐有时称作“polycide”。
覆盖栅极堆112的氮化物层，用作隔离字线的刻蚀掩模。此外，侧壁氧化物(未示出)和衬垫用来隔离字线120。衬垫由氮化物或其他合适的材料组成。衬垫也在形成无边界触点183时被用作刻蚀终止层。无边界触点连接扩散区113和位线185。绝缘层189，如BPSG或其他绝缘材料(如氧化物)，用来隔离位线185和扩散区113，114。
在STI沟槽180上制作透过字线120’。透过字线120’被STI 180和厚的氧化物盖与沟槽108隔离开。本实例中，透过字线的边缘基本上与沟槽侧壁对准。这样的结构称作折叠位线结构。也可使用其他结构，如开放式结构或开放-折叠结构。
如上所述，第一类导电类型是p型和第二类导电类型是n型。本发明也适用于在n型衬底上形成p型多晶硅的电容器。而且，为了获得所需要的电气特征，杂质原子可能在衬底上、阱、掩埋板和其他DRAM单元中的元件中重掺杂或轻掺杂。
尽管第一类导电类型是p型和第二类导电类型是n型，也可使用带有p型多晶硅填充沟槽的n型衬底形成DRAM单元。此外，也可使用垂直晶体管或其他布线类型单元的设计。
图4a-g描述制造图3所示的DRAM存储器单元发明方法的第一个实例。
参考图4a，在衬底101上制造DRAM存储器单元。衬底的主面不重要，任何适宜的方向，如(100)，(110)，(111)都是可用的。本实例中，衬底101是用p型掺杂剂轻掺杂(p-)，如用B。B的浓度大约为1-2×1016cm-3。
衬底101也包括n型掩埋阱170。掩埋阱170由P或As作为掺杂剂。本实例中，掩模被构图来限定掩埋阱区。然后注入n型掺杂剂到衬底101的掩埋阱区。掩埋阱170用来隔离p型阱和衬底101，也在电容器的掩埋板165之间形成导电桥。注入的能量和浓度为大约1.5MeV，约大于1×1013 cm-2。另外，也能在衬底表面上注入和生长外延硅层来形成掩埋阱170。这项技术见Bronner等人的US专利，No.5,250,829，该技术在此引入作为参考。
在衬底101表面上形成焊盘堆107。焊盘堆107由焊盘氧化物层104和焊盘终止层105组成。焊盘终止层105由氮化物组成，用作抛光或后续加工的刻蚀终止层。在终止层焊盘105上，有一硬掩模层106。硬掩模层106由TEOS组成。也可用其他材料，如BSG，作硬掩模层。此外，镀增透膜(ARC)来提高光刻的分辨率。
硬掩模层106用传统的光刻技术形成图形，限定一个在其中形成沟槽的区域102。这些步骤包括淀积光刻胶层，然后用所需图形选择性曝光。光刻胶显影，依赖于所用光刻胶的正负性，曝光的或未曝光的部分被去除。在衬底101表面上刻蚀焊盘堆107的暴露部分。用反应离子刻蚀(RIE)形成深槽108。
在晶片上淀积多晶硅半导体层152，填充沟槽108。也可用非晶硅。也可用具有在1050-1100℃的温度稳定性，并能对氮化物和氧化物选择性去除的其他材料。多晶硅152用作多晶硅牺牲层，随后它被去除。典型地，在沟槽被多晶硅152填充前，同质(native)氧化物151在沟槽侧壁形成衬里。氧化物层151一般厚0.3-5nm。
如图4b所示，多晶硅152凹进到环168的底部。多晶硅152的凹进包括，用CMP(化学机械抛光)，化学干法刻蚀(CDE)或RIE进行平面化，使沟槽108中的多晶硅层顶部和焊盘堆107的顶部共面。RIE使多晶硅152凹进到沟槽108。CDE也能使多晶硅152凹进到沟槽108。最好是用CDE或RIE在一步内使多晶硅152平面化和凹进到距离衬底表面0.5-2μm。
然后在晶片上淀积绝缘层，覆盖焊盘堆107和沟槽侧壁。绝缘层用作形成环168。绝缘层由氧化物组成。本实例中，绝缘层是这样形成的，先生长热氧化物层，然后使用TEOS进行化学汽相淀积(CVD)如等离子体增强CVD(PECVD)或低压CVD(LPCVD)。CVD氧化物可用退火方法使之致密。氧化物层应足够厚以防止垂直泄露，一般大约为10-50nm。绝缘层也可由热氧化物组成。
另一实例中，绝缘层用CVD氧化物形成。CVD氧化物形成后，用退火来使氧化物致密。退火操作在Ar，N2，O2，H2O，N2O，NO或NH3环境中进行。用氧化环境如O2，或H2O来在CVD氧化物下面形成热氧化物。环境中的氧气透过CVD氧化物扩散，并在衬底表面形成热氧化物层。其优点在于如果需要形成热氧化物，不再需要淀积CVD氧化物之前的热氧化步骤。一般退火在温度1000-1100℃下进行大约0.5-3小时。
更进一步参考图4b，用RIE刻蚀绝缘层形成环168的开口。反应离子刻蚀的化学方式被选择，使得对于多晶硅152和氮化物106，氧化物被选择刻蚀。RIE从焊盘堆和开口底部的表面去除绝缘层。留在硅侧壁上的绝缘层形成环168。如图4b所示，环168的顶部有轻微腐蚀，形成锥形顶部。
参考图4c，从沟槽108底部去除多晶硅牺牲层152。去除多晶硅牺牲层152最好用CDE方法。薄的同质氧化物层151一般在曝光后的沟槽侧壁上。薄的同质氧化物层151足够用作CDE刻蚀的终止层。CDE，如，使用NF3+Cl2化学成分能以对于氧化物相对高的选择性来刻蚀硅或多晶硅，使去除多晶硅可用薄的同质氧化物层151作为刻蚀的终止层。例如，从沟槽108去除多晶硅大约有4000∶1的选择性，用同质氧化物层151作为刻蚀的终止层，是有效的。
另一实例，采用带有高Cl2含量的CDE步骤来提高硅或多晶硅对氧化物的刻蚀选择性。大约12 sccm的流动速率可有效地使氧化物刻蚀速率为零，同时多晶硅刻蚀速率大约为2μm/min。这使可用同质氧化物层151作为去除牺牲多晶硅的有效刻蚀终止层。同质氧化物层151的厚度一般应该为0.5-1nm。
另外，可采用湿法刻蚀，使用KOH或HF：HNO3：CH3COOH来去除多晶硅。可是，使用KOH会引起在沟槽侧壁上的K杂质污染，侧壁需要附加的清洁步骤。因为其各向异性，也可用RIE去除多晶硅。适合用RIE去除多晶硅的化学组成包括SF6/NH3/HBr。也可用其他适合多晶硅对氧化物或氮化物选择性刻蚀的化学组成如NH3/HBr或CF4/O2或CF4/O2/Cl2。
多晶硅对氧化物或氮化物在平面上的RIE刻蚀选择性大约小于100∶1，但由于RIE刻蚀过程中离子的运动主要在垂直方向，所以在垂直表面增加到2000∶1。由于多晶硅对氧化物或氮化物在垂直表面上的高选择性，仅仅环168的上部被腐蚀。可是，因为环168在衬底表面下面没有腐蚀，所以这不成问题。
任选地，去除多晶硅后，包含n型掺杂剂如As或P的掩埋板165用作第二电极。环168用作隔离掩模使只有环168下面的区域被掺杂。掺杂剂的浓度大约1×1019-1020 cm-3。为了形成掩埋板，用PH3或AsH3的汽相掺杂，等离子掺杂或等离子浸没离子注入(PIII)方法。这样的技术由Ronsom等提出，J.Electrochemical.Soc.Vol.141，No.5(1994)，pp.1378；US Patent No.5,344,381；US Patent4,937,205，在此引用作为参考。
也可使用利用环168作为掩模的离子注入。用掺杂硅酸盐玻璃如ASG作为掺杂源形成掩埋板165。掺杂源使用掺杂硅酸盐玻璃被Becker等人描述，J.Electrochemical.Soc.，Vol.136(1989)，pp.3033，在此引用作为参考。使用掺杂硅酸盐玻璃时，该层在掩埋板形成之后被去除。
参考图4d，在晶片上淀积节点绝缘层164，覆盖焊盘堆107和沟槽108的内部。节点绝缘层164用作隔离电容器的极板的节点绝缘体。在一个实例中，绝缘层由NO膜堆组成。用淀积氮化物层然后再氧化形成NO膜堆。氮化物层用热氮化作用和CVD氮化物形成，大约5nm厚。氮化物层在大约900℃再氧化。氮化物层的再氧化提高了氮化物边缘的厚度。也可用其他类型的绝缘膜堆，如氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-氧化物-氮化物(ONON)。也可用薄氧化物，氮化物或氮化物氧化物膜。
在晶片表面淀积另一多晶硅层161填充沟槽108，覆盖焊盘堆107，也就是用CVD或其他已知的技术。如图，多晶硅161用n型掺杂剂如P或As掺杂。在实例中，多晶硅层161是保形的，用As掺杂。As的浓度大约为1×1019-1×1020cm-3。掺杂多晶硅161用作电容器的电极。也可用非晶硅制作这层。材料被原位掺杂或后续再掺杂。
参考图4e，选择合适的化学成分如NF3/Cl2或NF3/HBr或SF6，用CDE或RIE方法在多晶硅层161上制成凹坑。另一实例，多晶硅层161大约凹进到焊盘氮化物106的位置。这在后续湿法刻蚀过程中有利地保护焊盘氧化物105。如果底割(undercut)没有问题，多晶硅能凹进到掩埋板的深度。
在图4f中，用湿法去除多晶硅161上的残余节点绝缘层164，如用DHF或HF/丙三醇。然后用BHF湿法刻蚀剥离硬掩模层106。也能用CDE来去除硬掩模106。也可以工艺过程的较早时去除硬掩模层，如在形成沟槽108之后。如图，环168和沟槽中的绝缘层164也有轻微凹进。
如图4g所示，形成掩埋带162。用刻蚀方法使掺杂多晶硅161凹进沟槽中形成掩埋带162。一般用RIE方法刻蚀。单元的非有源区用传统的光刻技术限定，然后用例如RIE进行各向异性刻蚀。非有源区是STI 180形成的区域。
再参考图3，STI 180与沟槽的一部分重叠，切断带162的一部分。在后续退火过程中，掺杂剂透过带162从掺杂多晶硅161向上和向外扩散形成扩散区125。STI的深度大约为0.25μm。一般地，在环168的氧化物顶部下面刻蚀非有源区。一实例中，在衬底表面下刻蚀非有源区，深度为0.25微米。
刻蚀非有源区后，去除光刻胶和ARC层。为了保证无残余光刻胶或ARC，应进行清洗。为防止氧扩散到硅和多晶硅侧壁上，任选的(未示出)衬垫来保护非有源区。衬垫由氮化物组成。一般在形成氮化物衬垫前，在露出的硅上热生长钝化氧化物。氮化物衬垫用低压化学汽相淀积法(LPCVD)形成。
在衬底表面上形成绝缘材料。例如，绝缘材料由SiO2组成。另一实例中，绝缘材料是TEOS。也可用高密度等离子体(HDP)氧化物或其他合适的绝缘材料。绝缘层的厚度足够充满非有源区。既然绝缘层一般是保形的，可使用如CMP的平面化方案。这样的方案由Nesbit等人描述，一个0.6μm2 256Mb带有自对准掩埋带(BEST)的沟槽DRAM存储器单元，IEDM93-627，在此引用作为参考。抛光衬底101的表面使STI 180基本上平坦。
用湿法化学刻蚀去除焊盘终止层105。湿法化学刻蚀对氧化物有选择性。利用湿法化学刻蚀对硅的选择性，焊盘氧化物104也同时被去除。去除焊盘氧化物104后，在晶片表面形成氧化物层。氧化物层指的是栅极牺牲层，用作后续注入时的屏蔽氧化物。
为限定DRAM存储器单元n通道晶体管110的p型阱区域，在氧化物层顶部淀积光刻胶层，并适当构图以曝光p型阱区。如图，p型掺杂剂，如硼(B)被注入阱区。注入足够深的掺杂剂防止击穿和减小方块电阻。掺杂剂剖面应适合所需要的电特性，如需要的栅极阈值电压(Vth).
此外，制造n通道支持电路的p型阱。对互补型金属氧化物半导体器件(CMOS)的互补阱，形成n型阱。限定和形成n型阱需要附加的光刻和注入步骤。与p型阱一样，n型阱剖面被制成适合所需的电特性。阱形成后，去除栅极牺牲层。
形成晶体管110的栅极112的各个层。这包括形成作为栅极氧化物的栅极氧化物层，多晶硅层和氮化物层盖。多晶硅层一般包括金属硅酸盐层，如WSix，形成一polycide以减小方块电阻。各栅极层被图形化形成晶体管110的栅极堆112。用热氧化作用隔离栅极堆的侧壁。
作为字线120’的透过栅极堆一般在沟槽上面形成并用STI 180隔开。用注入n型掺杂剂，如P或As，形成源极/漏极扩散区113和114。一实例中，注入P到源极和漏极扩散区113和114。选择剂量和能量来形成掺杂剖面以实现所需操作特性。为提高源极和漏极对栅极的扩散和对准，采用氮化物间隔层(未示出)。扩散区114连接到扩散区125形成节点连接。
在晶片表面上形成绝缘层189，覆盖栅极112和衬底表面。绝缘层由例如BPSG组成。也可使用由TEOS组成的其他绝缘层。如图，刻蚀无边界触点开孔183使扩散区113露出来。然后用导体材料，如n+掺杂多晶硅，填充触点开孔，在其中形成触点柱。在绝缘层上面形成金属层185表示位线，使其通过触点柱与源极接触。这样，最终得到图3所示结构。
图5描述了依照本发明的DRAM存储器单元的另一个实例，与发明方法的第二个实例相联系；
如图，沟槽电容器160的下部的宽度W2或直径大于上部的宽度或直径W1。增大W1能提高电容器的容量。为实现这样的结构，用CDE方法去除图4b中所描述的牺牲多晶硅层152，该方法使用例如NF3/Cl2。也可用其他对硅有刻蚀选择性的化学成分。此外，使用NF3/HBr，SF6的RIE方法，或使用KOH的湿法刻蚀也可以。用CDE刻蚀扩大沟槽的底部。沟槽的扩大由T.Ozaki等人描述，带有瓶状电容器用于1G位DRAMs的0.228μm2沟槽单元技术，IEDM95，pp.661或美国专利5,336,912，S.Ohtsuki，在此引用作为参考。选用CDE刻蚀的蚀刻剂，使其也能去除沟槽侧壁的薄同质氧化物膜。可通过减小Cl2流量或改变化学成分来减小对氧化物的刻蚀选择性。
湿法刻蚀或CDE是时间控制的，所以去除牺牲多晶硅同时限制进入或接触相邻沟槽。沟槽底部的扩张大约是相邻沟槽最小空间的50％，优选地，小于相邻沟槽最小空间的20-30％。由于相邻沟槽之间空间一般大约等于最小的线宽，扩张需限制在小于最小的线宽的50％。这样将形成一瓶状沟槽，其下面的直径小于两倍最小线宽。优选的，沟槽的扩张大约是最小线宽的20-40％。
去除牺牲多晶硅和刻蚀终止层后，可以任选地形成掩埋板165。可用各种技术如在1000-1100℃时用AsH3或PH3汽相掺杂，As或P的离子注入，等离子掺杂或等离子浸没离子注入来形成掩埋板。然后淀积掺杂多晶硅形成节点电极。掺杂多晶硅填充沟槽的下部形成空隙172。因为空隙172位于沟槽下部，它不影响后续处理或器件功能。也可使用其他增强沟槽电容量的技术，如在沟槽中形成半球状硅颗粒(HSG)，或在节点绝缘体淀积之前使沟槽侧壁粗糙化。
图6a-c描述了制造图3所示的DRAM存储器单元的本发明方法的第三个实例；
参考图6a，形成衬底101。如图，衬底包括掩埋n型阱170。焊盘堆107，由焊盘氧化物层104，焊盘终止层105和硬掩模层106组成，并在衬底101的表面上形成。焊盘堆107被图形化来限定沟槽区102，在上面用RIE形成深沟槽108。
沟槽108形成后，在沟槽侧壁上淀积刻蚀终止层176。如果在沟槽侧壁上的同质氧化物层151(见图4a)太薄(小于1nm)，不能作为刻蚀终止层时，刻蚀终止层176非常有用，。刻蚀终止层176覆盖在焊盘堆107和衬垫沟槽侧壁上。另一实例中，刻蚀终止层由一种多晶硅能被选择去除的材料。刻蚀终止层176足够厚使从沟槽108上去除后续淀积的牺牲多晶硅材料152时不会扩大侧壁，避免了侧壁的变形，例如在焊盘氧化物下发生底割。实际需要的厚度随刻蚀去除牺牲多晶硅152的条件可优选。一般层厚度为1-20nm，更好地为1-5nm。
另一实例中，刻蚀终止层由绝缘材料，如氧化物，氮化物或氮氧化合物组成，并可用不同的技术形成，如热生长或CVD。更好地，刻蚀终止层由氧化物组成。使用氧化物有利于防止在环形成前去除上部分或在牺牲多晶硅去除后去除上部分。
在晶片上淀积牺牲多晶硅层152，来填充沟槽108。牺牲多晶硅层152凹进并从沟槽上部去除，也就是形成沟槽168的底部。任选地，沟槽上部刻蚀终止层的曝光部分，用DHF化学湿法刻蚀去除。然后形成氧化物层167，覆盖在沟槽侧壁的上部和牺牲多晶硅的顶部。绝缘层，用作环氧化物，一般包括CVD氧化物下面的薄的热氧化物。退火使环层致密。也可以用淀积CVD氧化物并在氧化环境中使其致密来形成环氧化物。这加快了在沟槽/CVD氧化物界面上形成热氧化物，提高了环168的可靠性。也可以纯粹热生长形成环的氧化物(如30-40nm)，但这可能引起位错。
参考图6b，环层168用RIE刻蚀形成环168。然后用RIE或CDE去除牺牲多晶硅152。也可用湿法刻蚀去除牺牲材料。氧化物刻蚀终止层防止在去除牺牲多晶硅过程中，沟槽侧壁的扩大。
参考图6c，然后去除氧化物刻蚀终止层176。然后用前面讨论的技术形成掩埋板165。在晶片上淀积绝缘层164，覆盖在环168和沟槽下部的侧壁上。绝缘层用作沟槽电容器的节点绝缘体。然后淀积掺杂多晶硅161，并填充沟槽。继续形成沟槽电容器和存储器单元的过程，如图4d-g所示。
图7a-c描述了制造图3的DRAM存储器单元发明方法的第四个实例；
如图，焊盘堆107由焊盘氧化物层104，焊盘终止层105和硬掩模层(未示出)组成，并在衬底101表面上形成。焊盘堆107图形化来限定沟槽区102。用RIE在沟槽区102形成深沟槽108。在衬底101上也形成n型掩埋阱170。
沟槽形成后硬掩模层106被剥离，在衬底表面上留下焊盘终止层105和焊盘氧化物层104。形成刻蚀终止层176，作为从沟槽去除牺牲多晶硅152的刻蚀终止。刻蚀终止层形成后，淀积牺牲多晶硅152并填充沟槽108。牺牲多晶硅152凹进到所需深度，大约到环168的底部。可用湿法DHF刻蚀或CDE去除刻蚀终止层176的暴露部分。去除刻蚀终止层176的暴露部分也去除了RIE损伤和沟槽的污染，提高后续形成的环168的可靠性。淀积绝缘层167，覆盖沟槽的表面和侧壁。绝缘层用来形成环168。进行退火使绝缘层167致密。或，淀积CVD氧化物和在氧化环境中退火增加CVD氧化物的浓度，并在单一热处理过程中，在CVD氧化物下面形成热氧化层。
参考图7b，用RIE形成环168。RIE之后，去除牺牲多晶硅152和刻蚀终止层176。
参考图7c，用已描述的技术形成掩埋板165。形成节点绝缘体164。然后用N掺杂多晶硅161填充沟槽。
然后依照图4g所示的处理阶段，凹进多晶硅161来限定掩埋板162。去除节点绝缘体164和环氧化物168，淀积多晶硅和不定型硅，并平面化和凹进，形成掩埋板162。在这一点上，接下去的方法已经在图4g讨论过。
联系第四实例，为了适合的薄的刻蚀终止层176，也就是，具有As或P掺杂剂可以扩散的厚度，掩埋板165能用外扩散牺牲多晶硅152形成，为此目的多晶硅152必须是掺杂的(如用As或P)。
图8a-e描述了制造图3的DRAM存储器单元发明方法的第五个实例；
在第五实例中，不是依照第三和第四实例的非掺杂刻蚀终止层176或依照第一和第二实例的同质氧化物151，而是掺杂的刻蚀终止层177(如ASG，PSG，...)被用作形成掩埋板165的掺杂源。
如图8a所示，首先形成沟槽108，如前所述。然后，去除焊盘终止层105上和沟槽108侧壁上的硬掩模层106，ASG层作为刻蚀终止层177，淀积厚度一般10到20nm。如不用ASG，也可以使用PSG或用As或P掺杂的CVD氧化物，例如，用PLAD或离子注入法掺杂。
任选地，在ASG刻蚀终止层177的表面上形成一覆盖层(未示出)，厚度0.5-20nm，如PECVD-TEOS或氮化硅，防止掺杂剂透过ASG刻蚀终止层177进入沟槽108里的牺牲多晶硅152。其后，牺牲多晶硅152淀积在沟槽里和晶片表面上。牺牲多晶硅152不必须掺杂，因为在第五个实例中，它没有掺杂源的功能，但是为了较高的淀积速率应该不掺杂。
一般地，掺杂的ASG刻蚀终止层177依靠材料和沟槽尺寸，厚度能在2-80nm范围内，应该有平面表面和50％的终止覆盖层。通过减小淀积压力，甚至能达到更高比例的终止覆盖层。
如图8b所示，牺牲多晶硅152从衬底101表面凹进大约0.5-2μm，以限定环区域。接着，用BHF湿法刻蚀或CDE刻蚀去除ASG刻蚀终止层177。如果使用任选的氮化物覆盖层，这层必须在ASG层去除前，用CDE(化学干法刻蚀)或湿法刻蚀(如HF/乙烯乙二醇)去掉。
之后，在沟槽侧壁和衬底表面上用CVD氧化淀积厚度10-60nm的环的氧化物层167，或先用热氧化作用形成5-10nm厚，接着用CVD氧化形成10-60nm厚。
如图8c所示，之后，在一单个处理步骤，使环的氧化物层167致密，并从ASG刻蚀终止层177外扩散到掩埋板165，例如在1000℃，1小时内。如果环氧化物层167仅仅用CVD淀积，优点在于首先进行热氧化作用，在900℃，5分钟内(氧透过CVD氧化物扩散)，在硅衬底/环的界面上形成热氧化物，提高形成环168的可靠性。当然热氧化作用能在同样的高温处理步骤中进行，同环的致密化和掩埋板165的扩散一样。
接着，如图8d所示，用反应离子刻蚀形成环168。
最后，如图8e所示，用RIE，CDE或湿法刻蚀牺牲多晶硅152，用BHF湿法刻蚀或CDE刻蚀去除ASG刻蚀终止层177。
之后，淀积节点绝缘体164和填充多晶硅161以达到图7c所示的状态。然后，为达到图4g所示处理阶段，凹进填充多晶硅161限定掩埋板162。去除节点绝缘体164和环氧化物168，并淀积、平面化和凹进多晶硅或非晶硅形成掩埋板162。在这一点上，后续方法已经在图4g中描述。
应该提到依照第五实例的加工顺序，当然也能制造带有增强的沟槽电容器的瓶形沟槽(见图5)。
同样，能用掺杂刻蚀终止层和非掺杂牺牲多晶硅进行工艺流程，与图6所描述相同。不是在沟槽102刻蚀后如图7a所示去除硬掩模层，而是在如图4e所示牺牲多晶硅161的凹进后和暴露节点绝缘体164的凹进后去除。如果多晶硅刻蚀(特别是牺牲多晶硅161的剥离)引起焊盘氮化物的强烈去除时，这个过程是有利的。可是，这过程需要附加刻蚀步骤，增加了一定的制造成本。
在所有进一步的实例中，硬掩模层106在深槽的刻蚀后或者已经被去除，或者如图4所示，在牺牲多晶硅161第一次凹进步骤(图4e)和去除由刻蚀暴露的节点绝缘体164之后被去除。
第五实例的优点是简化的过程，同时形成环168和掩埋板165。掩埋板165与环168的底部自调节，与迄今为止所用方法相反，掩埋板165在氧化物环形成之前用光刻胶凹进工艺形成(见上面Nesbit等人的描述)。之后，在Nesbit等人描述的改进方法中，用多晶硅凹进形成环，使掩埋板和氧化物环可能没有对准(如掩埋板太深或太高使选择的晶体管短路)。在本发明中，这问题由自对准工艺得以解决。
既然刻蚀终止层177是掩埋板166的掺杂源，就没有关于厚度的限制，这相当大的减少对多晶硅凹进工艺和牺牲多晶硅去除工艺的严格选择性的要求(多晶硅对氧化物)。这些刻蚀加工因此更容易控制。
图9a-f描述了制造图3的DRAM存储器单元发明方法的第六个实例；
在第六个实例中，节点绝缘体是在环和掩埋板的形成，并连续从沟槽底部延伸到环的上边缘之后形成的，避免了环下边缘针孔的形成。
特别地，第六个实例使用多层的刻蚀终止层和牺牲多晶硅层。最好是第一刻蚀终止层181，第一牺牲多晶硅层182，第二刻蚀终止层183和第二牺牲多晶硅层184的顺序。
这减轻了对多晶硅刻蚀相对于刻蚀终止层的选择性的严格要求，和对牺牲多晶硅凹进的步骤或去除牺牲多晶硅的步骤以至更多工艺步骤的严格要求。制造成本可能轻微增加，但这方法更可靠和允许采用低刻蚀选择性的工艺和设备。
如图9a所示，首先用已描述的方式制造沟槽108，之后，去除相应的硬掩模层106，仅在焊盘堆107的焊盘终止层105中留下焊盘氧化物层104。
之后，形成第一刻蚀终止层181。用非掺杂同质氧化物(0.3-1nm)，非掺杂热氧化物(0.5-1nm)，湿法化学加工的非掺杂氧化物(0.6nm)或非掺杂CVD氧化物(0.5-1nm)制成。
第一刻蚀终止层181也能被掺杂和用作掺杂源形成掩埋板165(在第五实例中描述)。
之后，在第一刻蚀终止层181上淀积第一牺牲多晶硅层182，即掺杂或未掺杂，掺杂更好。如果第一牺牲多晶硅层182掺杂，对掩埋板165适合的掺杂源为As或P，淀积层厚度10-40nm。掺杂可在原位进行。也可能在未掺杂多晶硅淀积后进行离子注入或等离子体掺杂(PLAD)。
如图9b所示，然后在第一牺牲多晶硅层182上淀积第二刻蚀终止层183，即，如果第一牺牲多晶硅层182或第一刻蚀终止层是掺杂的(如用ASG，PSG，...)，则层183未掺杂，如果第一牺牲多晶硅层182未掺杂，则层183是掺杂的，其具有典型厚度5-50nm，并带有平的表面和台阶覆盖40-50％。
如果使用未掺杂第二刻蚀终止层183，能采用下面的材料：热氧化物(5nm)，湿法化学加工的氧化物(0.6-1nm)或CVD氧化物(1-10nm)。
然后在第二刻蚀终止层183上淀积第二牺牲多晶硅层184，即掺杂或未掺杂，未掺杂更好，具有典型厚度200-300nm以填充沟槽108。如果使用未掺杂层，可得到更高的淀积速率。因为内部层对相应退火步骤中向掩埋板165的外扩散贡献很少或甚至没有，所以掺杂是不必要的。
如图9c，接着第二牺牲多晶硅层184从衬底表面凹进0.5-2μm来限定环区，可用反应离子刻蚀(NF3/HBr或SF6)或CDE(NF3/Cl2)或合适的湿法刻蚀。之后，用BHF湿法刻蚀或CDE刻蚀去除第二刻蚀终止层183。然后凹进第一牺牲多晶硅层182。
如果第一牺牲多晶硅层182比同质氧化物(0.3-0.5nm)厚，则用湿法刻蚀或CDE刻蚀在单独的加工步骤去除。如果不是，可以在沟槽填充的预清洁时进行。
之后，像上面已经详细解释的一样淀积环氧化物层167。
如图9d，在普通的如第五实例的高温步骤，增加环氧化物层168的密度，加入掩埋板165。之后，用RIE使环168开口，如图9e所示。
最后，第二牺牲多晶硅层184，第二刻蚀终止层183，第一牺牲多晶硅层182，第一刻蚀终止层181，被从沟槽108的下部去除，形成如图9f的加工状态。
之后，淀积节点绝缘体164和填充多晶硅161达到图7c所示状态。然后，达到图4g所示状态，填充多晶硅161凹进以限定掩埋带162。去除节点绝缘体164和环的氧化物168，淀积、平面化和凹进用于形成掩埋带162的多晶硅或非晶硅。此时，接下去的方法已经在图4g中描述。
这时，应该提到第六实例也适合形成瓶形沟槽。如图5所示。
第六实例的特殊优点是第二刻蚀终止层的厚度没有限制，因为掺杂剂(As，P)不是必须透过第二刻蚀终止层扩散。第二刻蚀终止层是去除第二牺牲多晶硅层时的刻蚀终止，减轻对凹进多晶硅的和去除牺牲多晶硅的严格地选择性要求(多晶硅对氧化物)。相应的刻蚀加工因此更容易控制。
图10是按照本发明的DRAM存储器单元的另一个实例，与发明方法的第七个实例相联系；
如图3所示，在这一发明的DRAM存储器单元的实例中，对于沟槽电容器160，有两个内部界面200，201，即第一界面在填充多晶硅161和掩埋带162之间，第二界面是在掩埋带162和衬底101中的节点连接扩散区125之间。
使用DRAM存储器单元时，这两个界面200，201使电阻提高并降低了存储器读/写循环的速度。界面200一般是多晶硅/多晶硅界面，界面201一般是硅单晶/多晶硅界面。
如图10所示实例，一个DRAM存储器单元在填充多晶硅161和衬底101中节点结扩散区125之间仅有一个界面201。掩埋带162在本实例中未形成。
这样，本实例在晶体管110和沟槽电容器160之间有较低的过渡电阻，减少失效可能性，当在读/写周期中从沟槽电容器160转换电荷时，可获得更高的读/写速度。
余下的界面201可以是前面的湿法预清洁产生的同质氧化物(如0.3-0.8nm)、或任何适当的生长或淀积的层，如热氧化物或CVD氧化物，氮氧化物或氮化物，厚度范围一般为0.3-2nm。在形成界面201之前，在原位用H2，HF流预清洁或UHV退火。
界面201设计的特殊重要性在于避免无法控制的再结晶，和晶体管110与沟槽电容器160之间掩埋触点的界面缺陷。这实例的重要优点在于仅有单一界面201用于掩埋触点，因为沟槽填充在掩埋触点区限定后进行。因此，读/写周期的电阻减小，工艺的产量相应更好。
图11a-d描述了制造图10的DRAM存储器单元发明方法的第七个实例；
如图11a所示，在依照图7c的处理阶段之后，去除硬掩模层176，在沟槽108中和衬底表面上淀积节点绝缘体164，沟槽108用牺牲材料210填充，这里是光刻胶。
如图11b所示，牺牲光刻胶210首先用CDE刻蚀凹进，然后在其上的环168的上部与节点绝缘体层164，凹进到限定在衬底101的界面201的掩埋触点。也可以用对牺牲光刻胶210和衬底101有选择性的CDE或利用相应的湿法刻蚀来完成。
牺牲光刻胶的替代物是高掺杂多晶硅层(n型掺杂)或非晶硅层，可对氧化物、氮化物和还未掺杂的界面201选择刻蚀。这种情况的优点是可以更好地控制凹进。
任选地，可以在环168从伸出的牺牲光刻胶柱210的侧壁凹进后去除节点绝缘体164。
如图11c，之后用CDE刻蚀或湿法刻蚀去除牺牲光刻胶柱210。
之后，参考图11d，用H2退火或HF流预清洁或UHV退火预清洁。也可用传统的湿法化学预清洁(如BHF等)。
任选地，在界面201上形成屏障膜，例如，薄的氧化物或氮化物或氮氧化物，有或没有前面的预清洁步骤，也就是在原位或晶片不暴露在清洁室的气体中。
淀积多晶硅161填充沟槽108，然后连接它到环108的上部的界面201。如前所述，填充多晶硅161通常用As或P掺杂，浓度为1019-1021cm-3。最后，填充多晶硅161平面化，并凹进到衬底表面下50nm，达到图11d所示的加工阶段。进一步的处理步骤与图4g所示实例相同。
图12是按照本发明的DRAM存储器单元的另一个实例，与发明方法的第八个实例相联系。与图5相似，本发明方法的这七个实例可以被用来形成在图12中描述的瓶形沟槽108。
第七和第八个实例的特殊优点是带有掩埋触点的沟槽单元仅有一个界面，例如，多晶硅/单晶硅，尽管通常至少要两个界面。
这两个实例的特殊步骤是环的形成在节点绝缘体的形成之前，和使用光刻胶凹进工艺限定掩埋触点，如果不用光刻胶，当然也可以使用任何其他的合适材料，对环(氧化物)，绝缘体(氮化物)和衬底(硅)可选择性去除，例如As-或P-掺杂多晶硅，可以用CDE对氧化物，氮化物和未掺杂或P-掺杂的硅选择刻蚀。
尽管本发明的描述以优选实例的形式，但它并不限制于这些实例，可以用各种方式改进。
特别地，引用的材料仅用作例子，他们可以用其他具有合适性质的材料代替。对所列刻蚀和淀积加工也一样。
所示出的实例可以互相结合，依照处理步骤的顺序。

Claims (20)

1.沟槽电容器，特别是用在半导体存储器单元(100)中，具有一绝缘环(168)，包含：
形成于衬底(101)上的沟槽(108)；
所述绝缘环(168)形成于沟槽(108)的上部分；
可选的掩埋板(165)在沟槽(108)下部周围的衬底区作为第一电容器极板；
绝缘层(164)衬垫在沟槽(108)和所述绝缘环(168)之间作为电容器绝缘体；
导电的第二填充材料(161)填充在沟槽(168)内作为第二电容器极板；
其中所述沟槽(108)下部的上端直径至少等于所述沟槽(108)上部的直径。
2.依照权利要求1的沟槽电容器，其中一个带(162)由第三导电填充材料制成，形成所述衬底(101)上的掩埋触点，在所述第二导电填充材料(161)上的所述绝缘环(168)之上形成。
3.依照权利要求1或2的沟槽电容器，其中所述沟槽(108)包含一瓶形结构  和所述第二导电填充材料(161)在其变宽部分的空腔内形成。
4.依照权利要求1或3的沟槽电容器，其中所述第二导电填充材料(161)在绝缘环(168)之上形成带(162)，为所述衬底(101)提供掩埋触点。
5.依照权利要求2至4之一的沟槽电容器，其中在所述掩埋触点区域的所述衬底(101)中形成掺杂剂层(125)。
6.依照权利要求2至5之一的沟槽电容器，其中在所述掩埋触点的界面(201)形成一中间层。
7.依照权利要求2至6之一的沟槽电容器，其中所述绝缘环(168)用CVD氧化物和/或热氧化物形成。
8.一种形成沟槽电容器的方法，特别是用于半导体存储器单元(100)、具有绝缘环(168)的电容器，包含以下步骤：
在衬底(101)上形成一沟槽(108)；
用第一种填充材料(152)填充沟槽的下部；
在所述沟槽(108)上部形成所述绝缘环(168)；
从所述沟槽(108)的下部去除所述第一种填充材料(152)；
可选的在所述沟槽(108)下部周围的衬底区域形成掩埋板(165)作为第一电容器极板；
在所述沟槽(108)下部和所述绝缘环(168)内边形成绝缘层(164)衬垫，作为电容器绝缘体；
用第二导电材料(161)填充所述沟槽(108)作为第二电容器极板。
9.依照权利要求8的方法，其中掩埋板(165)的形成与所述绝缘环是自对准的。
10.依照权利要求8或9的方法，其中所述掩埋板(165)的形成是从第一填充材料(151)外扩散进行的。
11.依照权利要求8，9或10的方法，包含在第二导电填充材料(161)上的绝缘环(168)上用第三导电填充材料形成带(162)的步骤，以便在所述衬底(101)上形成掩埋触点。
12.依照权利要求8到11之一的一种方法，包含在第一填充材料(152)下面在所述沟槽的侧壁上形成刻蚀终止层(151；176；177)的步骤。
13.依照权利要求12的方法，其中掩埋板(165)的形成是从刻蚀终止层(177)外扩散得到的。
14.依照权利要求13的方法，其中掩埋板(165)的形成是从刻蚀终止层(177)外扩散得到的，同时使所述环(168)致密。
15.依照权利要求13的方法，其中掩埋板(165)的形成是从刻蚀终止层(177)外扩散得到的，同时形成和致密化所述环(168)。
16.依照权利要求8的方法，包含在沟槽侧壁形成第一刻蚀终止层(181)，在第一刻蚀终止层(181)上形成第一牺牲层(182)，在第一牺牲层(182)上形成第二刻蚀终止层(183)，和在第二刻蚀终止层(183)上形成第二牺牲层(184)的步骤。
17.依照权利要求8的方法，包含填充用绝缘环(168)、第四填充材料(210)组成的绝缘体层(164)衬垫的沟槽(108)，所述第四填充材料对衬底(101)、绝缘环(168)和绝缘体层(164)有去除选择性；第四填充材料(210)，绝缘环(168)和绝缘体层(164)的凹进限定了衬底掩埋触点的界面(202)；去除所述第四填充材料(210)；和用所述第二导电填充材料(161)填充沟槽(108)的步骤。
18.依照权利要求8到17之一的方法，包含扩大沟槽(108)下部，同沟槽(108)上部相比较形成瓶形的步骤。
19.依照权利要求8的方法，包含通过从所述带(162)外扩散引入掺杂剂材料到掩埋触点区域的衬底(101)内的步骤。
20.存储器元件，特别是DRAM存储器单元，具有依照权利要求1到7中的至少一个，有沟槽电容器和连接其上的选择晶体管。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1301552C (zh) * 2003-07-15 2007-02-21 南亚科技股份有限公司 控制深沟道顶部尺寸的方法
CN1674259B (zh) * 2004-03-26 2010-10-06 三星电子株式会社 带有底切区域中的绝缘层环的沟槽电容器及其制造方法
CN102779723A (zh) * 2011-05-13 2012-11-14 吴江华诚复合材料科技有限公司 一种用于制造沟渠电容器的方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19944012B4 (de) 1999-09-14 2007-07-19 Infineon Technologies Ag Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren
TW452970B (en) * 1999-10-19 2001-09-01 Mosel Vitelic Inc Structure and fabrication process of semiconductor trench-type capacitor
DE19956078B4 (de) * 1999-11-22 2006-12-28 Infineon Technologies Ag Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators
US6833079B1 (en) * 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity
DE10019090A1 (de) * 2000-04-12 2001-10-25 Infineon Technologies Ag Grabenkondensator sowie dazugehöriges Herstellungsverfahren
DE10034003A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
US6445194B1 (en) * 2001-02-16 2002-09-03 International Business Machines Corporation Structure and method for electrical method of determining film conformality
DE10113187C1 (de) * 2001-03-19 2002-08-29 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers
US6566227B2 (en) * 2001-08-13 2003-05-20 Infineon Technologies Ag Strap resistance using selective oxidation to cap DT poly before STI etch
DE10153110B4 (de) * 2001-10-22 2006-11-30 Infineon Technologies Ag Speicherzelle
US6943114B2 (en) * 2002-02-28 2005-09-13 Infineon Technologies Ag Integration scheme for metal gap fill, with fixed abrasive CMP
US6818534B2 (en) * 2002-08-19 2004-11-16 Infineon Technologies Richmond, Lp DRAM having improved leakage performance and method for making same
US6979851B2 (en) * 2002-10-04 2005-12-27 International Business Machines Corporation Structure and method of vertical transistor DRAM cell having a low leakage buried strap
TW584931B (en) * 2003-04-10 2004-04-21 Nanya Technology Corp Collar dielectric process for preventing top size of deep trench from enlargement
US6987042B2 (en) * 2003-05-30 2006-01-17 International Business Machines Corporation Method of forming a collar using selective SiGe/Amorphous Si Etch
US7232718B2 (en) * 2003-09-17 2007-06-19 Nanya Technology Corp. Method for forming a deep trench capacitor buried plate
JP2005175348A (ja) * 2003-12-15 2005-06-30 Toshiba Corp 半導体記憶装置及びその製造方法
TWI260070B (en) * 2004-04-23 2006-08-11 Infineon Technologies Ag A trench and a trench capacitor and method for forming the same
US7223653B2 (en) * 2004-06-15 2007-05-29 International Business Machines Corporation Process for forming a buried plate
JP2006303063A (ja) * 2005-04-19 2006-11-02 Elpida Memory Inc 半導体装置の製造方法
US7153738B2 (en) * 2005-05-19 2006-12-26 International Business Machines Corporation Method for making a trench memory cell
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
TWI278069B (en) * 2005-08-23 2007-04-01 Nanya Technology Corp Method of fabricating a trench capacitor having increased capacitance
US20070090433A1 (en) * 2005-10-26 2007-04-26 International Business Machines Corporation Isolation collar void and methods of forming the same
US7344954B2 (en) * 2006-01-03 2008-03-18 United Microelectonics Corp. Method of manufacturing a capacitor deep trench and of etching a deep trench opening
US7491604B2 (en) * 2006-03-07 2009-02-17 International Business Machines Corporation Trench memory with monolithic conducting material and methods for forming same
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions
US7898014B2 (en) * 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
US7494891B2 (en) * 2006-09-21 2009-02-24 International Business Machines Corporation Trench capacitor with void-free conductor fill
US7846791B2 (en) * 2007-11-08 2010-12-07 International Business Machines Corporation Structure for a trench capacitor
US20130043559A1 (en) * 2011-08-17 2013-02-21 International Business Machines Corporation Trench formation in substrate
KR101877878B1 (ko) * 2012-06-11 2018-07-13 에스케이하이닉스 주식회사 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법
KR102471277B1 (ko) 2018-09-19 2022-11-28 삼성전자주식회사 게이트 절연층을 갖는 반도체 소자

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225698A (en) * 1989-08-12 1993-07-06 Samsung Electronics Co., Inc. Semi-conductor device with stacked trench capacitor
KR920004028B1 (ko) * 1989-11-20 1992-05-22 삼성전자 주식회사 반도체 장치 및 그 제조방법
JP2936659B2 (ja) * 1990-06-28 1999-08-23 日本電気株式会社 ダイナミック型メモリ装置
JPH04328861A (ja) * 1991-04-26 1992-11-17 Texas Instr Japan Ltd 半導体集積回路装置及びその製造方法
JP2819520B2 (ja) 1991-05-07 1998-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｄｒａｍセル
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
US5468979A (en) * 1992-04-30 1995-11-21 Nippon Steel Corporation Semiconductor device having trench type capacitors formed completely within an insulating layer
US5528062A (en) * 1992-06-17 1996-06-18 International Business Machines Corporation High-density DRAM structure on soi
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
JP3107691B2 (ja) * 1993-12-03 2000-11-13 株式会社東芝 半導体記憶装置及びその製造方法
US5936271A (en) 1994-11-15 1999-08-10 Siemens Aktiengesellschaft Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers
KR0151385B1 (ko) * 1994-11-21 1999-03-30 문정환 반도체 메모리 장치 및 그 제조방법
US5576240A (en) * 1994-12-09 1996-11-19 Lucent Technologies Inc. Method for making a metal to metal capacitor
US5658816A (en) 1995-02-27 1997-08-19 International Business Machines Corporation Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond
US5665622A (en) * 1995-03-15 1997-09-09 International Business Machines Corporation Folded trench and rie/deposition process for high-value capacitors
US5545583A (en) * 1995-04-13 1996-08-13 International Business Machines Corporation Method of making semiconductor trench capacitor cell having a buried strap
US5827765A (en) * 1996-02-22 1998-10-27 Siemens Aktiengesellschaft Buried-strap formation in a dram trench capacitor
US5656535A (en) 1996-03-04 1997-08-12 Siemens Aktiengesellschaft Storage node process for deep trench-based DRAM
US5793075A (en) * 1996-07-30 1998-08-11 International Business Machines Corporation Deep trench cell capacitor with inverting counter electrode
US5811848A (en) * 1996-08-16 1998-09-22 United Microelectronics Corporation Capacitor structure for a semiconductor memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1301552C (zh) * 2003-07-15 2007-02-21 南亚科技股份有限公司 控制深沟道顶部尺寸的方法
CN1674259B (zh) * 2004-03-26 2010-10-06 三星电子株式会社 带有底切区域中的绝缘层环的沟槽电容器及其制造方法
CN102779723A (zh) * 2011-05-13 2012-11-14 吴江华诚复合材料科技有限公司 一种用于制造沟渠电容器的方法

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Publication number Publication date
KR20000006181A (ko) 2000-01-25
EP0966043A1 (en) 1999-12-22
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