JP2000036578A - 絶縁用カラ―を持つトレンチコンデンサ及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 半導体メモリセルで使用される改善されたト
レンチコンデンサを提供すること。 【解決手段】 このコンデンサーは基板に形成されたト
レンチを持つ絶縁カラーを含み、前記絶縁カラーは前記
トレンチの上側の領域に形成され、第１のコンデンサー
プレートとして前記トレンチの前記下側の領域を囲む前
記基板領域内に任意的に埋め込みプレートと、コンデン
サーの誘電体として、前記トレンチの前記下側の領域及
び前記絶縁カラーとを裏打ちするための誘電体層と、第
２のコンデンサープレートとして前記トレンチを満たす
導電性の第２の充填の材料とを有し、少なくとも前記ト
レンチの前記下側の領域の前記直径は、前記トレンチの
前記上側の領域の前記直径に等しい。さらに、本発明は
対応する製法を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁カラーを持っ
ているトレンチコンデンサに、そして対応する製造方法
に関する。

【０００２】

【従来の技術】集積回路（ＩＣ）か、又はチップは、電
荷の蓄積の目的でコンデンサーを使っている。電荷を蓄
積するのにコンデンサーを使うＩＣの１例は、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）チップなどの
メモリＩＣである。コンデンサー内の電荷のレベル
（「Ｏ」か「１」）は、データの１つのビットを表して
いる。

【０００３】１つのＤＲＡＭチップは、列と行とに従っ
て内部接続されているメモリセルのアレイを含んでい
る。通常、列と行の接続はそれぞれ、ワードライン及び
ビットラインと呼ばれている。メモリセルからデータを
読み出すか、又はメモリセルにデータを書くのは、適切
なワードライン及びビットラインをアクティブにするこ
とによって、実行される。

【０００４】通常、ＤＲＡＭメモリセルは１つのコンデ
ンサーに接続された１つのトランジスタを含んでいる。
このトランジスタは、チャンネルによって切り離された
２つの拡散領域を含んでおり、その上には、１つのゲー
トが位置している。拡散領域の間での電流の方向によっ
て、１つはソースとして、そしてもう片方はドレインと
呼ばれる。ここでは拡散領域を呼ぶための用語「ドレイ
ン」と「ソース」は、互換性をもって使用されている。
ゲートは１つのワードラインに接続され、そして拡散領
域の１方は１つのビットラインに接続されている。もう
片方の拡散領域は、コンデンサーに接続される。ゲート
に適切な電圧をかけると、トランジスタはスイッチオン
されて、電流が拡散領域の間のチャンネルを通して流れ
るので、コンデンサーとビットラインとの間に接続を形
成することが可能になる。トランジスタをスイッチオフ
すると、チャンネルを通して流れていた電流が妨げられ
て、この接続は断ち切られる。

【０００５】コンデンサー内に蓄積された電荷は、そこ
からの電流の漏出のために、時間がたつにつれて消散す
る。電荷が不確定のレベル（スレッショールドの下にお
ける）にまで消散する前に、ノードはリフレッシュされ
なければならない。

【０００６】シュリンクデバイスへの継続的な要求は、
より大きい密度と、より小さい外形サイズ及びセルエリ
アを持つＤＲＡＭのデザインを容易にしてきた。

【０００７】より少ない表面積を占領するセルを作り出
すために、コンデンサーのような、より小さい部品が使
用されている。しかしながら、より小さいコンデンサー
の使用は記憶容量の減少へとつながる。それはメモリ素
子の性能と運転可能性に悪い影響を与えることになる。

【０００８】例えば、センスアンプは、セルの中の情報
を確かに感知するために適切な信号レベルを必要とす
る。蓄積用コンデンサ対ビットラインコンデンサの比率
は、信号レベルを決定する上において決定的である。こ
のコンデンサーが小さくなり過ぎるならば、この比率は
わずかであっても、適切な信号を提供することができ
る。また、より小さい記憶容量は、より高いリフレッシ
ュ周波数を必要とする。

【０００９】ＤＲＡＭで一般的に使われるコンデンサー
の１つのタイプは、トレンチコンデンサである。トレン
チコンデンサは、シリコン基板内い三次元的な構造で形
成される。

【００１０】トレンチコンデンサの体積か、又は容量を
増加させることは、基板内により深くエッチングするこ
とによって達成することができる。そのようにしてトレ
ンチコンデンサの容量を増加させても、セルの表面積は
増加しない。

【００１１】従来のトレンチコンデンサは基板内にエッ
チングされる１つのトレンチを含んでいる。このトレン
チは普通、ｎ⁺ドープされた多結晶シリコンで満たされ
る。それはコンデンサーの電極（蓄積用ノードと呼ばれ
る）として役立つ。付加的に、「埋め込みプレート」と
呼ばれるコンデンサーの２番目の電極が、添加物ソース
から外側拡散されたｎ⁺添加物によって、トレンチの下
側の部分を囲む基板の領域に形成される。ヒ素のドープ
された珪酸塩ガラス（ＡＳＧ）などの、ｎ⁺ドープされ
た珪酸塩ガラスは、添加物ソースとして役立つ。

【００１２】窒化物を含むノード誘電体は、コンデンサ
ーの２つの分離された電極を提供する。

【００１３】トレンチの上部には、誘電体カラーが備え
られ、ノードジャンクションから埋め込みプレートへの
漏れを防ぐ。カラーが形成されることになっているトレ
ンチの上部のノードの誘電体は、カラーの構成の前に取
り除かれる。窒化物の除去は、カラーに沿った垂直な洩
れを防ぐ。

【００１４】しかしながら、窒化物層の上部の除去は、
カラーの底の部分とノード誘電体の上側の縁との間のト
ランジションのピンホールを生成させる。そのようなピ
ンホールは、ノードの誘電体の品質を下げ、そしてトレ
ンチからの電荷洩れのかなりの源となる。逆にこれはそ
の性能に影響を与えて、トレンチコンデンサの保持時間
を減少させる。

【００１５】ピンホールの形成を防ぐために、２ステッ
プトレンチエッチング処理が提案された。第１に、反応
イオンエッチング（ＲＩＥ）によってカラーの深さま
で、そのトレンチが部分的にエッチングされる。ＲＩＥ
はハードエッチマスクに選択的である。ＲＩＥに使われ
る標準的化学物質は、例えばＮＦ₃／ＨＢｒ／Ｈｅ／Ｏ₂
を含んでいる。酸化物の層が次に、蒸着され、エッチン
グされるて、トレンチ側壁上にカラーが形成される。Ｒ
ＩＥであるようなエッチングは、シリコンに対して選択
的であり、例えばＣＨＦ₃／Ｈｅ／０₂，ＣＨＦ₃／Ａ
ｒ，Ｃ₄Ｆ₈／Ａｒ又はＣＦ₄化学物質が使用される。ト
レンチの残っている部分は、カラー構成の後にエッチン
グされる。そして、ノード誘電体は次に、トレンチ側壁
のカラーと下側の部分の上に形成される。そのような処
理は、ノードの誘電体の上部を取り除く必要性を排除し
て、その結果、ピンホールが形成されるのを防ぐ。

【００１６】そのような２ステップトレンチ形成はピン
ホールを防ぐことにおいては有効であるが、シリコンを
取り除くための第２のＲＩＥステップはカラーの過度の
浸食を引き起こすことがある。カラーの劣化は洩れを生
じさせる。その上、２番目のＲＩＥトレンチエッチング
に関しては、カラーはハードエッチングマスクとして作
用して、カラーの内側の円周のそれに等しい直径を持っ
ているトレンチの下側の部分を生成する。

【００１７】したがって、トレンチの下側の部分は上部
よりも小さく、その上部はカラーの外側の円周に関して
おおよそ等しい直径を有している。これはコンデンサー
の容量を減少させるので、望ましくない。

【００１８】

【発明が解決しようとする課題】したがって、減少した
電荷洩れと増加した容量とを有する、絶縁カラーを持
つ、改良されたトレンチコンデンサを提供することが、
本発明の目的である。本発明の別の目的は、それに対応
する製法を提供することである。

【００１９】

【課題を解決するための手段】本発明によれば、この目
的は請求項１で規定される絶縁カラーを持つトレンチコ
ンデンサによって達成される。そのうえ、この目的は請
求項８で規定される方法によって達成される。

【００２０】

【発明の実施の形態】望ましい実施例は、それぞれの従
属する請求項に記載されている。

【００２１】本発明による方法は、公知の解決策に比較
して特定の利点を有している。すなわち、それがカラー
及び埋め込みプレートを同時に製造することができる簡
易化された処理を提供し、そのようにして製造の間のか
なりのコストダウンを可能とさせる。埋め込みプレート
は、より低いカラーのエッジに関して自己調節される。
その上、ノード誘電体の信頼性は改良される。それは、
ノード誘電体がカラー及び埋め込みプレートの形成の後
に形成されて、そして連続的にトレンチ底から絶え間な
くカラーの上側の縁まで広がっていて、その結果、カラ
ーの下側のエッジにおけるピンホールの形成を防ぐこと
になる。

【００２２】本発明は、修正されたトレンチコンデンサ
を提供する。それはメモリセルにおいて、特にＤＲＡＭ
メモリセルにおいて使われることができる。このトレン
チコンデンサは、シングルステップで基板内に完全なト
レンチを形成することによって、形成される。このトレ
ンチは、例えば、多結晶シリコン又はアモルフォスシリ
コンのような半導体の材料で満たされる。トレンチの上
部の中の多結晶シリコンが取り除かれて、そして誘電体
カラーがその中に形成される。そして次に、多結晶シリ
コンはトレンチの底の部分から取り除かれる。次に、カ
ラーに、そしてトレンチの底の部分におけるトレンチ側
壁に存在するノード誘電体が形成される。トレンチコン
デンサの電極として役立つ、ドープされた材料でトレン
チが満たされる。

【００２３】発明の望ましい実施例は、図面に描かれ
て、そして以下の説明で詳細に説明される。

【００２４】

【実施例】どんなトレンチコンデンサにも適用できるの
ではあるが、本発明とその基本的な課題は、以下のＤＲ
ＡＭメモリセルにおいて使用されるトレンチコンデンサ
に関して説明される。そのようなメモリセルは、例えば
ランダムアクセスメモリー（ＲＡＭ）、ダイナミックラ
ンダムアクセスメモリー（ＤＲＡＭ）、同期ＤＲＡＭ
（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、及
びリードオンリーメモリ（ＲＯＭ）のような集積回路
（ＩＣ）内で使用される。他のＩＣは、プログラマブル
ロジックアレイ（ＰＬＡ）、特定用途向けＩＣ（ＡＳＩ
Ｃ）、合併されたロジック／メモリＩＣ（埋め込みＤＲ
ＡＭ）、又はいかなる他の回路デバイスなどの論理デバ
イスをも含んでいる。通常、複数のＩＣはシリコンウェ
ーハなどの半導体基板上に平行に製造される。処理の後
には、このウェーハは、複数の個々のチップにＩＣを切
り離すために切られる。次に、このチップは例えば、コ
ンピュータシステム、携帯電話、携帯情報端末（ＰＤ
Ａ）及び他の製品のような、市場製品における使用のた
めに、最終的な製品としてパッケージされる。議論を分
かりやすくする目的のために、本発明は単一のメモリセ
ルを形成するという前提で説明される。

【００２５】本発明を説明する前に、２ステップエッチ
ング処理を使用する従来のトレンチコンデンサＤＲＡＭ
メモリセルの製造に関する説明が提供される。

【００２６】図１を参照すると、従来のトレンチコンデ
ンサＤＲＡＭメモリセル１００が示されている。そのよ
うな従来のトレンチコンデンサＤＲＡＭメモリセルは、
例えばネスビット氏他による、ＩＥＤＭ ９３−６２７
による、自己整合形の埋め込みストラップ（ＢＥＳＴ）
を持つ０．６μｍ²２５６ＭｂのトレンチＤＲＡＭセ
ル、で説明されており、これはすべての目的のために参
照としてこの明細に取り入れられている。

【００２７】ＤＲＡＭセルは、基板１０１内に形成され
たトレンチコンデンサ１６０を含んでいる。この基板は
ホウ素（Ｂ）などのＰ形添加物（ｐ^-）で軽くドープさ
れている。トレンチは通常、砒素（Ａｓ）又はリンの
（Ｐ）などのようなｎ形添加物（ｎ⁺）によって強度に
ドープされた多結晶シリコン１６１で満たされている。
任意的に、例えばＡｓドープされた埋め込みプレート１
６５が、トレンチ１０８の下側の部分を囲む基板内に設
けられる。このＡｓは トレンチ１０８の側壁上に形成
される、ＡＳＧなどの添加物ソースからシリコン基板１
０１内に拡散される。多結晶シリコン１６１及び埋め込
みプレート１６５は、コンデンサーの電極として役立
つ。ノード誘電体１６４は、これらの電極を分離させ
る。

【００２８】ＤＲＡＭセル１００はまた、トランジスタ
１１０を含んでいる。トランジスタ１１０はゲート１１
２及び拡散領域１１３及び１１４を含んでいる。チャン
ネル１１７によって分離されている拡散領域１１３、１
１４は、リンの（Ｐ）などのｎ形添加物をインプラント
することによって、形成される。「ノードジャンクショ
ン」と呼ばれるノードジャンクション拡散領域１２５
は、コンデンサー１６０をトランジスタ１１０へ結合す
る。コンデンサージャンクション拡散領域１２５は、埋
め込みストラップ１６２を通した、トレンチ多結晶シリ
コン１６１からの外側拡散添加物によって形成される。

【００２９】カラー１６８は、トレンチ１０８の上部に
形成される。ここで使用されているように、トレンチ１
０８の上部はカラー１６８を含んでいるセクションであ
る。そしてトレンチの下側の部分はカラー１６８の下の
セクションである。カラー１６８は、ノードジャンクシ
ョン１６２の埋め込みプレート１６５への漏洩電流を防
ぐ。洩れ電流は、メモリセルの保持時間を悪化させ、リ
フレッシュ周波数を増加させるので性能に悪影響を与え
ることから望ましくない。

【００３０】Ｐ又はＡｓのようなｎ形添加物を含んでい
る埋め込みウェル１７０は、基板１０１の表面の下に設
けられる。埋め込みｎ形ウェル１７０内の添加物のピー
ク濃度は、カラー１６８の底に関して存在している。埋
め込みプレート１６５と比べて、通常、ウェル１７０は
軽くドープされている。埋め込みウェル１７０は、メモ
リセルアレイ内のＤＲＡＭメモリセルの埋め込みプレー
ト１６５を接続するのに役立つ。

【００３１】ゲート１１２に、そしてビットライン１８
５に、適切な電圧を提供することによるトランジスタ１
１０の活性化は、トレンチコンデンサ１６０への接続を
提供する。一般には、ゲート１１２はワードライン１２
０と結合され、そして拡散領域１１３は接触部１８３を
通してＤＲＡＭアレイ内のビットライン１８５に結合さ
れる。ビットライン１８５は、中間レベル誘電体層１８
９によって拡散領域１１３、１１４から隔離される。

【００３２】浅いトレンチ絶縁（ＳＴＩ）１８０は、Ｄ
ＲＡＭメモリセル１００を他のメモリセルから又は他の
電気デバイスから絶縁するために備えられる。示されて
いるように、別のワードライン１２０’はトレンチ１０
８の上に形成されて、そしてＳＴＩ１８０によってそこ
から絶縁される。ＳＴＩ１８０を通過するワードライン
１２０’は、「通過ワードライン」と呼ばれる。そのよ
うな構成は、フォールデッドビットラインアーキテクチ
ャと呼ばれている。

【００３３】図２〜４は、図１の従来のトレンチコンデ
ンサを形成するための２ステップトレンチエッチング処
理を示している。図２を参照すると、１つのパッドスタ
ック１０７が基板１０１の表面上に形成されている。基
板１０１は、埋め込みｎ形ウェル１７０を含んでいる。
このウェルは、トレンチコンデンサの埋め込みプレート
を接続するのに使用される。

【００３４】パッドスタック１０７は、いくつかの層、
特にハードマスク層１０６と、パッドストップ層１０５
と、そしてパッド酸化物層１０４とを含んでいる。ハー
ドマスク層１０６は、トレンチがその中に形成されるこ
とになっている領域１０２を規定するために従来の写真
製版の技法を用いてパターン化されている。１番目のＲ
ＩＥは、トレンチ部１０８ａを形成するために実行され
る。そのトレンチ部１０８ａはカラー１６８の深さに等
しい深さを持っている。

【００３５】パッドスタック１０７とトレンチの側壁を
覆っている熱酸化物の層などの酸化物の層１６７は、ウ
ェーハに蒸着される。酸化物の層１６７はカラー１６８
として役立つ。酸化物の層１６７を高密度化させて酸化
物の品質を改良するために、焼きなましが実行される。
通常、これは１０００℃のアルゴンガス雰囲気内で実行
される。

【００３６】図３を参照すると、パッドスタック１０７
における、及びトレンチの底における酸化物１６７が取
り除かれている。この目的のために、例えば、酸化プラ
ズマエッチングなどのＲＩＥが使用されている。こうし
て、カラー１６８が形成される。

【００３７】図４に示されているように、第２のＲＩＥ
は、トレンチの下部１０８ｂを形成するために実行され
る。第２のＲＩＥは例えば、シリコンプラズマエッチン
グである。カラー１６８は、ＲＩＥの間にはエッチング
マスクとして作用する。その結果、トレンチ１０８ｂの
下側の部分は、Ｗ₂の幅を有し、この幅はトレンチ１０
８ａの上部の幅Ｗ₁以下である。これはトレンチコンデ
ンサの容量を減少させるので、望ましくない。しかも、
第２ＲＩＥがカラーの上部を浸食する可能性もあり、こ
れは逆にコンデンサーの保持時間に悪影響を与える洩れ
に通じることになる。

【００３８】トレンチの下側の部分の形成の後に、ｎ形
の埋め込みプレート１６５が任意的に形成される。埋め
込みプレートは例えば、ガスフェーズドーピング、プラ
ズマドーピング又はイオンインプラントによって形成さ
れる。そうでなければ、添加物ソースを提供するために
トレンチ側壁を裏打ちするようドープされた珪酸塩ガラ
スが蒸着される。ドライブイン焼きなましによって、こ
の添加物ソースから基板１０１内に添加物が拡散され
る。ドープされた珪酸塩ガラスの除去は例えば、ＢＨＦ
を持つ化学エッチングによって達成される。

【００３９】そして、トレンチの側壁を覆うようにウェ
ーハ上にノード誘電体層（示されていない）を蒸着する
ことによって、メモリセルが完成する。次に、トレンチ
は多結晶シリコンで満たされる。これもまた、ウェーハ
の表面を覆うようにされる。この多結晶シリコンは、ｎ
形添加物で強度にドープされている。

【００４０】最終的には、図１で示される従来の構造を
形成するために、ＤＲＡＭセルの残っている部分が従来
の処理ステップによって形成される。残っている処理ス
テップは、トレンチ内のカラー１６８及びノード誘電体
１６４の多結晶シリコンの部分的な除去と、ストラップ
１６２を形成することと、ＳＴＩ１８０を形成するため
に絶縁領域を規定することと、ゲートスタック１１２を
含む様々な層を蒸着し、そしてパターン化することと、
中間レベル誘電体層１８９を蒸着することと、接触部開
口を生成することと、そしてビットライン１８５を形成
することとを含んでいる。これらの処理ステップは、例
えば、ＩＥＤＭ９３−６２７に著されているネスビット
氏他による、自己整合される埋め込みストラップ（ＢＥ
ＳＴ）を持つ０．６μｍ²２５６ＭｂのトレンチＤＲＡ
Ｍセルにおいて、そして１９９７年５月のソリッドステ
ートテクノロジー誌８９ページにＥ１−カレフ氏他によ
る論文において説明されている。

【００４１】次に図５を参照しながら、本発明によるＤ
ＲＡＭセルの実施例が、そして図６〜１２を参照しなが
ら、図５のＤＲＡＭメモリセルを形成するための発明的
な方法の最初の実施例が説明される。

【００４２】図５の発明的なトレンチコンデンサは、ノ
ード誘電体１６４を含んでいる。それはカラー１６８を
覆うステップ形状に形成される。これによってノード誘
電体層の上部を取り除くという必要性を排除することが
できる。これはカラーのトランジションにおける、そし
てノード誘電体層の上側のエッジにおけるピンホールの
形成を避けることができるものである。さらに、トレン
チの下側の部分は、Ｗ ₂の直径又は幅を含んでおり、こ
れは上部の幅又は直径Ｗ₁に関して、少なくとも等しい
大きさである。そのようにして、減少された漏洩電流及
び増加した容量が達成される。

【００４３】図５は、本発明の最初の実施例に従ってＤ
ＲＡＭメモリセル１００内に実現されるトレンチコンデ
ンサ１６０を示している。非制限的な説明として、ＤＲ
ＡＭメモリセル１００は、埋め込みストラップ１６２を
持つＭＩＮＴセル（ＭＩＮＴ＝合併絶縁ノードトレン
チ）である。表面ストラップを利用するような、他のセ
ル構成もまた有用である。例えば、０．２５μｍの設計
ルールを使用する２５６メガバイトのＤＲＡＭチップに
おいて実現されるトレンチ１０８の標準的寸法は、約７
〜８μｍの深さであり、約０．２５μｍ×０．５μｍの
トレンチ開口を有している。

【００４４】図５に示されているように、トレンチコン
デンサ１６０は基板１０１内に形成される。例えば、基
板は第１の電気型式を有する添加物で軽くドープされて
いる。この実施例では、基板１０１は、Ｂなどのｐ形添
加物（ｐ^-）で軽くドープされている。また、強度にド
ープされたｐ形基板（ｐ⁺）の使用も有用である。例え
ば、ｐ⁺／ｐ^-のエピタキシャル基板も使用することがで
きる。そのような基板は、標準的に２〜３μｍの厚みの
ｐ^-エピタキシャル層を持つ、およそ１０¹⁹ｃｍ^-3の添
加物濃度を有している。Ｂの濃度は、およそ１．５×１
０¹⁶ｃｍ^-3である。ｐ形ウェル（示されていない）は、
アレイデバイスを絶縁するために備えられる。ｐ形ウェ
ルの添加物濃度は、およそ５×１０¹⁷−８×１０¹⁷ｃｍ
^-3である。

【００４５】この実施例では、トレンチの下側の部分
は、Ｗ₂の幅又は直径を有している。これは上部での幅
又は直径のＷ₁に実効的におおよそ等しいか、又は大き
い。これは２ステップトレンチエッチング方法によって
形成された、上記のトレンチコンデンサとは反対であ
る。任意的に、埋め込みプレート１６５はトレンチ１０
８の下側の部分を囲んでいる。示されているように、埋
め込みプレート１６５はトレンチの上部と部分的に重な
っている。埋め込みプレート１６５は、コンデンサーの
電極として役立つ。通常、このトレンチは第２の電気的
型式を持つ添加物で強度にドープされた多結晶シリコン
１６１を含んでいる。例えば、多結晶シリコンはＡｓ又
はＰなどのｎ形添加物（ｎ＋）で強度にドープされてい
る。１つの実施例においては、多結晶シリコン１６１は
Ａｓによって強度にドープされている。Ａｓの濃度は約
１０¹⁹〜１０²⁰ｃｍ^-3である。

【００４６】ノード誘電体層１６４は、コンデンサーの
電極を分離させる。この実施例では、ノードの誘電体１
６４がカラー１６８の内側の側壁と、そしてトレンチの
下側の部分のトレンチ側壁とを裏打ちする。ノード誘電
体１６４は、例えば窒化物又は窒化物／酸化物を含んで
いる。また、酸化物／窒化物／酸化物か、又は他の適当
な誘電体層又は酸化物、窒化酸化物又はＮＯＮＯのよう
な層のスタックも役に立つ。

【００４７】ＤＲＡＭアレイの中の、コンデンサーの埋
め込みプレート１６５の他のコンデンサーとの接続は、
２番目の伝導率の添加物を含む埋め込みウェル１７０に
よって達成される。本実施例では、埋め込みウェル１７
０は、Ａｓ又はＰなどのｎ形添加物のインプランテーシ
ョンによって形成される。埋め込みウェル１７０の濃度
量は、約Ｉ×ｌＯ¹⁷〜Ｉ×ｌＯ²⁰ｃｍ^-3に達する。埋め
込みウェル１７０はまた、ｎ形のエピタキシャル層で形
成されてもよく、そして基準電圧に接続されることもで
きる。ＤＲＡＭアレイ内のコンデンサーの埋め込みプレ
ート１６５を共通の基準電圧へ接続することによって、
誘電体層１６４内の最大電界は最小にされて、その結
果、信頼性を改良する。この実施例では、基準電圧は、
一般的にＶＤＤ／２と呼ばれるビットラインの低及び高
電圧限界の間の中間値である。また、グランド電位など
の他の基準電圧も適用できる。

【００４８】ストラップ１６２は、ドープされた多結晶
シリコン１６１の上に備えられる。

【００４９】ドープされた多結晶シリコン１６１からシ
リコン内への添加物の外側拡散ドープは、次にノードジ
ャンクション拡散領域１２５を形成するか、又はトラン
ジスタ１１０とコンデンサー１６０を接続するノードジ
ャンクションを形成する。

【００５０】カラー１６８は、トレンチ１０８の上部に
備えられ、そして埋め込みプレート１６５の先端に達す
る。示されているように、カラー１６８は、埋め込みス
トラップ１６２を収容するために、基板１０１の表面の
下側でわずかに欠けている。

【００５１】カラー１６８は、誘電体材料を含んでい
る。本実施例では、熱酸化物の層は最初に形成されて、
次に、ＴＥＯＳ層がその上に蒸着される。カラー１６８
は、ノードジャンクションから埋め込みプレートへの洩
れを防ぐか、または減少させる。１つの実施例ではカラ
ーは深さおよそ１．２μｍであり、２０〜９０ｎｍの厚
さである。

【００５２】アレイの中の他のセルからＤＲＡＭセルを
絶縁するために、そして隣接しているコンデンサーの間
でストラップ構成を防ぐために、ＳＴＩ１８０がトレン
チ１０８の先端部分に備えられる。示されているよう
に、ＳＴＩ１８０はトレンチ１０８の一部分と重ね合わ
され、残りの部分は、トランジスタ１１０とコンデンサ
ー１６０との間を電流が流れるのを許容するままにされ
る。この実施例では、ＳＴＩ１８０は、名目上はトレン
チ幅のおよそ半分に重ね合わされる。ＳＴＩは、ストラ
ップからストラップへの漏洩電流を防ぐか、又は減少さ
せる。ＳＴＩの深さはおよそ０．２５μｍである。

【００５３】この実施例の埋め込みストラップ１６２
は、２００で指定されるインタフェース多結晶シリコン
充填／埋め込みストラップと、そして２０１として指定
されるインタフェース埋め込みストラップ／基板とを含
んでおり、これについては以下で説明される実施例にお
いて詳細に議論される。

【００５４】トランジスタ１１０は、ゲートスタック１
１２と、ドレイン／ソース拡散領域１１３及び１１４と
を含んでいる。拡散領域１１３、１１４はＡｓ又はＰな
どのｎ形添加物を含んでいる。

【００５５】拡散領域１１４は、ノードジャンクション
１２５に接続される。ワードライン１２０に接続される
ゲートスタック１１２は、多結晶シリコン層を含んでい
る。通常は、多結晶シリコンはｎ又はｐ形添加物でドー
プされる。任意的に、金属珪化物層（示されていな）
は、ゲートスタック１１２のシート抵抗を抑えるため
に、多結晶シリコン層の上に形成される。多結晶シリコ
ン及び珪化物は時々“ポリサイド”と呼ばれる。

【００５６】ゲートスタック１１２は、窒化物層でキャ
ップをされ、その窒化物層はワードラインを絶縁するた
めのエッチングマスクとして使用される。さらに、側壁
酸化物（示されていな）とライナーとは、ワードライン
１２０を絶縁するのに使用される。例えば、ライナー
は、窒化物又は他の適当な材料を含んでいる。ライナー
はまた、ボーダレス接触部１８３の構成の間のエッチス
トップとして役立つ。ボーダレス接触部は、拡散領域１
１３とビットライン１８５の間の接続を提供する。ＢＰ
ＳＧや酸化物などの他の誘電体材料のような誘電体層１
８９は、ビットラインが１８５を拡散領域１１３，１１
４から絶縁する。

【００５７】通過ワードライン１２０’は、ＳＴＩトレ
ンチ１８０の上に形成される。

【００５８】通過ワードライン１２０’は、ＳＴＩ１８
０と厚いキャップ酸化物によって、トレンチ１０８から
絶縁される。この実施例では、通過ワードラインのエッ
ジは実質的にトレンチ側壁に整合される。そのような構
成は、フォールデッドビットラインアーキテクチャと呼
ばれている。また、例えばオープン又はオープンフォー
ルデッドアーキテクチャのような他の構成も役に立つ。

【００５９】説明されたように、第１の電気的型式はｐ
形であり、第２の電気的型式ｎ形である。本発明はま
た、ｎ形基板内に形成されたｐ形多結晶シリコンを持つ
トレンチコンデンサにも適切である。さらに、必要な電
気特性を獲得するために、基板、ウェル、埋め込みプレ
ート及びＤＲＡＭセルの他の素子を不純物原子によって
強度に、又は軽くドープすることも可能である。

【００６０】第１の電気的型式はｐ形であり、第２の電
気的型式はｎ形であるとしても、ｐ形の多結晶シリコン
で満たされたトレンチを持つｎ形基板内にＤＲＡＭセル
を形成することも有益である。さらに、バーチカルトラ
ンジスタか、又は他の型式のセルレイアウトの使用も、
有益である。

【００６１】図６〜１２は、図５のＤＲＡＭメモリセル
を製造するための本発明による方法の最初の実施例を示
す図である。

【００６２】図６について参照すると、基板１０１が備
えられ、その上に、ＤＲＡＭメモリセルが製造される。
基板の主要な表面方向は重要ではなく、（１００）、
（１１０）または（１１１）などの適当などんな方向も
役に立つ。この実施例においては、基板１０１はＢのよ
うなｐ形添加物（Ｐ^-）によって軽くドープされてい
る。Ｂの濃度は、およそ１〜２×１０¹⁶ｃｍ^-3である。

【００６３】基板１０１はまた、ｎ形の埋め込みウェル
１７０をも含んでいる。埋め込みウェル１７０は、添加
物としてＰ又はＡｓを含んでいる。この実施例では、マ
スクは、埋め込みウェル領域を規定するためにパターン
化される。そして、ｎ形添加物は基板１０１の埋め込み
ウェル領域内にインプラントされる。埋め込みウェル１
７０はｐウェルを基板１０１から絶縁するために役立
ち、また、複数コンデンサーの埋め込みプレート１６５
間の導電ブリッジを形成する。インプラントの濃度とエ
ネルギーは、およそ１．５ＭｅＶにおいて、およそ＞１
×Ｉ０¹³ｃｍ^-2である。そうでなければ、埋め込みウェ
ル１７０がインプラントによって形成され、そして次に
基板の表面上にエピタキシャルシリコン層を成長させ
る。そのような技法は、プロンナー氏他の、米国特許第
５，２５０，８２９号において説明されており、これは
すべての目的のために参照として、本明細に取り入れら
れている。

【００６４】パッドスタック１０７は、基板１０１の表
面上に形成される。パッドスタック１０７は、例えばパ
ッド酸化物の層１０４及びパッドストップ層１０５を含
んでいる。例えば、その後の処理のためのつや出し、又
はエッチストップとして役立つパッドストップ層１０５
は窒化物を含んでいる。ストップパッドストップ層１０
５の上には、ハードマスク層１０６がある。ハードマス
ク層１０６はＴＥＯＳを含んでいる。また、ＢＳＧなど
の他の材料も、ハードマスク層として働く上で役に立
つ。さらに、反反射コーティング（ＡＲＣ）は、リトグ
ラフの分解能を改良するために使用することができる。

【００６５】その中にトレンチが形成される領域１０２
を規定するために、ハードマスク層１０６が、従来のリ
トグラフの技法を使用してパターン化される。これらの
ステップは、レジストの層を蒸着し、そして望まれるパ
ターンを用いてそれを選択的に露光するすることを含ん
でいる。次にこのレジストは現像され、そしてポジ又は
ネガレジストのいずれが使用されたかに応じて、露光又
は非露光部分のどちらかが取り除かれる。

【００６６】そして、パッドスタック１０７の露光した
部分が基板１０１の表面までエッチングされる。反応イ
オンエッチング（ＲＩＥ）が次に、深いトレンチ１０８
を形成する。

【００６７】多結晶シリコン半導体層１５２は、ウェー
ハ上に蒸着され、トレンチ１０８を満たす。アモルフォ
スシリコンもまた、役に立つ。また、約１０５０から１
１００℃に至るまでの温度安定性を有している、そして
窒化物又は酸化物を選択的に取り除くことができる他の
タイプの材料も役に立つ。それが次に取り除かれるの
で、多結晶シリコン１５２は防食多結晶シリコン層と呼
ばれる。通常は、トレンチが多結晶シリコン１５２で満
たされる前に、自然な酸化物１５１がトレンチ側壁を裏
打ちするものとして形成される。通常、この酸化物の層
１５１は、およそ０．３〜５ｎｍの厚さである。

【００６８】図７に示されているように、次に多結晶シ
リコン１５２は、形成されるべきカラー１６８の底に関
してくぼませられる。トレンチ１０８内の多結晶シリコ
ンの先端と、そしてパッドスタック１０７の先端とを持
つ、同一平面上の表面を形成するために多結晶シリコン
１５２をくぼませることは、例えばＣＭＰ（化学的機械
的研磨）によってこれを平坦化すること、化学的ドライ
エッチング（ＣＤＥ）又はＲＩＥを含んでいる。ＲＩＥ
は、トレンチ１０８内で多結晶シリコン１５２をくぼま
せるように実行される。また、トレンチ１０８において
多結晶シリコン１５２をくぼませるためのＣＤＥの使用
も役に立つ。しかしながら望ましくは、多結晶シリコン
１５２は平坦化され、そして単独のステップにおけるＣ
ＤＥ又はＲＩＥによって、基板表面から０．５〜２μｍ
だけ、くぼませられる。

【００６９】そして、誘電体層はウェーハを覆うように
蒸着されて、パッドスタック１０とトレンチ側壁を覆
う。この誘電体層は、カラー１６８を形成するのに使用
される。この誘電体層は、例えば酸化物を含んでいる。
この実施例では、誘電体層は、最初に熱酸化物の層を成
長させることによって形成され、そして次にプラズマ拡
張ＣＶＤ（ＰＥＣＶＤ）や、ＴＥＯＳを使用する低圧Ｃ
ＶＤ（ＬＰＣＶＤ）などのような、化学蒸着（ＣＶＤ）
によって酸化物の層が蒸着される。ＣＶＤ酸化物は焼き
なましによって高密度化されてもよい。この酸化物層
は、垂直な洩れを防ぐために十分な厚さ、すなわち通常
約１０〜５０ｎｍである。そうでなければ、誘電体層は
熱酸化物の層を含んでいる。

【００７０】別の実施例では、誘電体層はＣＶＤ酸化物
から形成される。ＣＶＤ酸化物の形成の後、酸化物を高
密度化するために焼きなましが実行される。焼きなまし
は、例えばＡｒ，Ｎ₂，Ｏ₂，Ｈ₂Ｏ，Ｎ₂Ｏ，ＮＯ又はＮ
Ｈ₃雰囲気内で実行される。０₂やＨ₂Ｏなどのような酸
化雰囲気は、ＣＶＤ酸化物の下に熱酸化物層を形成する
のに使用することができる。周囲雰囲気からの酸素は、
ＣＶＤ酸化物を通って拡散され、熱酸化物の層を基板の
表面上に形成する。もし望まれるのであれば、ＣＶＤ酸
化物の蒸着の前の熱酸化ステップを必要としないので、
これは熱酸化物の形成を都合良く可能にする。通常、焼
きなましは、およそ１０００〜１１００℃の温度で、お
よそ０．５〜３時間、実行される。

【００７１】さらに図７を参照すると、誘電体層は、カ
ラー１６８を開口させるために、例えばＲＩＥによって
エッチングされる。反応イオンエッチングのための化学
的装置は、酸化物が多結晶シリコン１５２と窒化物１０
６に関して選択的にエッチングされるように選択され
る。ＲＩＥは、パッドスタックの表面及び、開口の底か
ら誘電体層を取り除く。誘電体層はシリコン側壁に残っ
て、カラー４６８を形成している。図７に表現されてい
るように、カラー１６８の先端部がわずかに浸食され
て、先細の先端部分を形成する。

【００７２】図８について言及すると、防食多結晶シリ
コン層１５２はトレンチ１０８の底から取り除かれる。
防食多結晶シリコン層１５２の除去は、ＣＤＥによって
達成されることが望ましい。通常、薄い自然な酸化物の
層１５１は、露光したトレンチ側壁に存在している。

【００７３】この薄い自然な酸化物の層１５１は、ＣＤ
Ｅエッチストップとして役立つのに十分である。例えば
ＮＦ₃＋Ｃｌ₂化学物質を使用するＣＤＥは、酸化物に対
する比較的高い選択性をもって、シリコンか、又は多結
晶シリコンをエッチングすることができ、その結果エッ
チストップとして薄い自然な酸化物の層１５１を使用す
ることによって、多結晶シリコンの除去を可能にする。
例えば、エッチストップ層として自然な酸化物１５１を
使用することによって、トレンチ１０８から多結晶シリ
コンを取り除くことにおいて、およそ４０００：１の選
択性が有効であることがわかった。

【００７４】別の実施例では、高いＣｌ₂内容を持つＣ
ＤＥステップが、酸化物に対するシリコンまたは多結晶
シリコンエッチング選択性を増加させるのに使われる。
およそ１２ｓｃｃｍの流れ率は、多結晶シリコンエッチ
ングレートはおよそ２μｍ／分の程度であるときにも、
有効にゼロ酸化物エッチングレートをもたらす。これ
は、自然な酸化物の層１５１が防食多結晶シリコンの除
去のための効果的なエッチストップとして役立つことを
可能にする。通常、自然な酸化物１５１の厚みは０．５
〜１ｎｍとされるべきである。

【００７５】そうでなければ、例えばＫＯＨか、又はＨ
Ｆ：ＨＮＯ３：ＣＨ３ＣＯＯＨを使用するウエットエッ
チングもまた、多結晶シリコンを除去するのに有益であ
る。しかしながら、ＫＯＨの使用は、トレンチ側壁上に
おけるＫ汚染に通じる可能性がある。この側壁は付加的
な清掃ステップを必要とすることがある。

【００７６】ＲＩＥもまた、多結晶シリコンは異方性で
あるので、多結晶シリコンを取り除く際に役に立つ。多
結晶シリコンのＲＩＥ除去のための適当な化学物質は、
ＳＦ ₆／ＮＨ₃／ＨＢｒを含んでいる。ＮＦ₃／ＨＢｒ、
又はＣＦ₄／０₂又はＣＦ₄／Ｏ ₂／ＣＩ₂などの、酸化物
又は窒化物に対して多結晶シリコンを選択的にエッチン
グするための他の適切な化学物質もまた、適当である。

【００７７】酸化物または窒化物に対する多結晶シリコ
ンのＲＩＥエッチング選択性は、平坦表面上においては
１００：１以下であるが、しかし垂直な表面上において
は約２０００：１以上にまで増加する。これはＲＩＥエ
ッチングの間におけるイオンの運動が垂直方向において
支配的であることによるものである。酸化物又は窒化物
への、垂直な表面における多結晶シリコンの高い選択性
は、カラー１６８の上部だけを浸食する。しかしなが
ら、カラー１６８は基板の表面の下では浸食されないた
め、これは問題ではない。

【００７８】多結晶シリコンの除去の後には、Ａｓ又は
Ｐなどのｎ形添加物を含んでいる埋め込みプレート１６
５は、任意的に２番目の電極として役立つように形成さ
れる。カラー１６８は、カラー１６８の下の領域だけが
ドープされるよう許容する絶縁マスクとして役立つ。添
加物の濃度は、およそ１×１０¹⁹〜１０²⁰ｃｍ^-3であ
る。埋め込みプレートを形成するために、ＰＨ₃又はＡ
ｓＨ₃を使用する気相ドーピング、またはプラズマドー
ピング又はプラズマ没入イオンインプランテーション
（ＰＨＩ）が採用される。そのような技法は例えば、エ
レクトロケミカルジャーナル会報第１４１巻第５号（１
９９４年）１３７８ページのランソン氏他の論文や、全
ての目的でこの明細書に参照として取り入れられている
米国特許題５，３４４，３８１号、及び米国特許題４，
９３７，２０５号に説明されている。

【００７９】また、絶縁マスクとしてカラー１６８を使
用するイオンインプランテーションも役に立つ。あるい
は、埋め込みプレート１６５は、添加物ソースとしての
ＡＳＧなどのドープされた珪酸塩ガラスを使用して形成
される。添加物ソースとしてドープされた珪酸塩ガラス
の使用は、エレクトロケミカルジャーナル会報第１３６
巻（１９８９年）３０３３ページのベッカー氏他の論文
で説明されており、これは全ての目的のために本明細書
に参照として取り入れられている。ドープされた珪酸塩
ガラスが採用されるとき、この層は埋め込みプレートの
構成の後に取り除かれる。

【００８０】図９を参照すると、ノード誘電体層１６４
はウェーハ上に蒸着され、これはパッドスタック１０７
の表面と、トレンチ１０８の内部とを覆う。ノード誘電
体層１６４は、複数コンデンサーのプレートを分離する
ノードの誘電体として役立つ。１つの実施例では、この
誘電体層はＮＯフィルムスタックを含んでいる。このＮ
Ｏフィルムスタックは、窒化物層を蒸着することによっ
て形成され、次に、この層は再酸化される。窒化物層
は、例えば、熱ニトリド化及びＣＶＤ窒化物によって、
およそ５ｎｍの厚みに形成される。この窒化物層は、例
えば約９００℃の温度で再酸化される。窒化物層の再酸
化は、窒化物の厚みをわずかに増加させる。酸化物−窒
化物−酸化物（ＯＮＯ）又は酸化物−窒化物−酸化物−
窒化物（ＯＮＯＮ）のような他のタイプの誘電体フィル
ムスタックもまた、役に立つ。さらに、薄い酸化物、窒
化物または窒化酸化物のフィルムの使用もまた、役に立
つ。

【００８１】すなわちＣＶＤ又は他の公知技法によっ
て、別の多結晶シリコン層１６１がウェーハの表面に蒸
着されて、トレンチ１０８を満たし、そしてパッドスタ
ック１０７を覆う。示されているように，多結晶シリコ
ン層１６１が適合でき，そしてＰ及びＡｓのようなｎ形
添加物によってドープされる。１つの実施例において
は、この多結晶シリコン層１６１はＡｓによってドープ
されている。このＡｓの濃度は、約１×１０¹⁹〜１×１
０²⁰ｃｍ^-3である。ドープされた多結晶シリコン１６１
は、コンデンサーの電極として役立つ。そうでなけれ
ば、この層はアモルフォスシリコンで作られていてもよ
い。この材料は、単独的に、又は連続してドープされて
もよい。

【００８２】図１０を参照すると、多結晶シリコン層１
６１は例えば、ＮＦ₃／Ｃ１₂、又はＮＦ₃／ＨＢｒまた
はＳＦ₆などの適当な化学的性質を使用したＣＤＥかＲ
ＩＥによって、くぼませられる。別の実施例では、多結
晶シリコン１６１はおおよそパッド窒化物１０６のレベ
ルにまでくぼませられる。これは、その後のウエットエ
ッチング処理の間、パッド酸化物１０５を効果的に保護
する。アンダーカットが問題でなければ、多結晶シリコ
ンは埋め込みストラップの深さにまでくぼませることが
できる。

【００８３】図１１においては、多結晶シリコン１６１
上の残りのノード誘電体層１６４は、例えば、ＤＨＦ及
びＨＦ／グリセロールを用いたウエットエッチングによ
って取り除かれる。ハードマスク層１０６は次に、例え
ばＢＨＦを使用したウエットエッチングによって剥取ら
れる。また、ハードマスク層１０６を取り除くために、
ＣＤＥの使用も可能である。また、ハードマスク層は、
深いトレンチ１０８を形成した後のような、早い処理段
階で取り除かれてもよい。また、示されているように、
トレンチ１０８におけるカラー１６８及び誘電体層１６
４は、わずかにくぼませられる。

【００８４】図１２に示されているように、埋め込みス
トラップ１６２が形成される。

【００８５】埋め込みストラップ１６２の形成は、例え
ば、トレンチ内におけるドープされた多結晶シリコン１
６１をくぼませるようにエッチングすることによって達
成される。通常、このエッチングはＲＩＥである。この
セルの非アクティブ領域は次に、従来の写真製版の技法
によって規定されて、そして、例えばＲＩＥによって異
方性的にエッチングされる。非アクティブ領域は、ＳＴ
Ｉ１８０が形成されることになっている領域である。

【００８６】再び図５を参照すると、ＳＴＩ１８０はト
レンチの部分に重ね合わされていて、ストラップ１６２
の部分を断ち切るようになっている。その後の焼きなま
しにおいては、ドープされた多結晶シリコン１６１から
の添加物が、ストラップ１６２を通して、上向きに、そ
して外側へ拡散されて、拡散領域１２５を形成する。Ｓ
ＤＩの深さは、およそ０．２５μｍである。通常、非ア
クティブ領域がカラー１６８の酸化物の先端の下でエッ
チングされる。１つの実施例においては、非アクティブ
領域は、基板の表面の下のおよそ０．２５μｍだけエッ
チングされる。

【００８７】非アクティブ領域がエッチングされた後、
レジスト及びＡＲＣ層が取り除かれる。何の残りのレジ
スト及びＡＲＣも残らないことを確実にするために、清
浄用ステップが使われてもよい。酸素がシリコンの中
に、そしてポリー側壁中に、拡散することを防ぐため
に、任意の（示されていな）ライナーが非アクティブ領
域を保護するために備えられる。このライナーは、例え
ば窒化物を含んでいる。通常、窒化物ライナーを形成す
る前に、不動態化された酸化物が、露光されたシリコン
上で熱的に成長される。窒化物ライナーは例えば、低い
圧力の化学蒸気蒸着（ＬＰＣＶＤ）によって形成され
る。

【００８８】誘電体の材料が基板の表面上に形成され
る。この誘電体の材料は例えば、ＳｉＯ２を含んでい
る。別の実施例では、誘電体の材料はＴＥＯＳである。
高密度プラズマ（ＨＤＰ）酸化物か、又は他の適当な絶
縁材料もまた、役に立つ。この誘電体層の厚みは、非ア
クティブ領域を満たすために十分である。通常は、誘電
体層が適合できるので、ＣＭＰなどの平担化手法が採用
される。そのような手法は、ＩＥＤＭ９３−６２７中
の、ネスビット氏他による、自己整合される埋め込みス
トラップ（ＢＥＳＴ）を持つ２５６Ｍｂの０．６μｍ²
のトレンチＤＲＡＭセル、の中で説明されている。ＩＥ
ＤＭ ９３−６２７はすべての目的のために参照として
既にこの明細に組み込まれている。基板１０１の表面
は、次に磨かれて、ＳＴＩ１８０及び窒化物層が実質的
に平坦となるようにされる。

【００８９】次に、パッドストップ層１０５が例えば、
ウエット化学エッチングによって取り除かれる。ウエッ
ト化学エッチングは、酸化物に対して選択的である。

【００９０】パッド酸化物１０４はまた、この点におい
てシリコンに対して選択的であるウエット化学エッチン
グによって取り除かれる。パッド酸化物１０４の除去の
後に、酸化物の層がウェーハの表面上に形成される。ゲ
ートの防食層と呼ばれる酸化物の層が、その後のインプ
ラントのためのスクリーン酸化物として役に立つ。

【００９１】ＤＲＡＭメモリセルのｎ−チャンネルトラ
ンジスタ１１０のためのｐ形ウェルの領域にを規定する
ために、フォトレジスト層が、酸化物の層の上に蒸着さ
れて、そしてｐ形ウェル領域を露光するために適切にパ
ターン化される。示されているように、ホウ素（Ｂ）な
どのｐ形添加物がウェル領域にインプラントされる。こ
の添加物は、パンチスルーを防ぐために、そしてシート
抵抗を抑えるために、十分深くインプラントされる。添
加物プロフィールは、例えば、必要なゲートスレッショ
ールド電圧（Ｖ_th）のような、必要な電気的特性を達成
するために修正される。

【００９２】加えて、ｎ−チャンネルサポート回路のた
めのｐ形ウェルが形成される。コンプリメンタリ金属酸
化物シリコンデバイス（ＣＭＯＳ）におけるコンプリメ
ンタリウェルに関して、ｎ形ウェルが形成される。ｎ形
ウェルの構成は、ｎ形ウェルを規定し、そして形成する
ために、写真製版の、及びインプラントの、付加的ステ
ップを必要とする。ｐ形ウェルと同様、ｎ形ウェルのプ
ロフィールは、必要な電気特性を獲得するために修正さ
れる。ウェルの形成の後に、ゲートの防食層が取り除か
れる。

【００９３】トランジスタ１１０のゲート１１２を形成
するための様々な層が形成される。

【００９４】これは、ゲート酸化物層、多結晶シリコン
層およびキャップ窒化物層として役立つゲート酸化層を
形成することを含んでいる。通常は、多結晶シリコン層
は、シート抵抗を抑えるためにポリサイドを形成した、
ＷＳｉ_xなどの金属珪化物層を含んでいてもよい。そし
て、様々なゲート層が次に、トランジスタ１１０のゲー
トスタック１１２を形成するためにパターン化される。
次に例えば、熱酸化によってゲートスタックの側壁が絶
縁される。

【００９５】通常、ワードライン１２０’のような通過
ゲートスタックがトレンチの上に形成されて、そしてＳ
ＴＩ１８０によって、そこから絶縁される。

【００９６】ソース／ドレイン拡散領域１１３及び１１
４は、Ｐ又はＡｓのようなｎ形添加物をインプラントす
ることによって形成される。１つの実施例では、Ｐがソ
ース及びドレイン領域１１３、１１４内にインプラント
される。投与量及びエネルギーは、必要な動作特性を獲
得する添加物プロフィールを発生させるように選ばれ
る。ソースとドレインのゲートへの拡散と整合を改良す
るのに、窒化物スペーサ（示されていな）が使われても
よい。ノードジャンクションを形成するために、拡散領
域１１４は拡散領域４２５と接続する。

【００９７】誘電体層１８９はウェーハの表面を覆うよ
うに形成され、ゲート１１２と基板の表面を覆う。誘電
体層は例えば、ＢＰＳＧを含んでいる。また、ＴＥＯＳ
などの他の誘電体層も役に立つ。示されているように、
ボーダレス接触開口１８３をは、拡散領域１１３を露出
させるためにエッチングされる。接触開口は次に、ｎ ⁺
ドープされた多結晶シリコンなどの伝導の材料で満たさ
れて、接触スタッドをその中に形成する。ビットライン
を表している金属層１８５は、誘電体層の上に形成さ
れ、接触スタッドを通してソースと接触している。した
がって、図５で示される構造が最終的に得られる。

【００９８】図１３は、発明的な方法の２番目の実施例
に関連する本発明によるＤＲＡＭセルの別の実施例を示
す。

【００９９】示されているように、トレンチコンデンサ
１６０の下側の部分の幅又は直径Ｗ ₂は、上部の幅Ｗ₁又
は直径よりも大きい。増加しているＷ₁は、コンデンサ
ーの容量を増加させる。そのような構造を達成するため
に、図７で説明される防食多結晶シリコン層１５２が、
例えばＮＦ₃／Ｃｌ₂の化学物質を使用するＣＤＥによっ
て取り除かれる。シリコンを選択的にエッチングするた
めの他の化学物質もまた、役に立つ。さらに、ＳＦ₆，
ＮＦ₃／ＨＢｒを使用するＲＩＥや、又はＫＯＨ化学物
質を使用するウエットエッチングもまた、役に立つ。ト
レンチの底の部分は、例えば、ＣＤＥエッチングによっ
て広げられる。トレンチの拡大は、例えば、ＩＥＤＭ９
５の６６１ページの、Ｔ．オザキ氏他による、１ギガビ
ットＤＲＡＭ用のボトル形コンデンサーを持つ０．２２
８μｍ²トレンチセル技術において、そしてさらに、
Ｓ．オオツキ氏による米国特許第５，３３６，９１２号
において説明されており、それはすべての目的のために
参照としてこの明細書に取り入れられている。ＣＤＥエ
ッチングのための薬剤はまた、トレンチ側壁上の薄い自
然な酸化物フィルムをも取り除くように選択される。酸
化物に対するエッチング選択性を減らすようにＣｌ₂の
流れの割合を低下させることによって、又は化学物質を
変えることによって、これを達成することができる。

【０１００】ウエットエッチング又はＣＤＥは、隣接し
ているトレンチ内への広がりからの拡大を制限している
か、又は隣接しているトレンチと接触している間は、防
食多結晶シリコンを取り除くための時間が計測される。
トレンチの底の部分の拡大は、隣接しているトレンチの
間の最小のスペースのおよそ５０％であり、隣接してい
るトレンチの間の最小のスペースの２０〜３０％より小
さいことが望ましい。隣接しているトレンチの間のスペ
ースは通常、おおよそ最小のグランドルールに等しいの
で、拡大は最小のグランドルールの５０％未満に制限さ
れるべきである。これは例えば、その直径が最小のグラ
ンドルールの２倍未満であるボトル形トレンチを提供す
るであろう。トレンチの拡大は最小のグランドルールの
およそ２０〜４０％であることが望ましい。

【０１０１】防食多結晶シリコン及びエッチストップ層
を除去した後には、埋め込みプレート１６５は任意に形
成されてもよい。例えば、約１０００〜１１００℃の温
度でのＡｓＨ₃か、又はＰＨ₃を用いる気相ドーピング、
Ａｓ又はＰのイオンインプランテーション、プラズマド
ーピングまたはプラズマ没入イオンインプランテーショ
ンなどの、埋め込みプレートを形成するための様々な技
法も役に立つ。そして、ドープされた多結晶シリコンが
次に、ノード電極を形成するために蒸着される。トレン
チの下側の部分を満たすに従って、ドープされた多結晶
シリコンは空の部分１７２をそこに形成する。空の部分
１７２がトレンチの下側の部分に位置しているので、そ
れはその後の処理にも、又はデバイスの機能性にも影響
を与えない。トレンチ内で半球のシリコン粒状（ＨＳ
Ｇ）を形成するのような、又はノード誘電体蒸着の前に
トレンチ側壁を粗くするような、トレンチ容量を増大さ
せる、他の技法も役に立つ。

【０１０２】図１４〜１６は、図５のＤＲＡＭセルを形
成するための発明的な方法の第３の実施例を示してい
る。

【０１０３】図１４を参照すると、基板１０１が備えら
れている。示されているように、この基板は、埋め込み
ｎ形ウェル１７０を含んでいる。パッド酸化物の層１０
４と、パッドストップ層１０５と、そしてハードマスク
層１０６とを含んでいるパッドスタック１０７が、基板
１０１の表面上に形成される。パッドスタック１０７は
トレンチ領域１０２を規定するためにパターン化され
て、そして深いトレンチ１０８がＲＩＥによってそこに
形成される。

【０１０４】トレンチ１０８の形成の後、エッチストッ
プ層１７６はトレンチ側壁上に蒸着される。エッチスト
ップ層１７６は、トレンチ側壁上の自然な酸化物層１５
１（図６参照）がエッチストップとして十分役立つこと
ができないくらい薄い（約＜１ｎｍ）ならば、特に有益
である。エッチストップ層１７６は、パッドスタック１
０７を覆っており、そしてトレンチ側壁を裏打ちしてい
る。別の実施例では、エッチストップ層は、その多結晶
シリコンが選択的に除去された材料を含んでいる。エッ
チストップ層１７６の厚みは、引き続いて蒸着された防
食多結晶シリコン材料１５２が側壁を広げることなくト
レンチ１０８から除去されるのに十分である。これによ
って、例えばパッド酸化物のしたのアンダーカットのよ
うな、トレンチの変形を避けることができる。必要とさ
れる実際の厚みは、防食多結晶シリコン１５２を取り除
くのに用いられるエッチングの処理条件に依存して最適
化され。通常、この層の厚みは、１〜２０ｎｍであり、
望ましくは約１〜５ｎｍである。

【０１０５】別の実施例では、エッチストップ層は、熱
成長又はＣＶＤなどの様々な技法によって形成された、
酸化物、窒化物、又は窒化酸化物のような誘電体材料を
含んでいる。エッチストップ層は酸化物を含んでいるこ
とが望ましい。酸化物の使用は、防食多結晶シリコンの
除去の後に下側の部分を取り除く必要性を、又はカラー
を形成する前に上部を取り除く必要性を、効果的に防止
する。

【０１０６】防食多結晶シリコン層１５２は、ウェーハ
を覆うように蒸着されて、トレンチ１０８を満たしてい
る。防食多結晶シリコン１５２はくぼませられ、トレン
チの上部からそれが取り除かれて、その結果、トレンチ
１６８の底が形成される。任意的に、トレンチの上部の
エッチストップ層の露光された部分は、例えばＤＨＦ化
学処理を含むウエットエッチングを用いて取り除かれ
る。次に、トレンチ側壁の上部と、そして防食多結晶シ
リコンの先端を覆うように、酸化物の層１６７が形成さ
れる。カラー酸化物として役立つ誘電体層は、通常、Ｃ
ＶＤ酸化物の下の薄い熱酸化物を含んでいる。任意的
に、カラー層を高密度化するために焼きなましを実行す
ることができる。そうでなければ、カラー酸化物は、Ｃ
ＶＤ酸化物を蒸着させることによって、そして酸化雰囲
気内でそれを高密度化することによって、形成される。
これはインタフェーストレンチ／ＣＶＤ酸化物における
熱酸化物の形成を容易にして、カラー１６８の信頼性を
改良する。純粋な熱成長カラー酸化物の形成（例えば、
３０〜４０ｎｍ）もまた、可能であるがしかし、より強
い転位形成傾向を生じさせる。

【０１０７】図１５を参照すると、カラー層１６３はＲ
ＩＥによってエッチングされて、カラー１６８を形成す
る。防食多結晶シリコン１５２は、次にＲＩＥ又はＣＤ
Ｅと共に取り除かれる。ウエットエッチングもまた、防
食材料を取り除く際に役に立つ。酸化物エッチストップ
層は、防食多結晶シリコンの除去の間にトレンチ側壁を
広げるようなエッチングを防ぐ。

【０１０８】図１６を参照すると、酸化物エッチストッ
プ層１７６が次に取り除かれる。そして埋め込みプレー
ト１６５が、以前に議論された技法を使用して形成され
る。誘電体層１６４は、ウェーハを覆って蒸着されて、
カラー１６８と、そしてトレンチの下側の部分のトレン
チ側壁をカバーする。この誘電体層は、トレンチコンデ
ンサのノード誘電体として役立つ。次に、ドープされた
多結晶シリコン１６１は蒸着されてトレンチを満たす。
トレンチコンデンサとメモリセルを形成するための処理
については、図９〜１２を参照しながら議論が継続され
る。

【０１０９】図１７〜１９は、図５のＤＲＡＭメモリセ
ルを形成するための発明的な方法の第４の実施例を示し
ている。

【０１１０】示されているように、パッド酸化物の層１
０４と、パッドストップ層１０５と、そしてハードマス
ク層（示されていな）を含んでいるパッドスタック１０
７が基板１０１の表面上に形成される。パッドスタック
１０７は、トレンチが領域１０２を規定するためにパタ
ーン化される。ＲＩＥは、トレンチ領域１０２内に深い
トレンチ１０８を形成するために実行される。また、ｎ
形の埋め込みウェル１７０もまた、基板１０１内に備え
られる。

【０１１１】トレンチの形成の後、ハードマスク層１０
６が剥取られて、基板表面の上にはパッドストップ層１
０５とパッド酸化物の層７０４が残される。エッチスト
ップ層１７６は、トレンチからの防食多結晶シリコン１
５２を除去する際のエッチストップとして役立つように
形成される。エッチストップ層の形成の後、防食多結晶
シリコン１５２は、トレンチ１０８を満たすように蒸着
される。防食多結晶シリコン１５２は、必要な深さまで
くぼませられる。それはおおよそカラー１６８の底であ
る。エッチストップ層１７６の露光された部分は、例え
ばウエットＤＨＦエッチング又はＣＤＥによって、取り
除かれてもよい。エッチストップ層１７６の露光された
部分の除去もまた、ＲＩＥ損傷部及びトレンチの汚染部
を取り除き、引き続いて形成されるカラー１６８の信頼
性を改良する。次に誘電体層１６７が蒸着されて、トレ
ンチの表面と側壁を覆う。この誘電体層は、カラー１６
８を形成するのに使用される。

【０１１２】焼きなましは、誘電体層１６７を高密度化
するために実行される。そうでなければ、ＣＶＤ酸化物
が蒸着されて、酸化雰囲気内で焼きなまされ、ＣＶＤ酸
化物が高密度化される。そして、１回の熱処理ステップ
でＣＶＤ酸化物の下に熱酸化物が形成される。

【０１１３】図１８を参照すると、ＲＩＥは、カラー１
６８を形成するために実行される。ＲＩＥの後、防食多
結晶シリコン１５２及びエッチストップ層１７６は取り
除かれる。

【０１１４】図１９を参照すると、埋め込みプレート１
６５は、既に説明された技法を使用して形成される。ノ
ード誘電体１６４が形成される。次に、ｎ形ドープされ
た多結晶シリコン１６１がトレンチを満たす。

【０１１５】そして、満たされた多結晶シリコン１６１
は、くぼませられて、図１２で示された処理段階に従っ
て、埋め込みストラップを規定する。ノードの誘電体１
６４及びカラー酸化物１６８が取り除かれ、そして埋め
込みストラップ１６２のための多結晶シリコン又はアモ
ルフォスシリコンが蒸着され、平坦化され、そしてくぼ
ませられる。この点において、この方法は既に図１２に
関連して議論されたように継続される。

【０１１６】この４番目の実施例に関連しては、適当に
薄い、すなわちＡｓ及びＰなどの添加物がこれを突き抜
けて拡散できる厚みを持つ、エッチストップ層１７６の
ために、その目的で（例えば、Ａｓ又はＰで）ドープさ
れている防食多結晶シリコン１５２を外側拡散すること
によって、埋め込みプレート１６５が形成される、とい
うことは言及されるべきである。

【０１１７】図２０〜２４は、図５のＤＲＡＭメモリセ
ルを形成するための発明的な方法の５番目の実施例を示
している。

【０１１８】この５番目の実施例では、３番目と４番目
の実施例によるドープされていないエッチストップ層１
７６の代わりに、又は第１及び第２の実施例の自然な酸
化物１５１の代わりに、ドープされたエッチストップ層
１７７（例えばＡＳＧ，ＰＳＧ…）が使用され、これが
埋め込みプレート１６５の形成のための添加物ソースと
して役立つ。

【０１１９】図２０に示されるように、トレンチ１０８
は最初に、上で既に説明されるように形成される。次
に、パッドストップ層１０５上の、そしてトレンチ１０
８の側壁上の、ハードマスク層１０６を取り除いた後
に、例えば、通常は１０から２０ｎｍの厚みを持つエッ
チストップ層１７７としてのＡＳＧ層が蒸着される。Ａ
ＳＧの代わりに、ＰＳＧか、あるいは例えばＰＬＡＤ
か、又はイオンインプランテーションを用いてＡｓ又は
ＰでドープされたＣＶＤ酸化物が使用されてもよい。

【０１２０】任意的に、ＰＥＣＶＤ−ＴＥＯＳや、又は
シリコン窒化物のような０．５〜２０ｎｍの厚みがある
キャップ層（示されていな）が、ＡＳＧエッチストップ
層１７７の表面上に形成される。これはＡＳＧエッチス
トップ層１７７の添加物が、トレンチ１０８内に備えら
れるべき防食多結晶シリコン１５２内にパスアウトする
ことを防止する。その後、防食多結晶シリコン１５２が
トレンチ内に、及びウェーハの表面上に蒸着される。こ
の５番目の実施例では、防食多結晶シリコンには添加物
ソースの機能がなく、しかもより高い蒸着率を可能とす
るためにもドープされるべきではないため、防食多結晶
シリコン１５２はドープされる必要がない。

【０１２１】一般的に、ドープされたＡＳＧエッチスト
ップ層１７７の厚みは材料及びトレンチ寸法によって、
２〜８０ｎｍの範囲内にあり、そして平坦な表面と、そ
して例えば、５０％のストップカバレッジを持つべきで
ある。蒸着圧を減少させることによって、ステップカバ
レッジに関するさらに高い値が達成可能である。

【０１２２】図２１に示されているように、防食多結晶
シリコン１５２は 基板１０１の表面から約０．５から
２μｍだけくぼませられて、カラー領域を規定する。

【０１２３】次に、ＡＳＧエッチストップ層１７７は、
例えばＢＨＦウエットエッチング又はＣＤＥエッチング
によって取り除かれる。任意の窒化物キャップ層が使用
されるならば、それはＡＳＧ層の除去の前に、例えばＣ
ＤＥ（ケミカルドライエッチング）によって、又はウエ
ットエッチング（例えばＨＦ／エチレングリコール）に
よって、取り除かれなければならない。

【０１２４】その後、カラー酸化物の層１６７は、ＣＶ
Ｄ酸化物の形成によって、トレンチ側壁及び基板表面に
おいて１０〜６０ｎｍの厚みを持つように蒸着される
か、又は５〜１０ｎｍの熱酸化を経て、そして引き続く
１０〜６０ｎｍの厚さのＣＶＤ酸化物の形成によって蒸
着される。

【０１２５】図２２に示されているように、その後の１
つの処理ステップにおいて、カラー酸化物の層１６７は
高密度化され、そして埋め込みプレート１６５は、例え
ば１０００℃において１時間、ＡＳＧエッチストップ層
１７７から外側拡散される。

【０１２６】カラー酸化物の層１６７がＣＶＤ蒸着だけ
で形成されたならば、例えば、９００℃及び５分間（酸
素はＣＶＤ酸化物を通って拡散する）で、最初に熱酸化
が有利に実行され、インタフェースシリコン基板／カラ
ーにおいて熱酸化物を形成し、形成されるべきカラー１
６８の信頼性を改良する。もちろん熱酸化は、カラー高
密度化及び埋め込みプレート１６５の拡散と同じ高温処
理ステップで実行されるがそうすることができる。

【０１２７】次に、図２３に示されるように、カラー１
６８を形成するための反応イオンエッチングが実行され
る。

【０１２８】最終的に図２４に示されるように、防食多
結晶シリコン１５２が、ＲＩＥ、ＣＤＥ又はウエットエ
ッチングによって取り除かれ、そしてＡＳＧエッチスト
ップ層１７７はＢＨＦウエットエッチング又はＣＤＥエ
ッチングによって取り除かれる。

【０１２９】その後、ノード誘電体１６４及び充填多結
晶シリコン１６１は、図１９に示される状態に達するよ
うに蒸着される。そして図１２に示された処理段階に達
するために、充填多結晶シリコン１６１は、埋め込みス
トラップ１６２を規定するためにくぼませられる。ノー
ドの誘電体１６４及びカラー酸化物１６８が取り除か
れ、そして埋め込みストラップ１６２のための多結晶シ
リコン又はアモルフォスシリコンが蒸着され、平坦化さ
れ、そしてくぼませられる。このポイントにおいて、こ
の方法は既に図１２を参照して説明されたように継続さ
れる。

【０１３０】もちろん、５番目の実施例による処理シー
ケンスはボトル形トレンチのために使用できることが言
及されるべきである。それは拡張されたトレンチ容量
（図１３参照）を持っている。

【０１３１】また図１４〜１６に関して説明されたのと
同様に、この処理はドープされたでエッチストップ層を
用いても、そしてドープされていない防食多結晶シリコ
ンを用いても実行することができる。図１７におけると
同様に、ハードマスク層はトレンチ１０２をエッチング
した直後には取り除かれないが、図１０で説明されたよ
うに防食多結晶シリコン１６１のくぼみの後に、そして
露光されたノードの誘電体１６４のくぼみの後に取り除
かれる。多結晶シリコンエッチングが（特に防食多結晶
シリコン１６１のはぎ取りが）パッド窒化物の強度の除
去を引き起こすならば、この手順は有利である。しかし
ながら、この手順は追加エッチングステップを必要とし
ており、これはいくらかの量の製造コストを増加させ
る。

【０１３２】さらに別の全ての実施例においても、ハー
ドマスク層１０６は深いトレンチをエッチングした後に
既に取り除かれていてもよい。又は図６〜１２に関連し
て説明されたように、防食多結晶シリコン１６１の最初
のくぼみ処理ステップ及び、エッチングによって露光さ
れたノード誘電体１６４の除去の後に、取り除かれてい
てもよい（図１０）。

【０１３３】５番目の実施例の利点は、カラー１６８と
埋め込みプレート１６５の同時の形成に関する簡易化さ
れた処理である。フォトレジストくぼみ処理による酸化
物カラーの形成の前に埋め込みプレート１６５が形成さ
れるように使用される処理（ネスビット氏他による上の
論文を参照）とは対照的に、埋め込みプレート１６５
は、カラー１６８の底に自己調節される。その後、ネス
ビット氏他で説明される変更では、カラーは多結晶シリ
コンくぼみによって形成され、この場合には、埋め込み
プレートと酸化物のカラーが互いに整合不良となってし
まう可能性がある（例えば、埋め込みプレートが深過ぎ
るとか、又は高過ぎ、そして選択トランジスタを短絡さ
せる）。本発明では、この課題は自動調整処理によって
解決される。

【０１３４】エッチングストップ層１７７が埋め込みプ
レート１６６に関する添加物ソースであるため、厚みに
関するどんな制限もない。そのため多結晶シリコンくぼ
み処理と防食多結晶シリコン除去処理のための、厳しい
選択性条件（酸化物に対する多結晶シリコン）をかなり
減らすことができる。したがって、これらエッチング処
理は、はるかに簡単に制御可能である。

【０１３５】図２５〜３０は、図５のＤＲＡＭメモリセ
ルを形成するための発明的な方法の第６の実施例を示し
ている。

【０１３６】この６番目の実施例でも、ノードの誘電体
はカラー及び埋め込みプレートの形成の後に形成され、
そして連続的に、トレンチの底からカラーの上側のエッ
ジにまで広がっている。このことは下側のカラーエッジ
におけるピンホールの形成を避ける。

【０１３７】特に、この６番目の実施例は 多層のエッ
チストップ層と、そして防食多結晶シリコン層を利用し
ている。最も好ましい順序は、第１エッチストップ層１
８１、第１防食多結晶シリコン層１８２、第２エッチス
トップ層１８３、そして第２防食多結晶シリコン層１８
４である。

【０１３８】このことが エッチストップ層及び防食多
結晶シリコンをくぼませるステップ、又は防食多結晶シ
リコンをさらに取り除くステップに対する多結晶シリコ
ンエッチングの選択性に関係するする厳しい条件を軽減
する。製造コストのわずかな増加の可能性はあるが、こ
の方法はより信頼性が高く、そして低いエッチング選択
性だけを許容するエッチング処理及び装置の使用を可能
とする。

【０１３９】図２５に示されているように、まず最初
に、トレンチ１０８が説明された方法で形成され、そし
てその後、対応するハードマスク層１０６が取り除か
れ、パッドスタック１０７のパッドストップ層１０５内
にパッド酸化物の層１０４だけが残される。

【０１４０】その後、第１エッチストップ層１８１が形
成される。例えば、これはドープされていないの自然な
酸化物（０．３〜１ｎｍ）、ドープされていないの熱酸
化物（０．５〜１ｎｍ）、ウエット化学処理（０．６ｎ
ｍ）からのドープされていない酸化物、又はドープされ
ていないＣＶＤ酸化物（０．５〜１ｎｍ）から形成する
ことができる。

【０１４１】第１エッチストップ層１８１もまたドープ
されることができ、そして（５番目の実施例に関して説
明されたように）埋め込みプレート１６５に関する添加
物ソースとして使用されることができる。

【０１４２】その後、防食多結晶シリコン層１８２が第
１エッチストップ層１８１上に蒸着される。これは、ド
ープされないで、又はドープされて、のいずれも可能で
あるが、ドープされることが望ましい。第１の防食多結
晶シリコン層１８２がドープされているならば、埋め込
みプレート１６５に関する添加物ソースとして、適切に
Ａｓ又はＰが使用され、その層は１０〜４０ｎｍの厚み
で蒸着される。このドープは、一回で実行されてもよ
い。また、ドープされていない多結晶シリコンの蒸着の
後に、イオンインプランテーションか、又はプラズマド
ープ（ＰＬＡＤ）が可能である。

【０１４３】図２６に示されているように、次に第２エ
ッチストップ層１８３が第１の、すなわちドープされて
いない、防食多結晶シリコン層１８２上に蒸着される。
これは次の条件に左右される。第１の防食多結晶シリコ
ン層１８２、又は第１のエッチストップ層がドープされ
ているならば、ドープ（例えばＡＳＧ，ＰＳＧ， ...）
され、第１防食多結晶シリコン層１８２がドープされて
いないならば、平坦な表面を持つ、そして例えば、４０
〜５０％のステップカバレッジを持つ、通常、５〜５０
ｎｍの厚みを有している。

【０１４４】ドープされていない第２エッチストップ層
１８３が使用されているならば、それは以下の材料であ
ることができる：熱酸化物（５ｎｍ）、ウエット化学処
理の酸化物（０．６〜１ｎｍ）か、又はＣＶＤ酸化物
（１−１０ｎｍ）。

【０１４５】次に２番目の防食多結晶シリコン層１８３
が第２のエッチストップ層１８３上に蒸着される。これ
はすなわち、ドープされた、又はドープされていないい
ずれかであるが、ドープされていない方が好都合であ
り、そしてトレンチ１０８を満たすように、通常２００
〜３００ｎｍの厚さを持っていることが好都合である。
ドープされていない層が使用されるならば、 より高い
蒸着レートが達成される。内側の層（ｓ）が少しだけ寄
与するだけなので、又は対応する焼きなましステップに
おける埋め込みプレート１６５内への外側拡散へは何の
寄与もないので、ドーピングは必要ない。

【０１４６】図２７に示されているように、引き続いて
カラー領域を規定するための第２の防食多結晶シリコン
１８４は通常、例えば、反応イオンエッチング（ＳＦ₆
か、ＮＦ₃／ＨＢｒ）によって、又はＣＤＥ（ＮＦ₃／Ｃ
ｌ₃）によって、又は適当なウエットエッチングによっ
て基板の表面から０．５〜２μｍだけくぼませられる。
その後、ＢＨＦウエットエッチングによって、又はＣＤ
Ｅエッチングによって、第２エッチストップ層１８３が
取り除かれる。そして、第１の防食多結晶シリコン１８
２はくぼませられる。

【０１４７】第１エッチストップ層１８２が自然な酸化
物（０．３〜０．５ｎｍ）よりも厚いならば、それは個
々の処理ステップにおけるウエットエッチングによっ
て、又はＣＤＥエッチングによって取り除かれる。そう
でなければ、トレンチ充填のプレクリーンの間に、これ
を実行することができる。

【０１４８】その後、カラー酸化物の層１６７が、上で
既に詳細に説明されたように蒸着される。

【０１４９】図２８に示されているように、カラー酸化
物の層１６８が高密度化され、埋め込みプレート１６５
が、すなわち５番目の実施例に関して説明されたのと共
通の高温のステップにおいて、ドライブインされる。そ
の後、カラー１６８は図２９に示されるようにＲＩＥに
よって開かれる。

【０１５０】最終的に、第２防食多結晶シリコン層１８
４と、第２エッチストップ層１８３と、第１の防食多結
晶シリコン層１８２と、そして第１エッチストップ層１
８１とは、トレンチ１０８の下側の領域から取り除かれ
て、図３０に示される処理段階に導かれる。

【０１５１】その後、ノードの誘電体１６４及び充填多
結晶シリコン１６１は、図１９で表わされた状態に達す
るように蒸着される。そして、図１２に示された処理状
態を得るために、充填多結晶シリコン１６１がくぼませ
られ、埋め込みストラップ１６２を規定する。ノード誘
電体１６４とカラー酸化物１６８は取り除かれ、そして
埋め込みストラップ１６２のための多結晶シリコンか、
又はアモルフォスシリコンが蒸着され、平坦化され、そ
してくぼませられる。この点において、この方法は既に
図１２を参照しして説明されたように継続される。

【０１５２】この点において、６番目の実施例に関して
も 図１３によるボトル形トレンチ形状が適切である
と、言及されるべきである。

【０１５３】６番目の実施例の特定の利点は、添加物
（Ａｓ，Ｐ）が第２のエッチストップ層を通って拡散す
る必要はないので、第２のエッチストップ層の厚みに関
するどんな制限も無いことである。第２エッチストップ
層が、２番目の防食多結晶シリコン層の除去の間のエッ
チストップであり、多結晶シリコンのくぼみのための、
そして防食多結晶シリコンの除去のための、厳しい選択
性条件（酸化物に対する多結晶シリコン）を軽減するこ
とができる。したがって、対応するエッチング処理は、
はるかに制御されやすいものとなる。

【０１５４】図３１は、発明的な方法の７番目の実施例
に関連する、本発明によるＤＲＡＭセルの別の実施例を
示す。

【０１５５】図５で示されているように、発明的なＤＲ
ＡＭセルのこの実施例には、トレンチコンデンサ１６０
のための２つの内部のインタフェース２００、２０１が
ある。すなわち、多結晶シリコン充填１６１と埋め込み
ストラップ１６２との間の第１のインタフェースと、そ
して埋め込みストラップ１６２とノードジャンクション
拡散領域１２５との間の第２のインタフェースである。

【０１５６】これらの２つのインタフェース２００，２
０１には、増加した電気抵抗があり、そしてこれはＤＲ
ＡＭセルを使用したメモリ装置のライト／リードサイク
ルにおける速度を減速させる。インタフェース２００は
通常、多結晶シリコン／多結晶シリコンインタフェース
であり、そしてインタフェース２０１は通常、シリコン
の単一の結晶／多結晶シリコンインタフェースである。

【０１５７】図３１で示されるＤＲＡＭセルの実施例
は、多結晶シリコン充填１６１と基板１０１内のノード
ジャンクション拡散領域１２５との間の単に１つのイン
タフェース２０１を有している。

【０１５８】埋め込みストラップ１６２は、この実施例
には備えられていない。

【０１５９】したがって、この実施例は、トランジスタ
１１０とトレンチコンデンサ１６０との間に、より低い
トランジション抵抗を持っている。その結果、リード／
ライトサイクルにおいてトレンチコンデンサ１６０か
ら、及びトレンチコンデンサ１６０に、電荷を転送する
ときの失敗に対するその感度を低下させ、そしてリード
／ライトサイクルそれぞれの、より速い速度を可能にす
る。

【０１６０】残りのインタフェース２０１は、前もって
ウエットプレクリーンされた自然な酸化物（例えば０．
３〜０．８ｎｍ）であってもよい。

【０１６１】又は、それは通常０．３〜２ｎｍの範囲の
厚みを持っている、どのような適切な成長処理によるも
のであっても、又は熱酸化物又はＣＶＤ酸化物、窒化酸
化物又は窒化物のような蒸着された層であってもよい。
Ｈ₂、ＨＦ蒸気又はＵＨＶ焼きなましを用いる、単独の
プレクリーンもまた、インタフェース２０１を形成する
前に実行されてもよい。

【０１６２】インタフェース２０１のデザインの特別の
重要性は、非制御の再結晶を、そしてトランジスタ１１
０とトレンチコンデンサ１６０との間の埋め込み接触部
のインタフェースの欠陥の形成を、避けることである。
この実施例の重要な利点は、トレンチ充填が、埋め込み
接触部領域の定義の後に実行されるので、埋め込み接触
部のための単一のインタフェース２０１だけが存在して
いることである。したがって、リード／ライトサイクル
のための抵抗は十分に抑えられて、そして処理生産は相
応してより良好である。

【０１６３】図３２〜３５は、図３１のＤＲＡＭメモリ
セルを形成するための発明的な方法の７番目の実施例を
示している。

【０１６４】図１９による処理状態に続く図３２で示さ
れているように、ハードマスク層１０６は取り除かれ、
トレンチ１０８内の、及び基板の表面上のノード誘電体
１６４は蒸着され、そしてフォトレジストの場合にはト
レンチ１０８は防食材料２１０で満たされる。

【０１６５】図３３で示されているように、防食フォト
レジスト２１０は、最初にＣＤＥエッチングによっくぼ
ませられ、そして次に、カラー１６８の上側の領域と、
その上に備えられたノード誘電体層１６４とが共に、基
板１０１へのインタフェース２０１において埋め込み接
触部を規定するために、くぼませられる。これはまた、
防食フォトレジスト２１０及び基板１０１に対して選択
的なＣＤＥエッチングによって、又は相当するウエット
エッチングによって、実行されることもできる。

【０１６６】防食フォトレジストの代替手段は、強度に
ドープされた多結晶シリコン層（ｎドープされた）又
は、アモルフォスシリコン層であり、このシリコン層は
酸化物、窒化物に、そしてドープされていないインタフ
ェース２０１に対して選択的にエッチングする。この場
合の利点は、くぼみのより良い制御性である。

【０１６７】任意的に、はみ出している防食フォトレジ
ストスタッド２１０の側壁からカラー１６８をくぼませ
た後、ノード誘電体１６４が取り除かれてもよい。

【０１６８】その後、図３４に示されているように、防
食フォトレジストスタッド２１０が、例えばＣＤＥエッ
チングによって、又はウエットエッチングによつて、取
り除かれる。

【０１６９】図３５を参照すると、その後、Ｈ₂焼きな
まし又はＨＦ蒸気ステップ又はＵＨＶ焼きなましステッ
プによるプレクリーンが実行される。従来のウエット形
化学プレクリーン（例えばＢＨＦ）もまた、可能であ
る。

【０１７０】任意的に、バリアフィルムはインタフェー
ス２０１上に形成される。これは例えば薄い酸化物、窒
化物または窒化酸化物であり、すなわち前のステップの
プレクリーンのあるなしに関わらず、同一に、すなわち
ウェーハはクリーンルーム雰囲気にさらされていない。

【０１７１】カラー１０８の上側の領域において、トレ
ンチ１０８を満たすための、そしてそれをインタフェー
ス２０１に接続するための、多結晶シリコン１６１の蒸
着は、以下の通りである。既に言及されているように、
充填多結晶シリコン１６１は、通常、１０¹⁹ｃｍ^-3〜１
０²¹ｃｍ^-3の濃度を持っているＡｓ、Ｐでドープされて
いる。結局、充填多結晶シリコン１６１は平坦化され、
例えば基板の表面のおよそ５０ｎｍ下にまでくぼませら
れて、図３５で示される処理段階が始められる。さらな
る処理ステップは図１２に示されている実施例に関して
説明されたようなものである。

【０１７２】図３６は、発明的な方法の８番目の実施例
に関連する本発明によるＤＲＡＭセルの別の実施例を示
す。図１３と類似して、発明的な方法の、この７番目の
実施例はボトル形トレンチ１０８のために使用されても
よい。これは図３６に描かれている。

【０１７３】本発明の方法の７番目及び８番目の実施例
の特別の利点は、埋め込み接触部を持つトレンチセルが
備えられることである。通常は、少なくとも２つのイン
タフェースが備えられるにも関わらず、これは例えば多
結晶シリコン／単一の結晶シリコンの、単に１つのイン
タフェースしか持っていない。

【０１７４】これらの２つの実施例の特定のステップ
は、ノード誘電体の形成前の、及びフォトレジストくぼ
み処理を用いる埋め込み接触部の定義前の、カラーの形
成である。もちろんここにおいては、レジストの代わり
にいかなる他の適当な材料が使用されてもよい。これは
カラー（酸化物）、誘電体（窒化物）および基板（シリ
コン）に対して選択的に除去可能であって、例えばＡｓ
又はＰドープされた多結晶シリコンであり、これはＣＤ
Ｅによって、酸化物に、窒化物に、そしてドープされて
いない、又はｐドープされたシリコンに、選択的にエッ
チング効果を発揮することができる。

【０１７５】本発明は上で望ましい実施例の携帯で説明
されたが、本発明はこれらの実施例に制限されることは
なく、様々の方法で変更されてもよい。

【０１７６】特に、引用された材料は単に例として使わ
れたもので、それらは適当な特性を持っている他の材料
に取り替えられてもよい。同じことは、リストされたエ
ッチング及び蒸着処理にも成り立っている。

【０１７７】また、示された実施例は、処理ステップの
シーケンスに関して、互いに結合されてもよい。

【図面の簡単な説明】

【図１】２ステップエッチング処理で製造されるトレン
チコンデンサを有する従来のＤＲＡＭメモリセルを示す
図である。

【図２】従来のＤＲＡＭセルを製造するための処理ステ
ップを示す図である。

【図３】従来のＤＲＡＭセルを製造するための処理ステ
ップを示す図である。

【図４】従来のＤＲＡＭセルを製造するための処理ステ
ップを示す図である。

【図５】本発明によるＤＲＡＭセルの実施例を示す図で
ある。

【図６】図５のＤＲＡＭメモリセルを製造するための発
明的な方法の最初の実施例について説明する図である。

【図７】図５のＤＲＡＭメモリセルを製造するための発
明的な方法の最初の実施例について説明する図である。

【図８】図５のＤＲＡＭメモリセルを製造するための発
明的な方法の最初の実施例について説明する図である。

【図９】図５のＤＲＡＭメモリセルを製造するための発
明的な方法の最初の実施例について説明する図である。

【図１０】図５のＤＲＡＭメモリセルを製造するための
発明的な方法の最初の実施例について説明する図であ
る。

【図１１】図５のＤＲＡＭメモリセルを製造するための
発明的な方法の最初の実施例について説明する図であ
る。

【図１２】図５のＤＲＡＭメモリセルを製造するための
発明的な方法の最初の実施例について説明する図であ
る。

【図１３】本発明的の方法の２番目の実施例に関連す
る、本発明によるＤＲＡＭセルの別の実施例を説明する
図である。

【図１４】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の３番目の実施例を説明する図である。

【図１５】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の３番目の実施例を説明する図である。

【図１６】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の３番目の実施例を説明する図である。

【図１７】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の４番目の実施例を説明する図である。

【図１８】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の４番目の実施例を説明する図である。

【図１９】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の４番目の実施例を説明する図である。

【図２０】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の５番目の実施例を説明する図である。

【図２１】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の５番目の実施例を説明する図である。

【図２２】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の５番目の実施例を説明する図である。

【図２３】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の５番目の実施例を説明する図である。

【図２４】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の５番目の実施例を説明する図である。

【図２５】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の６番目の実施例を説明する図である。

【図２６】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の６番目の実施例を説明する図である。

【図２７】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の６番目の実施例を説明する図である。

【図２８】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の６番目の実施例を説明する図である。

【図２９】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の６番目の実施例を説明する図である。

【図３０】図５のＤＲＡＭメモリセルを製造するための
本発明的の方法の６番目の実施例を説明する図である。

【図３１】本発明的の方法の７番目の実施例に関連する
本発明によるＤＲＡＭセルの別の実施例を示す図であ
る。

【図３２】図３１のＤＲＡＭメモリセルを製造するため
の本発明的の方法の７番目の実施例を説明する図であ
る。

【図３３】図３１のＤＲＡＭメモリセルを製造するため
の本発明的の方法の７番目の実施例を説明する図であ
る。

【図３４】図３１のＤＲＡＭメモリセルを製造するため
の本発明的の方法の７番目の実施例を説明する図であ
る。

【図３５】図３１のＤＲＡＭメモリセルを製造するため
の本発明的の方法の７番目の実施例を説明する図であ
る。

【図３６】本発明的の方法の８番目の実施例に関連する
本発明によるＤＲＡＭセルの別の実施例を示す図であ
る。

【符号の説明】 １００ トレンチコンデンサＤＲＡＭメモリセル １０１ 基板 １０２ トレンチ領域 １０４ パッド酸化物の層 １０５ パッド停止層 １０６ ハードマスク層 １０７ パッドスタック １０８，１０８ａ，１０８ｂ トレンチ １１０ トランジスタ １１２ ゲート １１３，１１４ 拡散領域 １１７ チャンネル １２０，１２０’ワードライン １２５ ノードジャンクション拡散領域 １５１ 自然酸化物 １５２ 多結晶シリコン層 １６０ トレンチコンデンサ １６１ 防食多結晶シリコン充填 １６２ 埋め込みストラップ １６４ ノードの誘電体 １６５ 埋め込みプレート １６７ カラー酸化物の層 １６８ カラー １７０ 埋め込みウェル １７２ キャビティ １７６ ドープされていないエッチストップ層 １７７ ドープされたエッチストップ層 １８３ 接触部 １８５ ビットライン １８９ 誘電体の中間的な層 ２００ インタフェース多結晶シリコン充填／埋め込み
ストラップ ２０１ インタフェース埋め込みストラップ／基板 ２０２ インタフェース第１多結晶シリコン充填／第２
多結晶シリコン充填 ２１０ 防食フォトレジスト又は他の適当な防食材料 ２５０，２５０’ インプランテーション領域

Claims (20)

【特許請求の範囲】
1. 【請求項１】 絶縁カラー（１６８）を持っている、特
   に半導体メモリセル（１００）内で使用されるトレンチ
   コンデンサにおいて、 基板（１０１）内に形成されたトレンチ（１０８）と、 トレンチ（１０８）の上側の領域に形成された前記絶縁
   カラー（１６８）と、 第１のコンデンサープレートとして、トレンチ（１０
   ８）の下側の領域を囲む基板領域内に任意的に埋め込み
   プレート（１６５）と、 コンデンサーの誘電体として、トレンチ（１０８）の下
   側の領域と、そして前記絶縁カラー（１６８）とを裏打
   ちする誘電体層（１６４）と、 ２番目のコンデンサープレートとして、前記トレンチ
   （１０８）内に満たされた導電性の２番目の充填材料
   （１６１）とを含んでおり、 ここにおいて、前記トレンチ（１０８）の下側の領域の
   上側エッジの直径が前記トレンチ（１０８）の前記上側
   の領域の前記直径と少なくとも等しい、ことを特徴とす
   るトレンチコンデンサ。
2. 【請求項２】 前記基板（１０１）への埋め込み接触部
   を形成するために、３番目の導電性の充填の材料で作ら
   れたストラップ（１６２）が、前記導電性の２番目の充
   填材料（１６１）上の前記絶縁カラー（１６１）を超え
   て形成される、請求項１記載のトレンチコンデンサ。
3. 【請求項３】 前記トレンチ（１０８）が、ボトル形形
   状を含んでいて、そして前記導電性の２番目の充填の材
   料（１６１）のキャビティが、その広くされた領域内に
   形成される、請求項１又は２記載のトレンチコンデン
   サ。
4. 【請求項４】 前記絶縁カラー（１６８）を超える前記
   導電性の２番目の充填の材料（１６１）が、前記基板
   （１０１）への埋め込み接触部に供給するためのストラ
   ップ（１６２）を形成する、請求項１又は３記載のトレ
   ンチコンデンサ。
5. 【請求項５】 添加物層（１２５）が、前記埋め込み接
   触部の領域内の前記基板（１０１）内に形成される、請
   求項２から４のいずれか１項に記載のトレンチコンデン
   サ。
6. 【請求項６】 中間的な層が、前記埋め込み接触部のイ
   ンタフェース（２０１）において形成される、請求項２
   から５のいずれか１項に記載のトレンチコンデンサ。
7. 【請求項７】 前記絶縁カラー（１６８）が、ＣＶＤ酸
   化物及び／又は熱酸化物で形成される、請求項２から６
   のいずれか１項に記載のトレンチコンデンサ。
8. 【請求項８】 絶縁カラー（１６８）を持っている、特
   に半導体メモリセル（１００）における使用のためのト
   レンチコンデンサを形成するための方法において、 基板（１０１）内にトレンチ（１０８）を形成するステ
   ップと、 第１の充填の材料（１５２）で、前記トレンチ（１０
   ８）の下側の領域を満たすステップと、 前記トレンチ（１０８）の上側の領域に前記絶縁カラー
   （１６８）を形成するステップと、 前記トレンチ（１０８）の前記下側の領域から前記第１
   の充填の材料（１５２）を取り除くステップと、 第１のコンデンサープレートとして、任意的に前記トレ
   ンチ（１０８）の前記下側の領域を囲む前記基板領域内
   に、埋め込みプレート（１６５）を形成するステップ
   と、 コンデンサーの誘電体として、前記トレンチ（１０８）
   の前記下側の領域と、前記絶縁カラー（１６８）の内側
   とを裏打ちする誘電体層（１６４）を形成するステップ
   と、 第２のコンデンサープレートとして、導電性の２番目の
   充填の材料（１６１）で前記トレンチ（１８０）を満た
   すステップとを含む、ことを特徴とするトレンチコンデ
   ンサを形成するための方法。
9. 【請求項９】 前記埋め込みプレート（１６５）の形成
   は、前記絶縁カラーに自己整合される、請求項８記載の
   方法。
10. 【請求項１０】 前記埋め込みプレート（１６５）の形
    成は、前記第１の充填の材料（１５１）からの外側拡散
    によって実行される、請求項８又は９記載の方法。
11. 【請求項１１】 前記基板（１０１）との埋め込み接触
    部を形成するために、導電性の３番目の充填の材料の前
    記導電性の２番目の充填の材料（１６１）の上に、前記
    絶縁カラー（１６８）を越えるストラップ（１６２）を
    形成するステップを含んでいる、請求項８から１０のい
    ずれか１項に記載の方法。
12. 【請求項１２】 第１の充填の材料（１５２）の下の、
    前記トレンチ側壁上に、エッチストップ層（１５１，１
    ７６，１７７）を形成するステップを含んでいる、請求
    項８から１１のいずれか１項に記載の方法。
13. 【請求項１３】 前記埋め込みプレート（１６５）の前
    記形成が、前記エッチストップ層（１７７）からの外側
    拡散によって実行される、請求項１２記載の方法。
14. 【請求項１４】 前記埋め込みプレート（１６５）の前
    記形成が、前記カラー（１６８）の高密度化と同時に、
    前記エッチストップ層（１７７）からの外側拡散によっ
    て実行される、請求項１３記載の方法。
15. 【請求項１５】 前記埋め込みプレート（１６５）の前
    記形成が、前記カラー（１６８）の前記形成及び高密度
    化と同時に、前記エッチストップ層（１７７）からの外
    側拡散によって実行される、請求項１３記載の方法。
16. 【請求項１６】 前記トレンチ側壁上の第１エッチスト
    ップ層（１８１）と、 前記第１のエッチストップ層（１８１）の上の第１の防
    食層（１８２）と、 前記第１の防食層（１８２）の上の第２のエッチストッ
    プ層（１８３）と、 前記第２のエッチストップ層（１８３）の上の第２の防
    食層（１８４）とを形成するステップを含む、請求項８
    記載の方法。
17. 【請求項１７】 前記絶縁カラー（１６８）及び前記誘
    電体層（１６４）で裏打ちされた前記トレンチ（１６
    ８）を第４の充填の材料（２１０）で満たすステップを
    含み、 前記第４の充填の材料は、前記絶縁カラー（１６８）に
    対して、そして前記誘電体層（１６４）に対して、前記
    基板（１０１）に対して、選択的に除去可能であり、 基板への埋め込み接触部のインタフェース（２０２）を
    規定するために、前記４番目の充填の材料（２１０）
    と、前記絶縁カラー（１６８）と、及び前記誘電体層
    （１６４）とをくぼませるステップを含み、 前記導電性の第２の充填の材料（１６１）で、前記トレ
    ンチ（１０８）を満たすステップとを含む、請求項８記
    載の方法。
18. 【請求項１８】 ボトル形状を形成するために、前記ト
    レンチ（１０８）の前記上側の領域に比較して、前記ト
    レンチ（１０８）の下側の領域を広くするステップを含
    んでいる、請求項８から１７のいずれか１項に記載の方
    法。
19. 【請求項１９】 前記ストラップ（１６２）から、外側
    拡散によって、前記埋め込み接触部の領域の基板（１０
    １）内に添加物の材料を導入するステップを含んでい
    る、請求項１１記載の方法。
20. 【請求項２０】 メモリ素子、特にＤＲＡＭメモリセ
    ル、において、 少なくとも請求項１〜７の１つによるトレンチコンデン
    サと、 そしてそれに接続された選択トランジスタを持ってい
    る、ことを特徴とするメモリ素子。