JP2005175348A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】ストラップコンタクトの抵抗値が増加することなく、且つストラップコンタクトがメモリセルトランジスタの拡散層に与える影響を抑制する。
【解決手段】半導体記憶装置は、半導体基板の上に設けられた素子領域及び素子分離領域と、前記トレンチ内に設けられたキャパシタと、前記キャパシタ上方で前記トレンチの内面上に設けられた第１絶縁膜と、前記トレンチを埋め込むように前記第１絶縁膜及び前記キャパシタの上に設けられた第１導電層と、前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に設けられた第２絶縁膜と、前記素子領域の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側の前記素子領域内に設けられたソース及びドレイン領域と、前記第１導電層と前記ソース或いはドレイン領域とを接続するように前記第１導電層及び前記素子領域上に設けられたコンタクト層とを有する。
【選択図】 図２

Description

本発明は、半導体記憶装置及びその製造方法に係り、特にメモリセルにトレンチキャパシタを有する半導体記憶装置の構造及びその製造方法に関する。

半導体集積回路は、年々、高集積化が進んでおり、特にＤＲＡＭ（Dynamic Random Access Memory）ではその進歩が著しい。高集積化を進める上で、１トランジスタ，１キャパシタ型のＤＲＡＭセルでは、各部品の微細化が要求される。ＤＲＡＭセルの微細化に伴い、トランジスタのソース拡散層（またはドレイン拡散層）も縮小される。

ＤＲＡＭセルを構成するキャパシタとしてトレンチキャパシタを用いたＤＲＡＭが知られている。また、ＤＲＡＭセルを構成するメモリセルトランジスタのソース領域とトレンチキャパシタの電極とを接続するストラップコンタクトとして、例えばＤＲＡＭセルが形成される半導体基板に埋め込まれるように形成されたＢＳ（Buried Strap）コンタクトが用いられる。

ところが、ＤＲＡＭセルの微細化に伴いＢＳコンタクトの体積が小さくなるため、ＢＳコンタクトの抵抗値が増加してしまう。この問題を解決する方法の一つとして、半導体基板の表面にストラップコンタクトを形成するＳＳ（Surface Strap）コンタクトの採用が考えられる。以下に、ＳＳコンタクトを有するＤＲＡＭの構造の一例を説明する。図３１は、従来のＤＲＡＭにおける主要部を示す断面図である。

半導体基板１内には、トレンチ２が形成されている。このトレンチ２の下部周囲の半導体基板１内には、キャパシタ電極用のＮ型拡散層からなるプレート電極３が設けられている。トレンチ２の下部の内面には、キャパシタの誘電膜であるＮＯ膜４が設けられている。

トレンチ２内のＮＯ膜４上には、キャパシタの電極となるポリシリコン５が設けられている。ポリシリコン５上部のトレンチ２内面には、半導体基板１に形成するメモリセルトランジスタのソース或いはドレイン拡散層とプレート電極３とを電気的に絶縁するために、カラー酸化膜６が設けられている。カラー酸化膜６上のトレンチ２内には、ポリシリコン５とのコンタクトのための配線層であるポリシリコン７が設けられている。半導体基板１の表面付近には、隣接するトレンチキャパシタとの間を電気的に分離するために、素子分離領域８が設けられている。

半導体基板１上には、ゲート絶縁膜９、ポリシリコンゲート電極層１０、ＷＳｉゲート電極層１１、ゲートキャップ絶縁膜１２、ゲート側壁絶縁膜１３、ソース拡散層１４及びドレイン拡散層１５を有するメモリセルトランジスタが設けられている。また素子分離領域８上には、ポリシリコンゲート電極層１６、ＷＳｉゲート電極層１７、ゲートキャップ絶縁膜１８及びゲート側壁絶縁膜１９を有するパスワード線が設けられている。ポリシリコン７及びソース拡散層１４上には、ポリシリコン７とソース拡散層１４とのコンタクト層であるＳＳコンタクト４０が設けられている。

図３１に示したＳＳコンタクト４０を形成する場合、トレンチキャパシタ（具体的には、ポリシリコン７）の上部に形成された酸化膜（Trench Top Oxide、以後ＴＴＯと称す)をエッチバックして配線層としてのポリシリコン７を露出する。そして、ポリシリコン７の上にＳＳコンタクト４０となるポリシリコンを堆積していた。この場合、ＴＴＯのエッチバック時に、カラー酸化膜６及び素子分離領域８も同時にエッチバックされてしまう。

この状態でＳＳコンタクト４０用のポリシリコンを堆積すると、メモリセルトランジスタが形成されているアクティブ領域の側面にもＳＳコンタクト４０が接触している構造となる。これにより、ＳＳコンタクト４０からアクティブ領域へ不純物が拡散してしまい、メモリセルトランジスタのソース拡散層１４の接合深さ（junction depth）が深くなってしまう。これは、メモリセルトランジスタの特性を劣化させる原因となる。

さらに、カラー酸化膜６及び素子分離領域８が深くエッチングされた場合には接合深さがより深くなり、メモリセルトランジスタの特性をさらに劣化させてしまう。またこのような問題は、デザインルールの縮小化に伴いより顕在化する。

また、この種の関連技術として埋め込みストラップの抵抗を低減する技術が開示されている（特許文献１参照）。
特開２００３−２８２７３４号公報

本発明は、上記のような事情に鑑みてなされたもので、ストラップコンタクトの抵抗値が増加することなく、且つストラップコンタクトがメモリセルトランジスタの拡散層に与える影響を抑制することで、メモリセルトランジスタの特性劣化を防止できる半導体記憶装置及びその製造方法を提供することを目的とする。

上記目的を達成するために本発明の第１の視点に係る半導体記憶装置は、半導体基板と、前記半導体基板の上に設けられた素子領域と、前記半導体基板上で前記素子領域の周囲に設けられた素子分離領域と、前記素子領域に接するように前記半導体基板内に設けられたトレンチと、前記半導体基板に設けられた第１電極と、前記トレンチ内に設けられた第２電極とを有するキャパシタと、前記キャパシタ上方で前記トレンチの内面上に設けられた第１絶縁膜と、前記トレンチを埋め込むように前記第１絶縁膜及び前記第２電極の上に設けられた第１導電層と、前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に設けられた第２絶縁膜と、前記素子領域の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側の前記素子領域内に設けられたソース及びドレイン領域と、前記第１導電層と前記ソース或いはドレイン領域とを接続するように前記第１導電層及び前記素子領域上に設けられたコンタクト層とを有する。

また第２の視点に係る半導体記憶装置の製造方法は、半導体基板にトレンチを形成する工程と、前記半導体基板及び前記トレンチ内に夫々第１及び第２電極を有するキャパシタを形成する工程と、前記キャパシタ上方で前記トレンチの内面上に第１絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２電極上に前記トレンチを埋め込むように第１導電層を形成する工程と、前記半導体基板上で素子領域を形成する領域以外に素子分離領域を形成する工程と、前記素子領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記素子領域内にソース及びドレイン領域を形成する工程と、前記第１導電層の上に形成された絶縁膜をエッチングする工程と、前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に第２絶縁膜を形成する工程と、前記第１導電層と前記ソース或いはドレイン領域とを接続するように前記第１導電層及び前記素子領域の上にコンタクト層を形成する工程とを有する。

また第３の視点に係る半導体記憶装置の製造方法は、半導体基板にトレンチを形成する工程と、前記半導体基板及び前記トレンチ内に夫々第１及び第２電極を有するキャパシタを形成する工程と、前記キャパシタ上方で前記トレンチの内面上に第１絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２電極の上に前記トレンチを埋め込むように第１導電層を形成する工程と、前記半導体基板上で素子領域を形成する領域以外に素子分離領域を形成する工程と、前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に第２絶縁膜を形成する工程と、前記素子領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記素子領域内にソース及びドレイン領域を形成する工程と、前記素子領域及び前記素子分離領域の上に絶縁層を形成する工程と、前記第１導電層と前記ソース或いはドレイン領域とを接続するコンタクト層を形成する領域の上に形成された前記絶縁層をエッチングする工程と、前記第１導電層の上に形成された絶縁膜をエッチングする工程と、前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に第２絶縁膜を形成する工程と、前記第１導電層及び前記素子領域の上に前記コンタクト層を形成する工程とを有する。

本発明によれば、ストラップコンタクトの抵抗値が増加することなく、且つストラップコンタクトがメモリセルトランジスタの拡散層に与える影響を抑制することで、メモリセルトランジスタの特性劣化を防止できる半導体記憶装置及びその製造方法を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置のレイアウト図である。図２は、図１に示した半導体記憶装置のＩ−Ｉ線に沿った断面図である。図３は、図１に示した半導体記憶装置のII−II線に沿った断面図である。なお、図１は、図２及び図３の断面図の位置を説明するための図であるため、簡略化して示している。

図１において、半導体基板１には、メモリセルトランジスタ等が形成されるアクティブ領域２５と素子分離領域８とが形成されている。アクティブ領域２５の上には、ゲート電極（ポリシリコンゲート電極層１０及びＷＳｉゲート電極層１１）が形成されている。また半導体基板１には、アクティブ領域２５に接するようにトレンチ２が形成され、このトレンチ内にトレンチキャパシタが形成されている。

図２において、例えばシリコンからなる半導体基板１内には、トレンチ２が形成されている。このトレンチ２の下部周囲の半導体基板１内には、キャパシタ電極用のＮ型拡散層からなるプレート電極３が設けられている。トレンチ２の下部の内面には、例えばシリコン窒化膜がプレート電極３に接して設けられている。さらにこのシリコン窒化膜の表面にシリコン酸化膜が形成されて、あわせてキャパシタの誘電膜であるＮＯ膜４が設けられている。

トレンチ２内のＮＯ膜４上には、キャパシタの電極となるポリシリコン５が設けられている。このポリシリコン５は、例えばＡｓをドープしたアモルファスシリコンを充填して形成されている。ポリシリコン５上部のトレンチ２内面には、半導体基板１に形成するメモリセルトランジスタのソース或いはドレイン拡散層とプレート電極３とを電気的に絶縁するために、カラー酸化膜６が設けられている。カラー酸化膜６上のトレンチ２内には、ポリシリコン５とのコンタクトのための配線層であるポリシリコン７が設けられている。このポリシリコン７は、例えばＡｓをドープしたアモルファスシリコンを充填して形成されている。

カラー酸化膜６上部のトレンチ２内面と、カラー酸化膜６上部のポリシリコン７側面と、素子分離領域８上部のアクティブ領域２５両側面には、熱酸化膜２０が設けられている。半導体基板１の表面付近には、隣接するトレンチキャパシタとの間を電気的に分離するために、素子分離領域８が設けられている。

半導体基板１（具体的には、アクティブ領域２５）上には、ゲート絶縁膜９を介してポリシリコンゲート電極層１０が設けられている。ポリシリコンゲート電極層１０上には、ＷＳｉゲート電極層１１が設けられている。ＷＳｉゲート電極層１１上には、ゲートキャップ絶縁膜１２が設けられている。ポリシリコンゲート電極層１０及びＷＳｉゲート電極層１１の両側面には、例えばＳｉＮからなるゲート側壁絶縁膜１３が設けられている。ポリシリコンゲート電極層１０の両側の半導体基板１内には、ソース拡散層１４とドレイン拡散層１５とが形成されている。このようにして、メモリセルトランジスタが構成されている。

また、素子分離領域８上には、パスワード線が設けられている。このパスワード線は、ポリシリコンゲート電極層１６と、ＷＳｉゲート電極層１７と、ゲートキャップ絶縁膜１８と、ゲート側壁絶縁膜１９とにより構成されている。

ポリシリコン７及びアクティブ領域２５上には、ポリシリコン７とソース拡散層１４とのコンタクト層であるＳＳコンタクト２１が設けられている。このＳＳコンタクト２１は、例えばＡｓをドープしたアモルファスシリコンを充填して形成されている。なお、ＳＳコンタクト２１は、ドレイン拡散層１５の上にも設けられている。ドレイン拡散層１５の上のＳＳコンタクト２１には、ドレイン拡散層１５とビット線（図示せず）とを接続するためのコンタクト２４が設けられている。

ＳＳコンタクト２１、メモリセルトランジスタ、パスワード線及び素子分離領域８上には、例えばＳｉＮからなるバリア膜２２が設けられている。このバリア膜２２は、上記コンタクト２４を開口する際の保護膜、及び後述するＢＰＳＧの熱処理による拡散の影響を防止するために設けられている。バリア膜２２上には、例えばＢＰＳＧ（Boron Phospho Silicate Glass）からなる第１層間膜２３が設けられている。この第１層間膜２３は、熱処理により流動性を有し、層間膜の埋め込み性向上のために設けられている。第１層間膜２３上には、例えばＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）からなる第２層間膜（図示せず）が設けられている。このようにして、図２に示す半導体記憶装置が構成されている。

次に、図２に示した半導体記憶装置の製造方法を図４〜１８を参照して説明する。なお、図４〜７，９，１１，１３，１５，１７は、図１におけるＩ−Ｉ線に沿った断面図である。図８，１０，１２，１４，１６，１８は、図１におけるII−II線に沿った断面図である。

図４において、半導体基板１の上に、膜厚２０Å程度のシリコン酸化膜２６を形成する。このシリコン酸化膜２６の上に、膜厚２２００Å程度のシリコン窒化膜２７を形成する。次に、半導体基板１に到達するようにトレンチ２を形成する。このトレンチ２は、所定の大きさの開口部及び深さを有するように、例えばフォトリソグラフィ法とドライエッチング法とを用いて形成する。

次に、半導体基板１内にＮ型の不純物（例えば、Ａｓ）を拡散させることで、プレート電極３を形成する。具体的には、Ａｓをドープしたシリケートガラスを半導体基板１内に堆積する。続いて、Ａｓを半導体基板１内に拡散させるために、１０００℃以上の高温でアニールする。これにより、プレート電極３を形成する。その後、トレンチ２内部のシリケートガラスを除去する。このプレート電極３は、半導体基板１の表面から１．５μｍよりも深い位置に形成されているトレンチ２を覆うように形成する。

次に、図５において、トレンチ２の下部の内面にトレンチキャパシタの誘電膜である膜厚２０〜３０Å程度のＮＯ膜４を形成する。具体的には、トレンチ２内面の半導体基板１を薄く窒化してシリコン窒化膜を形成し、さらにこのシリコン窒化膜の表面を薄く酸化する。このようにして、トレンチ２の内面の半導体基板１上にＮＯ膜４を形成する。次に、トレンチキャパシタの電極となるポリシリコン５を形成する。このポリシリコン５は、Ａｓをドープしたアモルファスシリコンを、ＮＯ膜４上に堆積することにより形成する。そして、ポリシリコン５を半導体基板１の表面から１．０μｍ程度までエッチバックした後、トレンチ２の内面に露出されたＮＯ膜４を例えばウェットエッチングにより除去する。次に、ポリシリコン５上部のトレンチ２内面に、膜厚３００Å程度のカラー酸化膜６を堆積する。

次に、図６において、Ａｓをドープしたアモルファスシリコンをカラー酸化膜６及びポリシリコン５上のトレンチ２内に堆積することにより、ポリシリコン７を形成する。そして、ポリシリコン７を半導体基板１の表面付近までエッチバックする。

次に、図７，８において、フォトリソグラフィ法により、素子分離領域８形成予定領域にＳＴＩ（Shallow Trench Isolation）形成用のフォトレジスト（図示せず）を形成する。そして、このフォトレジストをマスクとして、素子分離領域８形成予定領域内のカラー酸化膜６、ポリシリコン７及び半導体基板１をエッチングによって除去する。さらに、素子分離用溝内に絶縁膜（例えば、シリコン酸化膜）を埋め込んで素子分離領域８を形成する。これにより、隣接するトレンチキャパシタとの間を電気的に分離する。次に、シリコン酸化膜２６とシリコン窒化膜２７と半導体基板１表面より上方のカラー酸化膜６とをエッチングにより除去する。次に、従来と同様の工程により、トランジスタを形成する。

次に、図９，１０において、トレンチキャパシタ（具体的には、ポリシリコン７）の上部に形成された酸化膜であるＴＴＯをエッチングにより除去する。このとき、ポリシリコン７上部の位置バラツキやＴＴＯの膜厚バラツキなどを考慮して、オーバーエッチングを行う。なお、図１０に示すように、ＴＴＯエッチング工程により、アクティブ領域２５の側面の素子分離領域８は、カラー酸化膜６の上面と同じ位置までエッチングされている。

次に、図１１，１２において、熱酸化法(例えば、９００℃、雰囲気Ｏ_２)により、半導体基板１を酸化する。これにより、アクティブ領域２５側面、半導体基板１表面及びポリシリコン７上部のシリコンが露出している部分のみ選択的に熱酸化膜２０（膜厚１００Å程度）が形成される。

次に、図１３，１４において、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングにより、半導体基板１表面の熱酸化膜２０を除去する。このとき、アクティブ領域２５側面の熱酸化膜２０は、エッチングされずに残っている。

次に、図１５，１６において、半導体基板１表面及びポリシリコン７上部の自然酸化膜を除去する。次に、Ａｓをドープしたアモルファスシリコン（ＳＳコンタクト２１）をポリシリコン７及びソース拡散層１４上に堆積する。なお、自然酸化膜を除去する工程は、半導体基板１とＳＳコンタクト２１とがオーミック接触（ohmic contact）になるのであれば特に必要としない。また、希フッ酸（dilute hydrofluoric acid）のような薬液を用いて自然酸化膜の除去工程を行う場合、アクティブ領域２５側面の熱酸化膜２０が全て除去されないような条件（例えば、熱酸化膜２０のエッチング量が２５Å程度）でエッチングを行う。

次に、図１７，１８において、ＳＳコンタクト２１の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化し、ＳＳコンタクト２１の膜厚が２０００Å程度（ゲートキャップ絶縁膜１２の中間程度）になるまで、ＲＩＥによりエッチングする。次に、フォトリソグラフィ法により所望の形状を有するＳＳコンタクト２１を形成する。具体的には、ＳＳコンタクト２１の形状と同一のフォトレジストを塗布し、このフォトレジストをマスクとしてＲＩＥによりエッチングすることにより、ＳＳコンタクト２１を形成する。

次に、図２，３において、半導体基板１全面にＳｉＮからなるバリア膜２２（膜厚８０Å程度）を堆積する。バリア膜２２の上には、ＢＰＳＧからなる第１層間膜２３（膜厚３７００Å程度）を堆積し、表面をＣＭＰにより平坦化する。第１層間膜２３の上には、ＴＥＯＳからなる第２層間膜（膜厚１５００Å程度）（図示せず）を堆積して平坦化する。そして、コンタクト２４や、周辺回路のコンタクトを形成し、さらに配線層（図示せず）を形成する。このようにして、図２に示す半導体記憶装置が形成される。

このように構成された半導体記憶装置は、アクティブ領域２５の側面及びトレンチ２内面にのみ熱酸化膜２０を備えている。よって、ＳＳコンタクト２１とアクティブ領域２５との接触部を、アクティブ領域２５の上面のみにすることができる。これにより、ＳＳコンタクト２１からアクティブ領域２５側面への不純物拡散を防止することができるため、メモリセルトランジスタのソース拡散層１４の接合深さが深くなるのを抑制することができる。

また、熱酸化膜２０を熱酸化法により形成している。よって、ゲート側壁絶縁膜１３の側面に熱酸化膜２０が形成されないため、ＳＳコンタクト２１の体積の減少を抑制することができる。これにより、ＳＳコンタクト２１の抵抗値の増加を防止することができる。

以上詳述したように本実施形態では、アクティブ領域２５の側面にのみ熱酸化膜２０を形成した後、ＳＳコンタクト２１を形成するようにしている。

したがって本実施形態によれば、ＳＳコンタクト２１からアクティブ領域２５側面への不純物拡散を防止することで、メモリセルトランジスタの拡散層の接合深さが深くなるのを抑制することができる。これにより、メモリセルトランジスタの特性劣化を防止することができる。

また、ゲート電極の側面に熱酸化膜２０が形成されないため、ＳＳコンタクト２１の体積が減少しない。よって、ＳＳコンタクト２１の抵抗値の増加を防止することができる。これは、デザインルールの微細化に対して、より効果が大きくなる。

また本実施形態の半導体記憶装置は、ＳｉＮからなるバリア膜２２を備えている。これにより、例えばエッチングにより層間膜にコンタクトを開口する際、バリア膜２２の下に形成されている酸化膜を保護することができる。さらに、ＢＰＳＧの熱処理による拡散の影響を防止することができる。

また本実施形態の半導体記憶装置は、ＢＰＳＧからなる第１層間膜２３を備えている。これにより、層間膜の埋め込み性を向上させることができる。

また本実施形態では、アクティブ領域２５の側面に形成する酸化膜に、熱酸化膜を用いている。しかし、ポリシリコン７上部の自然酸化膜を除去する際に同時に除去されない酸化膜であればよい。すなわち、自然酸化膜に対して選択比を有していればよい。このような酸化膜を用いても、アクティブ領域２５の側面にのみ酸化膜を形成することができる。

（第２の実施形態）
図１９は、本発明の第２の実施形態に係る半導体記憶装置の上記図１に示したＩ−Ｉ線と同一の位置に沿った断面図である。図２０は、本発明の第２の実施形態に係る半導体記憶装置の上記図１に示したII−II線と同一の位置に沿った断面図である。

カラー酸化膜６上部のトレンチ２内面と、カラー酸化膜６上部のポリシリコン７側面と、素子分離領域８上部のアクティブ領域２５両側面には、熱酸化膜２０が設けられている。ポリシリコン７及びアクティブ領域２５上には、ポリシリコン７とソース拡散層１４とのコンタクト層であるＳＳコンタクト３０が設けられている。このＳＳコンタクト３０は、例えばＡｓをドープしたアモルファスシリコンを充填して形成されている。なお、ＳＳコンタクト３０は、ドレイン拡散層１５の上にも設けられている。半導体基板１の表面付近には、隣接するトレンチキャパシタとの間を電気的に分離するために、素子分離領域８が設けられている。

素子分離領域８の上には、例えばＳｉＮからなるバリア膜３１が設けられている。バリア膜３１の上には、例えばＢＰＳＧからなる第１層間膜３２が設けられている。第１層間膜３２及びＳＳコンタクト３０の上には、例えばＴＥＯＳからなる第２層間膜３３が設けられている。このようにして、図１９に示す半導体記憶装置が構成されている。

次に、図１９に示した半導体記憶装置の製造方法を図２１〜３０を参照して説明する。なお、図２１，２３，２５，２７，２９は、図１におけるＩ−Ｉ線に沿った断面図である。図２２，２４，２６，２８，３０は、図１におけるII−II線に沿った断面図である。なお、上記図７，８までの製造方法は、上記第１の実施形態と同じである。

図２１，２２において、半導体基板１全面にＳｉＮからなるバリア膜３１（膜厚８０Å程度）を堆積する。バリア膜３１の上には、ＢＰＳＧからなる第１層間膜３２（膜厚３７００Å程度）を堆積し、表面をＣＭＰにより平坦化する。

次に、図２３，２４において、フォトリソグラフィ法により、ＳＳコンタクト３０形成領域上の第１層間膜３２を除去するためにフォトレジストを形成し、このフォトレジストをマスクとしてＲＩＥにより第１層間膜３２をエッチングする。

次に、図２５，２６において、第１層間膜３２をマスクとしてＳＳコンタクト３０用の開口部にあるバリア膜３１をＲＩＥによりエッチングする。さらに、トレンチキャパシタ（具体的には、ポリシリコン７）の上部に形成された酸化膜であるＴＴＯをエッチングにより除去する。このとき、ポリシリコン７上部の位置バラツキやＴＴＯの膜厚バラツキなどを考慮して、オーバーエッチングを行う。なお、図２６に示すように、ＴＴＯエッチング工程により、アクティブ領域２５の側面の素子分離領域８は、カラー酸化膜６の上面と同じ位置までエッチングされている。

次に、図２７，２８において、熱酸化法(例えば、９００℃、雰囲気Ｏ_２)により、半導体基板１を酸化する。これにより、アクティブ領域２５側面、半導体基板１表面及びポリシリコン７上部のシリコンが露出している部分のみ選択的に熱酸化膜２０（膜厚１００Å程度）が形成される。

次に、図２９，３０において、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングにより、半導体基板１表面の熱酸化膜２０を除去する。このとき、アクティブ領域２５側面の熱酸化膜２０は、エッチングされずに残っている。次に、半導体基板１表面及びポリシリコン７上部の自然酸化膜を除去する。次に、Ａｓをドープしたアモルファスシリコン（ＳＳコンタクト３０）をポリシリコン７及びソース拡散層１４上に堆積する。なお、前述した自然酸化膜を除去する工程は、半導体基板１とＳＳコンタクト３０とがオーミック接触（ohmic contact）になるのであれば特に必要としない。また、希フッ酸（dilute hydrofluoric acid）のような薬液を用いて自然酸化膜の除去工程を行う場合、アクティブ領域２５側面の熱酸化膜２０が全て除去されないような条件（例えば、熱酸化膜２０のエッチング量が２５Å程度）でエッチングを行う。

そして、ＳＳコンタクト３０の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化し、第１層間膜３２表面から５００Å程度（ゲートキャップ絶縁膜１２の中間程度）の深さまで、ＳＳコンタクト３０をＲＩＥによりエッチングする。

次に、図１９，２０において、半導体基板１全面にＴＥＯＳからなる第２層間膜３３（第１層間膜上の膜厚１５００Å程度）を堆積して平坦化する。そして、ビット線とのコンタクトであるコンタクト２４や、周辺回路のコンタクトを形成し、さらに配線層（図示せず）を形成する。このようにして、図１９に示す半導体記憶装置が形成される。

このように構成された半導体記憶装置は、アクティブ領域２５の側面にのみ熱酸化膜２０を備えている。よって、上記第１の実施形態と同様の効果を得ることができる。

また、ＳＳコンタクト３０を埋め込みプラグとして形成することができる。これにより、上記第１の実施形態と比べて、ＳＳコンタクト３０を形成する際のエッチング工程による半導体記憶装置への負担を低減することができる。

また、ＳＳコンタクト３０を形成する領域の第１層間膜３２の開口工程において位置ズレが生じた場合でも、バリア膜３１を備えているためアクティブ領域２５側面の素子分離領域８がエッチングされるのを防止することができる。

また本実施形態では、ＳＳコンタクト３０を形成する領域の第１層間膜３２の開口工程においてマージンを大きくすることができる。すなわち、フォトリソグラフィ法による位置の合わせズレが生じてアクティブ領域２５側面が大きく露出した場合でも、熱酸化膜２０を備えているためＳＳコンタクト３０からアクティブ領域２５側面への不純物拡散を防止することが可能となる。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。

本発明の第１の実施形態に係る半導体記憶装置のレイアウト図。 図１に示した半導体記憶装置のＩ−Ｉ線に沿った断面図。 図１に示した半導体記憶装置のII−II線に沿った断面図。 図２に示した半導体記憶装置の製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図４に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図５に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図６に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図６に続く製造方法を説明するための上記II−II線に沿った断面図。 図７に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図８に続く製造方法を説明するための上記II−II線に沿った断面図。 図９に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図１０に続く製造方法を説明するための上記II−II線に沿った断面図。 図１１に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図１２に続く製造方法を説明するための上記II−II線に沿った断面図。 図１３に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図１４に続く製造方法を説明するための上記II−II線に沿った断面図。 図１５に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図１６に続く製造方法を説明するための上記II−II線に沿った断面図。 本発明の第２の実施形態に係る半導体記憶装置の上記Ｉ−Ｉ線に沿った断面図。 本発明の第２の実施形態に係る半導体記憶装置の上記II−II線に沿った断面図。 図１９に示した半導体記憶装置の製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図２０に示した半導体記憶装置の製造方法を説明するための上記II−II線に沿った断面図。 図２１に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図２２に続く製造方法を説明するための上記II−II線に沿った断面図。 図２３に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図２４に続く製造方法を説明するための上記II−II線に沿った断面図。 図２５に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図２６に続く製造方法を説明するための上記II−II線に沿った断面図。 図２７に続く製造方法を説明するための上記Ｉ−Ｉ線に沿った断面図。 図２８に続く製造方法を説明するための上記II−II線に沿った断面図。 従来のＤＲＡＭにおける主要部を示す断面図。

符号の説明

１…半導体基板、２…トレンチ、３…プレート電極、４…ＮＯ膜、５，７…ポリシリコン、６…カラー酸化膜、８…素子分離領域、９…ゲート絶縁膜、１０，１６…ポリシリコンゲート電極層、１１，１７…ＷＳｉゲート電極層、１２，１８…ゲートキャップ絶縁膜、１３，１９…ゲート側壁絶縁膜、１４…ソース拡散層、１５…ドレイン拡散層、２０…熱酸化膜、２１，３０，４０…ＳＳコンタクト、２２，３１…バリア膜、２３，３２…第１層間膜、２４…コンタクト、２５…アクティブ領域、２６…シリコン酸化膜、２７…シリコン窒化膜、３３…第２層間膜。

Claims (5)

1. 半導体基板と、
   前記半導体基板の上に設けられた素子領域と、
   前記半導体基板上で前記素子領域の周囲に設けられた素子分離領域と、
   前記素子領域に接するように前記半導体基板内に設けられたトレンチと、
   前記半導体基板に設けられた第１電極と、前記トレンチ内に設けられた第２電極とを有するキャパシタと、
   前記キャパシタ上方で前記トレンチの内面上に設けられた第１絶縁膜と、
   前記トレンチを埋め込むように前記第１絶縁膜及び前記第２電極の上に設けられた第１導電層と、
   前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に設けられた第２絶縁膜と、
   前記素子領域の上にゲート絶縁膜を介して設けられたゲート電極と、
   前記ゲート電極の両側の前記素子領域内に設けられたソース及びドレイン領域と、
   前記第１導電層と前記ソース或いはドレイン領域とを接続するように前記第１導電層及び前記素子領域上に設けられたコンタクト層と、
   を具備することを特徴とする半導体記憶装置。
2. 前記第２絶縁膜は、熱酸化膜からなることを特徴とする請求項１記載の半導体記憶装置。
3. 半導体基板にトレンチを形成する工程と、
   前記半導体基板及び前記トレンチ内に夫々第１及び第２電極を有するキャパシタを形成する工程と、
   前記キャパシタ上方で前記トレンチの内面上に第１絶縁膜を形成する工程と、
   前記第１絶縁膜及び前記第２電極上に前記トレンチを埋め込むように第１導電層を形成する工程と、
   前記半導体基板上で素子領域を形成する領域以外に素子分離領域を形成する工程と、
   前記素子領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の両側の前記素子領域内にソース及びドレイン領域を形成する工程と、
   前記第１導電層の上に形成された絶縁膜をエッチングする工程と、
   前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に第２絶縁膜を形成する工程と、
   前記第１導電層と前記ソース／ドレイン領域とを接続するように前記第１導電層及び前記素子領域の上にコンタクト層を形成する工程と、
   を具備することを特徴とする半導体記憶装置の製造方法。
4. 半導体基板にトレンチを形成する工程と、
   前記半導体基板及び前記トレンチ内に夫々第１及び第２電極を有するキャパシタを形成する工程と、
   前記キャパシタ上方で前記トレンチの内面上に第１絶縁膜を形成する工程と、
   前記第１絶縁膜及び前記第２電極の上に前記トレンチを埋め込むように第１導電層を形成する工程と、
   前記半導体基板上で素子領域を形成する領域以外に素子分離領域を形成する工程と、
   前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に第２絶縁膜を形成する工程と、
   前記素子領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の両側の前記素子領域内にソース及びドレイン領域を形成する工程と、
   前記素子領域及び前記素子分離領域の上に絶縁層を形成する工程と、
   前記第１導電層と前記ソース或いはドレイン領域とを接続するコンタクト層を形成する領域の上に形成された前記絶縁層をエッチングする工程と、
   前記第１導電層の上に形成された絶縁膜をエッチングする工程と、
   前記第１絶縁膜上方で前記トレンチの内面上、及び前記素子領域の両側面に第２絶縁膜を形成する工程と、
   前記第１導電層及び前記素子領域の上に前記コンタクト層を形成する工程と、
   を具備することを特徴とする半導体記憶装置の製造方法。
5. 前記第２絶縁膜は、熱酸化により形成することを特徴とする請求項３又は４記載の半導体記憶装置の製造方法。

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