JP2001345433A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチキャパシタのノードとトランジスタ
拡散層を接続する埋め込みコンタクト層を微小なコンタ
クト面積に確実に形成する。 【解決手段】 シリコン基板１１にトレンチキャパシタ
Ｃを埋め込み形成する。素子形成領域１３を区画するよ
うに素子分離溝３１を形成し、素子分離溝３１の内面か
ら素子分離溝３１に接するキャパシタノード２３上にま
たがってシリコン窒化膜３３を形成した後、一部がトレ
ンチキャパシタ領域を覆うように素子分離絶縁膜３２を
埋め込む。ソース、ドレイン拡散層４３の一方を共有し
ゲート電極が一方向に連続するワード線となるようにト
ランジスタを形成し、その表面をＢＰＳＧ膜５１で平坦
化する。ソース、ドレイン拡散層の他方の表面から対応
するトレンチキャパシタのキャパシタノード表面にまた
がるようにコンタクト開口を形成して、ゲート電極に自
己整合された埋め込みコンタクト層５２を形成する

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、トレンチキャパ
シタを有し、且つ素子分離溝に絶縁膜を埋め込む素子分
離構造を有するＤＲＡＭセルアレイを集積してなる半導
体集積回路装置とその製造方法に関する。

【０００２】

【従来の技術】トレンチキャパシタを持つＤＲＡＭの高
集積化構造として、図３０のレイアウト及びそのＡ−
Ａ’断面である図３１に示す構造のものが提案されてい
る。シリコン基板にはまず、トレンチキャパシタＣを配
列形成する。その後、トレンチキャパシタＣに一部重な
り且つ二つのキャパシタＣにまたがる素子形成領域を区
画するように、素子分離溝１を加工してこれに素子分離
絶縁膜２を埋め込む。この素子分離構造は、ＳＴＩ（Ｓ
ｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構
造と呼ばれる。

【０００３】その後、ワード線（ＷＬ）として連続する
ゲート電極３を形成し、ソース、ドレイン拡散層４を形
成して、トランジスタＱを形成する。トランジスタＱの
一方の拡散層４とキャパシタＣのノード６を接続する埋
め込みコンタクト層５は、図３０に斜線で示したよう
に、ワード線３の配列方向には、ワード線３に自己整合
された状態で形成する。この埋め込みコンタクト層５に
は、不純物ドープ多結晶シリコンを用いる。このような
トランジスタＱとキャパシタＣの接続構造は、キャパシ
タＣのノードとトランジスタ拡散層の間をそれらの表面
にまたがるように形成されるため、表面ストラップ（Ｓ
ｕｒｆａｃｅ Ｓｔｒａｐ，以下ＳＳと略称する）構造
と呼ばれる。

【０００４】

【発明が解決しようとする課題】上述したＳＳ構造のト
レンチＤＲＡＭにおいて、小さいコンタクト面積で埋め
込みコンタクト層５を確実に形成するには、このコンタ
クト層５を埋め込む前のＲＩＥによる酸化膜エッチング
工程で、キャパシタＣのノード６及びトランジスタ拡散
層４の表面を確実に露出させることが必要である。しか
し、キャパシタノード６上の微小なコンタクト開口を覆
うシリコン酸化膜の膜厚にばらつきがあり、これを確実
に除去するためにオーバーエッチングを行うと、キャパ
シタＣの上部に素子形成領域との分離のための形成され
るシリコン酸化膜からなるカラー絶縁膜７の上部が図３
１に示したように大きく後退する。

【０００５】この様にカラー絶縁膜７の上部が後退する
と、素子分離特性の劣化、ウェルの深い部分での接合リ
ークの増大、トランジスタのオフ時のリーク電流の増
大、トレンチキャパシタの側壁での縦方向リークの増
大、といった種々の問題が発生する。例えば図３１の断
面では、カラー絶縁膜７が削られた箇所に埋め込みコン
タクト層５が入り込み、埋め込みコンタクト層５からの
不純物拡散によって、トランジスタ拡散層４に連続する
ｎ型拡散層４ａが深く形成される様子を示している。素
子分離後に形成されるｐ型ウェル８のボロン濃度は、通
常図３１に示したように内部にピークを持つように形成
される。カラー絶縁膜７が削られた箇所に形成されるｎ
型拡散層４ａがｐ型ウェル８の高濃度領域にまで深く形
成されると、そのＰＮ接合リークは大きいものとなる。
図３１の断面にはないが、埋め込みコンタクト層領域で
キャパシタＣと素子分離絶縁膜２が接する部分では、素
子分離絶縁膜が削られて埋め込みコンタクト層が侵入
し、素子分離特性も劣化することになる。

【０００６】また、素子分離絶縁膜２を狭い素子分離溝
１にボイド等が形成されないように埋め込むためには、
例えば素子分離絶縁膜１としてＴＥＯＳを用いたＣＶＤ
によるシリコン酸化膜を用い、且つ埋め込み後にＯ２雰
囲気中でのアニールを行うことが好ましい。しかしこの
様なＯ２アニールを行うと、素子分離絶縁１に接するキ
ャパシタノード６にまで酸素が供給されて、キャパシタ
ノード６が酸化されてしまう。これは、素子分離幅の制
御性の低下や酸化ストレスによる結晶欠陥の発生等、デ
バイスに大きな悪影響を及ぼす。

【０００７】この発明は、上記事情を考慮してなされた
もので、性能劣化を伴うことなく、トレンチキャパシタ
のノードとトランジスタ拡散層を接続する埋め込みコン
タクト層を微小なコンタクト面積に確実に形成するよう
にしたＤＲＡＭセルアレイを持つ半導体集積回路装置と
その製造方法を提供することを目的としている。

【０００８】

【課題を解決するための手段】この発明にかかる半導体
集積回路装置は、半導体基板と、この半導体基板に配列
形成された複数のトレンチキャパシタと、前記半導体基
板に隣接する二つのトレンチキャパシタにまたがる素子
形成領域を区画するように形成された素子分離溝と、こ
の素子分離溝に埋め込まれ且つ、一部が前記トレンチキ
ャパシタ領域を覆うように形成された素子分離絶縁膜
と、前記素子形成領域に、ソース、ドレイン拡散層の一
方を共有しゲート電極が一方向に連続するワード線とな
るように形成されたトランジスタと、前記トランジスタ
が形成された面を平坦化する平坦化絶縁膜と、前記平坦
化絶縁膜に前記ソース、ドレイン拡散層の他方の表面か
ら対応するトレンチキャパシタのキャパシタノード表面
にまたがるように形成されたコンタクト開口に前記ゲー
ト電極に自己整合されて埋め込まれた埋め込みコンタク
ト層と、前記素子分離溝に埋め込まれると共に前記キャ
パシタノードとこの上に配設される前記ゲート電極と間
に介在するように形成される前記素子分離絶縁膜の底部
に配置された、前記素子分離絶縁膜とは異種材料からな
る保護絶縁膜とを有することを特徴としている。

【０００９】この発明によると、素子分離溝の底部から
キャパシタノード上にまたがって、素子分離絶縁膜の下
地となる保護絶縁膜を形成しているため、トレンチキャ
パシタ形成後の工程で、キャパシタノードとトランジス
タ拡散層を接続する埋め込みコンタクトの形成に際し
て、コンタクト抵抗を増大させることなく、またオーバ
ーエッチングによるセル接合リークが防止されて、高性
能のトレンチＤＲＡＭセルアレイが得られる。

【００１０】この発明に係る半導体集積回路装置の製造
方法は、半導体基板に複数のトレンチキャパシタを埋め
込み形成する工程と、前記トレンチキャパシタが形成さ
れた半導体基板に隣接する二つのトレンチキャパシタに
またがる素子形成領域を区画するように素子分離溝を形
成する工程と、前記素子分離溝の内面から素子分離溝に
接するトレンチキャパシタのキャパシタノード上にまた
がって保護絶縁膜を形成する工程と、前記素子分離溝に
一部が前記トレンチキャパシタ領域を覆うように前記保
護絶縁膜とは異種材料からなる素子分離絶縁膜を埋め込
む工程と、前記素子形成領域に、ソース、ドレイン拡散
層の一方を共有しゲート電極が一方向に連続するワード
線となるようにトランジスタを形成する工程と、前記ト
ランジスタが形成された面を平坦化する平坦化絶縁膜を
形成する工程と、前記平坦化絶縁膜に前記ソース、ドレ
イン拡散層の他方の表面から対応するトレンチキャパシ
タのキャパシタノード表面にまたがるようにコンタクト
開口を形成して、前記ゲート電極に自己整合された埋め
込みコンタクト層を形成する工程とを有することを特徴
とする。

【００１１】この発明の製造方法によると、埋め込みコ
ンタクト層形成のためのコンタクト開口を形成する工程
で、キャパシタノードの周囲に埋め込まれているカラー
絶縁膜の後退をもたらすことなく、ＳＳ構造を採用した
ＤＲＡＭの性能向上が図られる。また、素子分離絶縁膜
の埋め込み性を向上させるために酸化種を含む雰囲気で
アニールする場合も、埋め込まれた素子分離絶縁膜と基
板の接する部分が保護絶縁膜で保護され、酸化によって
デバイス特性が劣化することがない。

【００１２】この発明の方法において好ましくは、平坦
化絶縁膜の下地に、コンタクト開口形成時のエッチング
ストッパとなるエッチングストッパ膜を形成する工程を
有するものとする。また、保護絶縁膜は好ましくは、ト
レンチキャパシタと素子形成領域が接する位置でキャパ
シタノードの周囲に埋め込まれているカラー絶縁膜の上
端部を覆うように形成されるものとする。更にこの発明
において、素子分離溝は、トレンチキャパシタの領域を
横切ってキャパシタノードの一部を削るように半導体基
板に形成されるか、或いはトレンチキャパシタの領域に
自己整合されてキャパシタノードを削らないように半導
体基板に形成されるものとする。

【００１３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１はこの発明の一実施の形態による
ＤＲＡＭのセルアレイ領域のレイアウトであり、図２
Ａ，図２Ｂ及び図２Ｃはそれぞれ、図１のＡ−Ａ’，Ｂ
−Ｂ’及びＣ−Ｃ’断面図である。図１に示すように、
キャパシタＣは、ワード線ＷＬとなるゲート電極４２の
ピッチを例えば２Ｆ（Ｆは最小加工寸法）として、略２
Ｆの幅をもって、３Ｆの一定ピッチでワード線ＷＬの配
列方向に配列されている。

【００１４】キャパシタＣは、図２Ａ及び図２Ｃに示す
ように、シリコン基板１１に形成されたトレンチ２１に
キャパシタノード２３を埋め込んで形成されたトレンチ
キャパシタである。トレンチ２１の側壁にはキャパシタ
絶縁膜２２が形成されている。キャパシタＣのトレンチ
上部には、トランジスタ領域との分離のためのカラー絶
縁膜２４がシリコン酸化膜によって形成されている。

【００１５】素子形成領域１３は、略矩形パターンをな
して、ワード線ＷＬの配列方向に２本のワード線ＷＬに
またがる範囲に、幅５Ｆ、ピッチ６Ｆで配列される。素
子形成領域１３を区画する素子分離領域は、ＳＴＩ構造
を有する。即ち、図２Ａ〜図２Ｃに示すように、素子分
離溝３１が形成され、ここに素子分離絶縁膜としてシリ
コン酸化膜３２が埋め込まれる。この実施の形態におい
ては、素子分離絶縁膜３２を埋め込む前に、素子分離溝
３１の面にシリコン窒化膜３３が堆積形成されている。
これは後に説明するように、キャパシタＣとトランジス
タＱを接続する埋め込みコンタクト層５２の形成工程に
おいて、トレンチキャパシタＣを保護する保護絶縁膜と
なる。この保護絶縁膜としてのシリコン窒化膜３２は、
素子分離溝３１の底部はもちろん、図２Ｃに示すように
キャパシタノード２３を覆ってその上を走るゲート電極
４２との分離絶縁膜となる素子分離絶縁膜３２の部分の
底部にも形成されている。

【００１６】図１に示すように、素子形成領域１３とキ
ャパシタＣとは一部重なるように形成される。そしてこ
の重なり領域において、トランジスタＱの拡散層４３と
キャパシタＣのキャパシタノード層２３の両表面にまた
がるように、埋め込みコンタクト層５２が形成される。
埋め込みコンタクト層５２は、ゲート電極４２に自己整
合されて埋め込まれる。ビット線ＢＬは、ワード線ＷＬ
と交差して、二つのトランジスタＱの共通ドレイン拡散
層４３にコンタクトさせて配設される。

【００１７】この実施の形態のセルアレイの製造工程
を、図３〜図１２を参照して具体的に次に説明する。図
３〜図１２では、主要には図１のＡ−Ａ’断面、即ち図
２Ａに対応する断面を示している。まず図３示すよう
に、シリコン基板１１に、熱酸化によるシリコン酸化膜
１０１、ＣＶＤによるシリコン窒化膜１０２及び、ＴＥ
ＯＳを用いたＣＶＤによるシリコン酸化膜（ＴＥＯＳ酸
化膜）１０３の積層膜によるエッチングマスクをパター
ン形成する。このマスクを用いてシリコン基板１１をＲ
ＩＥによりエッチングしてキャパシタ用のトレンチ２１
を形成する。

【００１８】そして、よく知られた方法により、図４に
示すように、トレンチ２１の側面にキャパシタ絶縁膜２
２を形成して、トレンチ２１内には多結晶シリコンによ
るキャパシタノード（ストレージノード）２３を埋め込
む。キャパシタノード２３の面位置は、基板１１の面位
置より僅かに低いものとする。トレンチ２１のキャパシ
タノード２３が埋め込まれる範囲の上部には、５０ｎｍ
程度のシリコン酸化膜によるカラー絶縁膜２４を形成す
る。従って実際には、キャパシタノード２３の埋め込み
工程は複数段階必要とする。

【００１９】この後、図５に示すように、キャパシタノ
ード２３の上面に８０ｎｍ程度のシリコン酸化膜１０５
を形成し、キャパシタノード２３が埋め込まれた範囲よ
り上のトレンチ２１の側壁にもカラー絶縁膜２４の一部
となる５０ｎｍ程度のシリコン酸化膜を形成した状態
で、リソグラフィにより素子分離溝加工用のレジスタパ
ターン１０４を形成する。このレジスタパターン１０４
を用いて基板をＲＩＥによりエッチングして、素子分離
溝３１を形成する。この素子分離溝３１の加工により基
板１１には、素子形成領域１３が区画される。

【００２０】続いて、ＲＩＥによるダメージ対策のため
に１５０ｎｍ程度のシリコン酸化膜（図示しない）を形
成した後、図６に示すように、素子分離溝３１を含む基
板全面に、シリコン窒化膜３３を１０ｎｍ程度堆積す
る。このときシリコン窒化膜３３は、素子分離溝３１の
内面からキャパシタノード２３の上面を覆い、更にキャ
パシタノード２３を取り囲むカラー絶縁膜２４の側面か
らその上面を覆うにように形成される。

【００２１】その後、図７に示すように、素子分離溝３
１内に素子分離絶縁膜としてＴＥＯＳを用いたＣＶＤに
よるシリコン酸化膜（ＴＥＯＳ酸化膜）３２を埋め込
む。ＴＥＯＳ酸化膜３２は、図７に示すように、キャパ
シタノード２３の上にも被さるように埋め込まれる。具
体的にはＴＥＯＳ酸化膜を堆積し、これを平坦化処理す
る。またＴＥＯＳ酸化膜３２の埋め込み後、埋め込み性
を向上させるために酸化種を含む雰囲気、例えばＯ２雰
囲気中でのアニール行う。このＯ２雰囲気中でのアニー
ルによって、ＴＥＯＳ酸化膜３２は内部にボイド等が残
らない緻密な状態で埋め込まれる。そしてこのアニール
時、キャパシタノード２３を覆うように配置されたシリ
コン窒化膜３３が保護膜となって、キャパシタノード２
３の表面の酸化が防止される。

【００２２】次に、図７に示すように、イオン注入によ
りセルアレイ領域にｐ型ウェル１２を形成する。また必
要に応じて、セルトランジスタのしきい値調整のための
チャネルイオン注入を行う。続いて、トランジスタ形成
工程に入る。即ち、素子形成領域にゲート絶縁膜４１を
形成した後、図８Ａおよび図８Ｂに示すように、ゲート
電極４２をパターン形成する。図８ＡはＡ−Ａ’断面で
あり、図８ＢはＣ−Ｃ’断面である。ゲート電極４１
は、多結晶シリコン膜にシリコン窒化膜１０５を積層し
た状態でパターン形成し、その後側壁絶縁膜としてシリ
コン窒化膜１０６を形成する。そしてイオン注入によ
り、ソース、ドレイン拡散層４３を形成する。

【００２３】この後、図９Ａ及び図９Ｂに示すように、
その後のシリコン酸化膜エッチングのストッパとなるシ
リコン窒化膜１０７を１５ｎｍ程度堆積した後、ボロン
とリンを含むシリコン酸化膜であるガラス膜（ＢＰＳＧ
膜）５１を堆積してリフロー処理によりゲート電極４２
が形成された凹凸面を平坦に埋め込む。

【００２４】次に、トランジスタＱの拡散層４３とキャ
パシタＣのキャパシタノード２３の間を接続する工程を
行う。即ち、図１０Ａ、図１０Ｂ及び図１０Ｃに示すよ
うに、ＢＰＳＧ膜５１上にリソグラフィによりレジスタ
パターン２０１を形成する。このときレジスタパターン
２０１の開口２０２は、図１０Ｃの平面図に示すよう
に、素子分離領域を挟んで隣接する二つの埋め込みコン
タクト層形成領域にまたがるように形成する。実際に
は、後に説明するように、ゲート電極４２の間にのみ、
ゲート電極４２に自己整合させて埋め込み配線用コンタ
クトが形成されることになる。

【００２５】レジストパターン２０１を用いてまず、Ｂ
ＰＳＧ膜５１をエッチングして、埋め込み配線用のコン
タクト孔を形成する。このとき、ＢＰＳＧ膜５１のエッ
チングでは、シリコン窒化膜１０７がエッチングストッ
パとなるから、オーバーエッチングができる。更にコン
タクト孔に露出したシリコン窒化膜１０７をエッチング
除去し、更にその下のキャパシタノード２３の表面を覆
うシリコン酸化膜３２をエッチングする。これにより、
図１０Ａ及び図１０Ｂに示すように、トランジスタの拡
散層４３の表面が露出し、キャパシタノード２３の表面
はまだシリコン窒化膜３３により覆われた状態が得られ
る。平坦部のシリコン窒化膜１０７が除去されても、ゲ
ート電極４２の側壁及び上面にはこれより厚いシリコン
窒化膜１０６，１０５が形成されていて、ゲート電極４
２は露出しない。

【００２６】そして、図１１Ａ及び図１１Ｂに示すよう
に、コンタクト孔に露出するシリコン窒化膜３３をエッ
チングし、更にその下地にあるシリコン酸化膜（図では
省略されている）をエッチングして、キャパシタノード
２３の表面を露出させる。以上のように、埋め込みコン
タクトの開口は、上からＢＰＳＧ膜−シリコン窒化膜−
シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の順
にエッチングを行って形成される。このとき、厚いＢＰ
ＳＧ膜５１のエッチングはシリコン窒化膜１０７をエッ
チングストッパとして行われ、このエッチング工程がオ
ーバーエッチングになっても、キャパシタＣのカラー絶
縁膜２４がエッチングされることはない。キャパシタノ
ード２３を覆うシリコン酸化膜３２のエッチング工程で
はカラー絶縁膜２４の上端面の後退が生じるが、その後
退量は小さい。従って、図１１Ａに示すように、カラー
絶縁膜２４の後退が小さい状態で、キャパシタノード２
４の表面と拡散層４３の表面を露出させることができ
る。

【００２７】この後、図１２Ａ及び図１２Ｂに示すよう
に、不純物がドープされた多結晶シリコンによる埋め込
みコンタクト層５２を形成する。この工程は、多結晶シ
リコンの堆積とエッチバックにより行われる。図１に斜
線で示したように、埋め込みコンタクト層５２は、ゲー
ト電極４２の間に自己整合された状態で、キャパシタノ
ード２３と拡散層４２にまたがるように埋め込まれる。

【００２８】この後は、図２Ａ〜図２Ｃに示すように層
間絶縁膜５３を堆積し、その上にビット線ＢＬを形成す
る。ビット線ＢＬのコンタクト形成の説明は省くが、こ
れも図１に示すように隣接するゲート電極４２の間に自
己整合されて形成される。なおこのビット線ＢＬとその
コンタクトには、層間絶縁膜５３に配線溝とコンタクト
孔を予め加工するダブルダマシーン法を適用することが
できる。

【００２９】以上のようにこの実施の形態によると、Ｓ
ＴＩ構造の素子分離溝にはシリコン窒化膜を堆積してか
らシリコン酸化膜の埋め込みを行い、更にゲート電極パ
ターニング後も、シリコン窒化膜を堆積した後、ＢＰＳ
Ｇ膜堆積を行っている。従って、ＳＳ構造の埋め込みコ
ンタクト開口形成時、キャパシタ側壁のカラー絶縁膜を
それほど後退させることなく、ＢＰＳＧ膜やシリコン酸
化膜エッチング工程でのオーバーエッチングが可能にな
る。これにより、性能劣化を伴うことなく、微小面積で
の確実なＳＳ構造を得ることができる。また、キャパシ
タノード２３上にあるシリコン窒化膜３３はキャパシタ
ノード２３の表面が酸化されるのを防止する酸化ブロッ
クとなるから、素子分離溝３１にＴＥＯＳ酸化膜３２を
埋め込んだ後のＯ２雰囲気中でのアニールが可能にな
る。これにより、狭い素子分離溝に、ボイド等が残らな
い状態で酸化膜を埋め込むことが可能になる。

【００３０】［実施の形態２］上の実施の形態では、Ｓ
Ｓ構造のコンタクト開口の工程で、素子分離領域からキ
ャパシタノード２３の表面を覆うように埋め込み形成さ
れるシリコン酸化膜３２をエッチングする際にカラー絶
縁膜２４の後退が生じる。このカラー絶縁膜２４の後退
を確実に防止するようにした実施の形態を次に説明す
る。

【００３１】図１３〜図１６はその様な実施の形態の主
要工程を、先の実施の形態と同じ図１のレイアウトのＡ
−Ａ’断面について示している。先の実施の形態で素子
分離溝形成を行う図５の工程までは、この実施の形態で
も同じである。素子分離溝３１を形成した後、図１３に
示すように、素子分離加工のマスクに用いたシリコン窒
化膜１０２を等方的に数１０ｎｍエッチングする。これ
により、図１３に示すように、シリコン窒化膜１０２は
その下のシリコン基板１１を部分的に覆った状態にな
る。

【００３２】この状態で次に、先の実施の形態と同様
に、図１４に示すようにシリコン窒化膜３３を堆積す
る。これによりシリコン窒化膜３３は、キャパシタノー
ド２３の上面を覆い、更にカラー絶縁膜２４の側面から
上端面までを覆うように形成される。以下、先の実施の
形態と同様に素子分離絶縁膜の埋め込み、続いてトラン
ジスタ形成工程を行う。そして、ＢＰＳＧ膜５１により
平坦化した後、レジスタパターン２０１を形成して埋め
込みコンタクト層用コンタクト形成を行うと、図１５の
ようになる。この断面は先の実施の形態の図１０Ａに対
応する。図１０Ａと比較して明らかなように、この実施
の形態の場合シリコン窒化膜３３がカラー絶縁膜２４の
上端面を覆っているために、酸化膜エッチングの工程で
カラー絶縁膜２４の上端面の後退は全く生じない。

【００３３】この後、シリコン窒化膜３３をエッチング
すると、図１６に示すように、キャパシタノード２３と
拡散層４３を露出させることができる。図１６は先の実
施の形態の図１１Ａに相当する。両者を比較して明らか
なように、この実施の形態の場合拡散層４３が形成され
たシリコン層側壁に沿って、カラー絶縁膜２４がほぼ確
実に残される。なおカラー絶縁膜２４の上端面を覆って
形成されたシリコン窒化膜３３は、図１６に示すコンタ
クト開口では除去されるが、コンタクト開口以外の部分
ではカラー絶縁膜２４を覆ったまま残される。以下、図
示しないが先の実施の形態と同様の工程をとる。

【００３４】以上のようにこの実施の形態によると、キ
ャパシタトレンチ３１の上部側壁に形成されるカラー絶
縁膜２４の上端面がシリコン窒化膜３３によりカバーさ
れるようにしている。従って、キャパシタノードとトラ
ンジスタ拡散層を接続する埋め込み配線のためのコンタ
クト開口時に、オーバーエッチングを行ってもカラー絶
縁膜２４の後退が確実に防止される。

【００３５】［実施の形態３］トレンチキャパシタを用
いたＤＲＡＭにおいて、ＳＳ構造を採用する場合に、マ
スク合わせずれ等によりキャパシタノード上の埋め込み
コンタクトの面積を確保することが難しい。埋め込みコ
ンタクト層のコンタクト面積を大きく確保するために
は、トレンチキャパシタ領域に素子分離溝がオーバーラ
ップしないようなプロセスを用いることが望ましい。そ
こで、素子分離溝をトレンチキャパシタ領域に重ならな
いように自己整合的に形成するプロセスを適用した実施
の形態を次に説明する。

【００３６】図１７〜図２７はその様な実施の形態の製
造工程断面図である。ＤＲＡＭセルアレイのレイアウト
は基本的に図１と同じである。この実施の形態におい
て、トレンチキャパシタを埋め込み形成するまでは、先
の実施の形態の図３及び図４で説明した工程と同じであ
る。図４に示すようにキャパシタを形成した後、この実
施の形態では図１７に示すように、ボロンがドープされ
たシリコン酸化膜であるガラス膜（ＢＳＧ膜）３０１を
全面に堆積して平坦化する。

【００３７】次いで、通常のリソグラフィ工程により、
図１８に示すように素子分離溝形成用のレジストマスク
３０２をパターン形成する。そしてこのレジストマスク
３０２を用いて（ＢＳＧ膜３０１を、シリコン窒化膜１
０２が露出するまでエッチングする。このエッチング工
程は、シリコン窒化膜１０２が露出したところで止め、
図１８に示すように、キャパシタノード２３の上はＢＳ
Ｇ膜３０１で覆われた状態に保つ。

【００３８】そして、図１９に示すように、ＢＳＧ膜３
０１をマスクとして露出したシリコン窒化膜１０２を選
択的にエッチングする。続いて、シリコン基板１１をＲ
ＩＥにより所定の深さエッチングして、図２０に示すよ
うに素子分離溝３１を形成する。これによりトレンチキ
ャパシタ領域は削られることなく、素子分離溝３１は、
トレンチキャパシタ領域と自己整合的に形成される。即
ち、素子分離溝３１は、トレンチキャパシタ領域を横切
ることなく、迂回して形成される。

【００３９】この後、ＢＳＧ膜３０１をエッチング除去
して、図２１に示すように、キャパシタノード２３及び
素子分離溝３１の面を露出させる。続いて、ＲＩＥによ
るダメージ対策のために１５０ｎｍ程度のシリコン酸化
膜（図示しない）を形成した後、図２２に示すように、
素子分離溝３１を含む基板全面に、シリコン窒化膜３３
を１０ｎｍ程度堆積する。このときシリコン窒化膜３３
は、キャパシタノード２３の側面から上面を覆うによう
に形成される。

【００４０】その後、図２３に示すように、素子分離溝
３１内に素子分離絶縁膜としてＴＥＯＳ酸化膜３２を埋
め込む。具体的にはＴＥＯＳ酸化膜を堆積し、これを平
坦化処理する。ＴＥＯＳ酸化膜３２の埋め込み後、埋め
込み性を向上させるためのＯ２雰囲気中でのアニール行
う。ＴＥＯＳ酸化膜３２は、図２３に示すように、キャ
パシタノード２３の上にも被さるように埋め込まれる。

【００４１】次に、図２３に示すように、イオン注入に
よりセルアレイ領域にｐ型ウェル１２を形成する。また
必要に応じて、セルトランジスタのしきい値調整のため
のチャネルイオン注入を行う。続いて、トランジスタ形
成工程に入る。即ち、素子形成領域にゲート絶縁膜４１
を形成した後、図２４Ａおよび図２４Ｂに示すように、
ゲート電極４２をパターン形成する。図２４ＡはＡ−
Ａ’断面であり、図２４ＢはＣ−Ｃ’断面である。ゲー
ト電極４１は、多結晶シリコン膜にシリコン窒化膜１０
５を積層した状態でパターン形成し、その後側壁絶縁膜
としてシリコン窒化膜１０６を形成する。そしてイオン
注入により、ソース、ドレイン拡散層４３を形成する。

【００４２】この後、図２５Ａ及び図２５Ｂに示すよう
に、その後のシリコン酸化膜エッチングのストッパとな
るシリコン窒化膜１０７を１５ｎｍ程度堆積し、ＢＰＳ
Ｇ膜５１を堆積してリフロー処理によりゲート電極４２
が形成された凹凸面を平坦に埋め込む。

【００４３】次に、トランジスタＱの拡散層４３とキャ
パシタＣのキャパシタノード２３の間を接続する工程を
行う。即ち、図２６Ａ及び図２６Ｂに示すように、ＢＰ
ＳＧ膜５１上にリソグラフィによりレジスタパターン２
０１を形成する。このときレジスタパターン２０１の開
口２０２は、素子分離領域を挟んで隣接する二つの埋め
込みコンタクト層形成領域にまたがるように形成する。
実際には、後に説明するように、ゲート電極４２の間に
のみ、ゲート電極４２に自己整合させて埋め込み配線用
コンタクトが形成されることになる。

【００４４】レジストパターン２０１を用いてまず、Ｂ
ＰＳＧ膜５１をエッチングして、埋め込み配線用のコン
タクト孔を形成する。このとき、ＢＰＳＧ膜５１のエッ
チングでは、シリコン窒化膜１０７がエッチングストッ
パとなるから、オーバーエッチングができる。更にコン
タクト孔に露出したシリコン窒化膜１０７をエッチング
除去し、更にその下のキャパシタノード２３の表面を覆
うシリコン酸化膜３２をエッチングする。これにより、
図２６Ａ及び図２６Ｂに示すように、トランジスタの拡
散層４３の表面が露出し、キャパシタノード２３の表面
はまだシリコン窒化膜３３により覆われた状態が得られ
る。平坦部のシリコン窒化膜１０７が除去されても、ゲ
ート電極４２の側壁及び上面にはこれより厚いシリコン
窒化膜１０６，１０５が形成されていて、ゲート電極４
２は露出しない。

【００４５】そして、コンタクト孔に露出するシリコン
窒化膜３３をエッチングし、更にその下地にあるシリコ
ン酸化膜（図では省略されている）をエッチングして、
キャパシタノード２３の表面を露出させた後、図２７Ａ
及び図２７Ｂに示すように、多結晶シリコンによる埋め
込みコンタクト層５２を形成する。この工程は、多結晶
シリコンの堆積とエッチバックにより行われ、埋め込み
コンタクト層５２は、ゲート電極４２の間に自己整合さ
れた状態で、キャパシタノード２３と拡散層４２にまた
がるように形成される。

【００４６】従ってこの実施の形態の場合も、埋め込み
配線コンタクトの開口は、上からＢＰＳＧ膜−シリコン
窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸
化膜の順にエッチングを行って形成される。このとき、
厚いＢＰＳＧ膜５１のエッチングはシリコン窒化膜１０
７をエッチングストッパとして行われ、このエッチング
工程がオーバーエッチングになっても、キャパシタＣの
カラー絶縁膜２４がエッチングされることはない。キャ
パシタノード２３を覆うシリコン酸化膜３２のエッチン
グ工程ではカラー絶縁膜２４の上端面の後退が生じる
が、その後退量は小さい。従って、図２７Ａに示すよう
に、カラー絶縁膜２４の後退が小さい状態で、キャパシ
タノード２３の表面と拡散層４３の表面にまたがる埋め
込みコンタクト層５２を形成することができる。

【００４７】以上のようにこの実施の形態によると、素
子分離絶縁膜をトレンチキャパシタと重ならないように
埋め込むことができ、トランジスタ拡散層と接続するキ
ャパシタノードの面積を大きく確保することができる。
またこの実施の形態においても、先の実施の形態と同様
に、ＳＴＩ構造の素子分離溝にはシリコン窒化膜を堆積
してからシリコン酸化膜の埋め込みを行い、更にゲート
電極パターニング後も、シリコン窒化膜を堆積した後、
ＢＰＳＧ膜堆積を行っている。従って、ＳＳ構造の埋め
込み配線用のコンタクト開口形成時、キャパシタ側壁の
カラー絶縁膜をそれほど後退させることなく、ＢＰＳＧ
膜やシリコン酸化膜エッチング工程でのオーバーエッチ
ングが可能になる。これにより、性能劣化を伴うことな
く、微小面積での確実なＳＳ構造を得ることができる。

【００４８】また、シリコン窒化膜３３が酸化防止のブ
ロックとなり、素子分離溝３１にＴＥＯＳ酸化膜３２を
埋め込んだ後のＯ２雰囲気中でのアニールが可能にな
る。この実施の形態の場合、先の実施の形態に比べて素
子分離溝は狭くなるから、ここに埋め込む素子分離絶縁
膜にはボイドが発生しやすい。しかしこの実施の形態に
よれば、ボイド等が残らない状態で酸化膜を埋め込むこ
とが可能になる。

【００４９】なおこの実施の形態においても、実施の形
態２で説明したと同様の工程を利用して、素子分離溝３
１の底部からキャパシタノード２３上に形成されるシリ
コン窒化膜３２を、キャパシタノード２３の周囲に埋め
込まれているカラー絶縁膜２４の上端部を覆うように形
成することが好ましい。これにより、カラー絶縁膜２４
の上端部の後退が確実に防止される。

【００５０】［実施の形態３］図２８は、この発明の別
の実施の形態によるＤＲＡＭのレイアウトであり、図２
９はそのＡ−Ａ’断面図である。先の実施の形態と対応
する部分には先の実施の形態と同じ符号を付して詳細な
説明は省く。この実施の形態の場合、矩形の素子形成領
域１３は、ワード線の配列方向には８Ｆピッチで、且つ
ワード線方向に隣接する素子形成領域は順次１／２ピッ
チずつずれた状態に配置されている。単位セル面積は図
１のレイアウトより大きい。

【００５１】この様なレイアウトの場合にも、先の実施
の形態１と同様の工程に従って、図２９に示すように素
子分離溝３１の埋め込み前に、素子分離溝３１の面及び
キャパシタノード２３を覆うようにシリコン窒化膜３３
を形成することにより、実施の形態１と同様の効果が得
られる。また、この素子レイアウトの場合に、実施の形
態２と同様に、カラー絶縁膜２４の上端面を覆うように
シリコン窒化膜３３を形成すること、実施の形態３と同
様に素子分離溝３１をトレンチキャパシタ領域を迂回し
てトレンチキャパシタ領域に自己整合的に形成すること
も有効である。

【００５２】

【発明の効果】以上述べたようにこの発明によれば、性
能劣化を伴うことなく、トレンチキャパシタのノードと
トランジスタ拡散層を接続する埋め込みコンタクト層を
微小なコンタクト面積に確実に形成するようにしたＤＲ
ＡＭセルアレイを得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるＤＲＡＭセルアレ
イのレイアウトを示す図である。

【図２Ａ】図１のＡ−Ａ’断面図である。

【図２Ｂ】図１のＢ−Ｂ’断面図である。

【図２Ｃ】図１のＣ−Ｃ’断面図である。

【図３】同実施の形態のキャパシタ用トレンチ形成工程
を示す断面図である。

【図４】同実施の形態のキャパシタノード埋め込み工程
を示す断面図である。

【図５】同実施の形態の素子分離溝形成工程を示す断面
図である。

【図６】同実施の形態の素子分離溝埋め込み前の処理工
程を示す断面図である。

【図７】同実施の形態の素子分離溝埋め込み工程を示す
断面図である。

【図８Ａ】同実施の形態のトランジスタ形成工程を示す
断面図である。

【図８Ｂ】同トランジスタ形成工程の別の断面図であ
る。

【図９Ａ】同実施の形態のトランジスタ形成後の平坦化
工程を示す断面図である。

【図９Ｂ】同平坦化工程の別の断面図である。

【図１０Ａ】同実施の形態の埋め込み配線用コンタクト
開口の工程を示す断面図である。

【図１０Ｂ】同埋め込み配線用コンタクト開口の工程を
示す別の断面図である。

【図１０Ｃ】同埋め込み配線用コンタクト開口の工程を
示す平面図である。

【図１１Ａ】同実施の形態の埋め込み配線用コンタクト
開口の工程を示す断面図である。

【図１１Ｂ】同埋め込み配線用コンタクト開口の工程を
示す別の断面図である。

【図１２Ａ】同実施の形態の埋め込みコンタクト層の形
成工程を示す断面図である。

【図１２Ｂ】同埋め込みコンタクト層形成工程を示す別
の断面図である。

【図１３】別の実施の形態による素子分離溝形成工程を
示す断面図である。

【図１４】同実施の形態の素子分離絶縁膜埋め込み前の
処理工程を示す断面図である。

【図１５】同実施の形態の埋め込み配線用コンタクト開
口の工程を示す断面図である。

【図１６】同実施の形態の埋め込み配線用コンタクト開
口の工程を示す断面図である。

【図１７】別の実施の形態によるキャパシタノード埋め
込み後の工程を示す断面図である。

【図１８】同実施の形態の素子分離溝形成用リソグラフ
ィ工程を示す断面図である。

【図１９】同実施の形態のシリコン窒化膜エッチングの
工程を示す断面図である。

【図２０】同実施の形態の素子分離溝形成工程を示す断
面図である。

【図２１】同実施の形態の酸化膜エッチング工程を示す
断面図である。

【図２２】同実施の形態の素子分離溝埋め込み前の処理
工程を示す断面図である。

【図２３】同実施の形態の素子分離絶縁膜埋め込み工程
を示す断面図である。

【図２４Ａ】同実施の形態のトランジスタ形成工程を示
す断面図である。

【図２４Ｂ】同トランジスタ形成工程の別の断面図であ
る。

【図２５Ａ】同実施の形態のトランジスタ形成後の平坦
化工程を示す断面図である。

【図２５Ｂ】同平坦化工程の別の断面図である。

【図２６Ａ】同実施の形態の埋め込み配線用コンタクト
開口の工程を示す断面図である。

【図２６Ｂ】同埋め込み配線用コンタクト開口の工程を
示す別の断面図である。

【図２７Ａ】同実施の形態の埋め込みコンタクト層の形
成工程を示す断面図である。

【図２７Ｂ】同埋め込みコンタクト層形成工程を示す別
の断面図である。

【図２８】他の実施の形態によるＤＲＡＭのセルアレイ
のレイアウトを示す図である。

【図２９】図２８のＡ−Ａ’断面図である。

【図３０】ＳＳ構造を採用したトレンチキャパシタＤＲ
ＡＭのセルアレイを示すレイアウトである。

【図３１】図３０のＡ−Ａ’断面図である。

【符号の説明】

１１…シリコン基板、２１…キャパシタ用トレンチ、２
２…キャパシタ絶縁膜、２３…キャパシタノード、２４
…カラー絶縁膜、３１…素子分離溝、３２…素子分離絶
縁膜、３３…シリコン窒化膜、４１…ゲート絶縁膜、４
２…ゲート電極（ワード線）、４３…拡散層、５１…Ｂ
ＰＳＧ膜、５２…埋め込みコンタクト層、５３…層間絶
縁膜、５４…ビット線。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板に配列形成された複数のトレンチキャパ
   シタと、 前記半導体基板に隣接する二つのトレンチキャパシタに
   またがる素子形成領域を区画するように形成された素子
   分離溝と、 この素子分離溝に埋め込まれ且つ、一部が前記トレンチ
   キャパシタ領域を覆うように形成された素子分離絶縁膜
   と、 前記素子形成領域に、ソース、ドレイン拡散層の一方を
   共有しゲート電極が一方向に連続するワード線となるよ
   うに形成されたトランジスタと、 前記トランジスタが形成された面を平坦化する平坦化絶
   縁膜と、 前記平坦化絶縁膜に前記ソース、ドレイン拡散層の他方
   の表面から対応するトレンチキャパシタのキャパシタノ
   ード表面にまたがるように形成されたコンタクト開口に
   前記ゲート電極に自己整合されて埋め込まれた埋め込み
   コンタクト層と、 前記素子分離溝に埋め込まれると共に前記キャパシタノ
   ードとこの上に配設される前記ゲート電極と間に介在す
   るように形成される前記素子分離絶縁膜の底部に配置さ
   れた、前記素子分離絶縁膜とは異種材料からなる保護絶
   縁膜とを有することを特徴とする半導体集積回路装置。
2. 【請求項２】 前記保護絶縁膜は、前記キャパシタノー
   ドの側壁に形成されるカラー絶縁膜の上端面を覆って形
   成されていることを特徴とする請求項１記載の半導体集
   積回路装置。
3. 【請求項３】 前記素子分離溝は、前記トレンチキャパ
   シタの領域を迂回してトレンチキャパシタに自己整合的
   に形成されていることを特徴とする請求項１記載の半導
   体集積回路装置。
4. 【請求項４】 半導体基板に複数のトレンチキャパシタ
   を埋め込み形成する工程と、 前記トレンチキャパシタが形成された半導体基板に隣接
   する二つのトレンチキャパシタにまたがる素子形成領域
   を区画するように素子分離溝を形成する工程と、 前記素子分離溝の内面から素子分離溝に接するトレンチ
   キャパシタのキャパシタノード上にまたがって保護絶縁
   膜を形成する工程と、 前記素子分離溝に一部が前記トレンチキャパシタ領域を
   覆うように前記保護絶縁膜とは異種材料からなる素子分
   離絶縁膜を埋め込む工程と、 前記素子形成領域に、ソース、ドレイン拡散層の一方を
   共有しゲート電極が一方向に連続するワード線となるよ
   うにトランジスタを形成する工程と、 前記トランジスタが形成された面を平坦化する平坦化絶
   縁膜を形成する工程と、 前記平坦化絶縁膜に前記ソース、ドレイン拡散層の他方
   の表面から対応するトレンチキャパシタのキャパシタノ
   ード表面にまたがるようにコンタクト開口を形成して、
   前記ゲート電極に自己整合された埋め込みコンタクト層
   を形成する工程とを有することを特徴とする半導体集積
   回路装置の製造方法。
5. 【請求項５】 前記平坦化絶縁膜の下地に、前記コンタ
   クト開口形成時のエッチングストッパとなるエッチング
   ストッパ膜を形成する工程を有することを特徴とする請
   求項４記載の半導体集積回路装置の製造方法。
6. 【請求項６】 前記保護絶縁膜は、前記トレンチキャパ
   シタと素子形成領域が接する位置で前記キャパシタノー
   ドの周囲に埋め込まれているカラー絶縁膜の上端部を覆
   うように形成されることを特徴とする請求項４記載の半
   導体集積回路装置の製造方法。
7. 【請求項７】 前記素子分離溝は、前記トレンチキャパ
   シタの領域を横切ってキャパシタノードの一部を削るよ
   うに前記半導体基板に形成されることを特徴とする請求
   項４記載の半導体集積回路の製造方法。
8. 【請求項８】 前記素子分離溝は、前記トレンチキャパ
   シタの領域に自己整合されてキャパシタノードを削らな
   いように前記半導体基板に形成されることを特徴とする
   請求項４記載の半導体集積回路装置の製造方法。
9. 【請求項９】 半導体基板に第１のシリコン窒化膜と第
   １のシリコン酸化膜の積層膜をマスクとしてキャパシタ
   ノード埋め込み用の複数のトレンチを形成する工程と、 前記各トレンチに、上部側面にカラー絶縁膜が形成され
   た状態でキャパシタノードを埋め込み形成する工程と、 前記キャパシタノードが形成された半導体基板に隣接す
   る二つのキャパシタノードにまたがる素子形成領域を区
   画するように素子分離溝を形成する工程と、 前記素子分離溝の内面から素子分離溝に接するキャパシ
   タノード上にまたがって第２のシリコン窒化膜を堆積す
   る工程と、 前記素子分離溝に一部が前記キャパシタノードを覆うよ
   うに第２のシリコン酸化膜を埋め込む工程と、 前記素子形成領域に、ソース、ドレイン拡散層の一方を
   共有しゲート電極が一方向に連続するワード線となるよ
   うにトランジスタを形成する工程と、 前記トランジスタが形成された面を第３のシリコン酸化
   膜を堆積して平坦化する工程と、 前記第３のシリコン酸化膜に前記ソース、ドレイン拡散
   層の他方の表面から対応するキャパシタノード表面にま
   たがるようにコンタクト開口を形成して、前記ゲート電
   極に自己整合された埋め込みコンタクト層を形成する工
   程とを有することを特徴とする半導体集積回路装置の製
   造方法。
10. 【請求項１０】 前記素子分離溝を形成した後、前記第
    ２のシリコン窒化膜を堆積する前に、前記第１のシリコ
    ン窒化膜を一部エッチングする工程を有することを特徴
    とする請求項９記載の半導体集積回路装置の製造方法。
11. 【請求項１１】 前記キャパシタノードを埋め込み形成
    した後、前記素子分離溝を形成する前に、第４のシリコ
    ン酸化膜を堆積する工程と、素子分離溝形成用のレジス
    タマスクを形成して前記第１のシリコン窒化膜が露出す
    るまで前記第４のシリコン酸化膜をエッチングする工程
    と、露出した第１のシリコン窒化膜を選択的にエッチン
    グする工程とを有することを特徴とする請求項９記載の
    半導体集積回路装置の製造方法。
12. 【請求項１２】 前記第２のシリコン酸化膜は、ＣＶＤ
    による埋め込み後に酸化種を含む雰囲気中でアニールす
    ることを特徴とする請求項９記載の半導体集積回路装置
    の製造方法。