JP3683829B2 - トレンチ側壁に酸化物層を形成する方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般にDRAM(Dynamic Random Access Memory)セルのトレンチ・キャパシタに設けられる垂直トランジスタ構造に関し、特にこのような構造の製造方法に関する。
【0002】
【従来の技術】
トレンチ・キャパシタに設けられる垂直トランジスタ構造を備えた半導体メモリ・デバイスは、DRAMチップなどの電子回路の表面積を節減するものとして、当技術分野ではよく知られている。図1は、典型的な半導体メモリ・デバイスの概略を示す図である。このような半導体メモリ・デバイスのより詳細な図を図12に示す。図1において、半導体メモリ・デバイス10は、キャパシタ・トレンチ12、分離酸化膜すなわち「トレンチ・トップ(trench top)」酸化膜14、ゲート酸化膜16、拡散領域(コンタクト・イオン注入領域)18、ゲート・コンタクト220、ソース・コンタクト222、および、ゲート側壁分離スペーサ240を備えている。半導体メモリ・デバイス10の構成要素のうち、通常、ゲート・コンタクト220、ソース・コンタクト222、およびゲート側壁分離スペーサ240だけがシリコン・ウェーハから成る基板24の表面21よりも上にある。
【0003】
図2は、図1の半導体メモリ・デバイスを2−2線で切断した横断面図である。図2に示すように、ゲート酸化膜16は、表面方位が(100)のシリコン・ウェーハに対して(100)結晶面に整合された面と(110)結晶面に整合された面とで形成された連続した切子(きりこ)をなす壁を形成している(切子とは、四角な物体の角を切り落とした形のことである)。しかしながら、当技術分野でよく知られているように、シリコン・ウェーハには、表面方位が(100)のものに限らず、任意の表面方位のものを用いることができる。
【0004】
結晶は、材料の特性と作用とに影響を与える原子の面を備えている。したがって、結晶内の様々な面を特定することは、好都合である。このような特定は、標準的な結晶学上の用語法に従い、ミラー指数を使って行なう。ミラー指数は、ある面が切り取る3つの軸の切片の逆数から成る3つの分数に共通の乗数を乗じて整理したものである。ミラー指数は、括弧内の3つの数、すなわち(hkl)で表わす。たとえば、x軸、y軸、z軸とそれぞれ1、1、0.5で交わる面は、(112)と表わされる。
【0005】
また、標準的な結晶学上の用語法による様々な記号には、特定の意味がある。それら様々な記号のうち、{}括弧は等価な結晶面の族を表わしている(たとえば{001}面族)。()括弧は特定の結晶面を表わしている(たとえば(100)面)。<>括弧は等価な結晶軸の族を表わしている(たとえば<011>軸族)。[]括弧は特定の結晶軸を表わしている(たとえば[110]軸)。たとえば、シリコン単結晶では、(100)面と(001)面とは互いに等価である。したがって、両者は、共に同じ{001}面族に属している。
【0006】
ゲート酸化膜16を形成するのに使う酸化工程は、結晶方位に強く依存している。すなわち、所定の温度で所定の時間経過した後の酸化膜の厚さは、下地シリコンの結晶方位に依存する。したがって、ゲート酸化工程で形成されるゲート酸化膜16は、(110)面での厚さd1 が(100)面での厚さd2 よりも厚くなりやすい。ゲート酸化膜の厚さが均一でないと、薄い部分に弱点が生じる。この弱点では、降伏に至るまでの時間がゲート酸化膜の残りの部分に比べて短くなってしまう。
【0007】
同様に、酸化工程中の結晶方位依存性は、後述する「LOCOS(local oxidation of silicon) カラー(collar)」など、DRAMのトレンチ構造の他の酸化膜の形成にも影響する。次に図3〜図12を参照する。全図を通じて同一の符号は同一の構成要素を表わしている。図3〜図12には、典型的なDRAMセルの様々な側面、および該DRAMセルを作製する典型的な方法における様々な中間工程が示されている。これらの工程は、この出願の出願人の出願に係る米国特許出願(出願番号第09/359292号、発明者:グレイ・ブロナー(Gray Bronner)ら)に開示されている。
【0008】
図3に示すように、半導体メモリ・デバイス10の典型的な深いトレンチ型の蓄積キャパシタは、当技術分野でよく知られている既存のプロセス手法によって、パッド22を貫き基板24中に形成する。たとえば、パッド22上にパターンを形成するには、光リソグラフィ工程を使うことができる。次いで、パッド22を貫き基板24中に所望の深さのトレンチ20を形成するのに、RIE(reactive-ion etching)などのドライ・エッチング工程を使うことができる。
【0009】
深いトレンチ20の深さは、一般に、約3μm〜約10μmである。トレンチ20の直径すなわち最大幅は、リソグラフィの基本ルールの関数であるが、その大きさは、通常、約0.5μm〜0.1μm未満である。トレンチ20には、側壁32と底部33がある。
【0010】
次いで、図4に示すように、トレンチ20の上部領域28に分離カラー26を形成する。上部領域28は、通常、トレンチ20の深さ全体の10〜20%を占めている。分離カラー26は、LOCOS(local thermal oxidation)プロセスを使って形成することができる。LOCOSプロセスは、後述する典型的なプロセスによってもよいし、あるいは、後述する別の物理的化学的な手法によってもよい。分離カラー26は、LOCOSプロセスの既存の使い方で形成しているので、LOCOSカラーと呼ばれることがある。
【0011】
酸化工程の前に、トレンチ20とパッド22との露出している表面に沿って障壁膜(図示せず)を形成してもよい。この障壁膜は、たとえば、厚さ約2nm〜約10nmのSiN膜をLPCVD(low-pressure chemical vapor deposition)を使って形成することができる。次いで、上部領域28上の障壁膜は、除去する。これは、たとえば、次の手順で行なう。トレンチ20をフォトレジスト(図示せず)で充填(じゅうてん)した後、トレンチ20中のフォトレジストをオーバーエッチ時間によって制御された深さまでフォトレジストを部分的にエッチングして掘り下げる。この工程により、上部領域28の障壁膜が露出する一方、下部領域30の障壁膜はフォトレジストで覆われた状態に保たれる。次いで、トレンチ20の上部領域28とパッド22とに形成された障壁膜を、たとえば化学エッチングまたはドライ・エッチングによって除去する。次いで、フォトレジストを剥離(はくり)する。あるいは、下部領域30の側壁を保護しながら上部領域28の側壁を分離するのに、別のプロセスを使ってもよい。
【0012】
次いで、局所酸化工程を行なう。酸化工程は、たとえば、ある結晶軸族に沿った酸化速度が別の結晶軸族に沿った酸化速度よりも速くなる酸化条件で行なうことができる。このような酸化条件によると、分離カラー26を成長している間に、下地シリコン基板24に切子面が形成される。このような切子面が形成された分離カラー26は、その横断面が、ゲート酸化膜16用に図2に示した横断面と同様になる。図2では、ある結晶面に整合した酸化膜の厚さd1 が別の結晶面に整合した酸化膜の厚さd2 よりも厚くなっている。結晶方位が異なると酸化速度が異なるので、側壁全体に最小限の厚さの分離カラーを結晶方位と無関係に形成するには、酸化速度の速い部分の側壁では、不必要なほどの厚さの分離カラーが必要になることがありうる。熱酸化膜から成り、不可避の切子面が形成さた分離カラー26は、トレンチ20の上部領域28の側壁32にだけ形成される。トレンチ20の下部30の側壁32は、障壁膜で保護されている。
【0013】
続いて、トレンチ20の上部領域28の熱酸化膜から成る分離カラー26を選択的に残す工程を経て、通常、下部領域30の障壁膜を剥離する。次いで、下部領域30に埋め込みプレート34を形成する。この結果、図4に示す構造が形成される。埋め込みプレート34は、分離カラー26を上部領域28のマスクとして使い、トレンチ20の下部領域30をドープして基板24に外方拡散領域を形成することにより形成することができる。この外方拡散領域は、ASG(arsenosilicate glass)のドライブイン、プラズマ・ドーピング(plasma doping:PLAD)、プラズマ・イオン注入(plasma ion implantation:PIII)、ヒ素(As)またはリン(P)の気相拡散、あるいは当技術分野で公知の他の手法を使って形成することができる。
【0014】
続いて、図5に示すように、たとえばアンモニア(NH3 )を用いた熱窒化を行なった後、SiNのLPCVDを行なうなどにより、薄いノード絶縁膜35を形成する。最後に、トレンチ20をn+ にドープしたLPCVDポリシリコンで充填した後、所望の深さD1 まで凹(くぼ)ませる。深さD1 は、通常は約300nm〜約700nm、好ましくは300nm〜450nmである。
【0015】
次いで、フッ化水素(HF)を含有する溶液を使ったウエット・エッチングなどで、分離カラー26をエッチング除去して、図6に示すように、分離カラー26がポリシリコン36で覆われていない部分、およびポリシリコン36の上端から深さD2 までの部分から成る領域の側壁32を露出させる。深さD2 は、通常、約10nm〜約50nmである。
【0016】
続いて、図7に示すように、埋め込み帯状領域40を形成する。埋め込み帯状領域40は、通常、LPCVDポリシリコンで約10nm〜約50nmの厚さの層として形成する。次いで、図8に示すように、ポリシリコン36の上方とパッド22の上方にある埋め込み帯状領域40は、等方性ウエット化学エッチング工程またはドライ・エッチング工程などによってトレンチ20の側壁32から除去する。
【0017】
次いで、図9に示すように、トレンチ・トップ絶縁膜14すなわちトレンチ・トップ酸化膜(trench-top oxide: TTO)を、異方性の高密度プラズマ(high-density plasma:HDP)支援酸化膜堆積工程または他のバイアス支援酸化膜堆積工程などによって形成する。トレンチ・トップ絶縁膜14を形成すると、通常、パッド22の上にも対応する層(図示せず)が形成されるが、この層は、当技術分野で公知のCMP(chemical mechanical polishing)によって除去する。次いで、これにより露出したパッド22を、トレンチ・トップ絶縁膜14に対して選択性のあるウエット化学エッチング工程によって除去する。その後、図9に示すように、基板の露出した表面とトレンチ20の露出した側壁32とに犠牲酸化膜44を成長させる。
【0018】
次いで、イオン注入を使って基板24にpウェル50とこのpウェル50の下のn帯52とをそれぞれ形成することができる。同様に、AsまたはPのイオン注入を使って拡散領域18を形成することができる。また、n+ にドープしたポリシリコン領域36から埋め込み帯状領域40を通じた外方拡散によって別の拡散領域62を形成する。このような工程によって、図9に示す構造が得られる。また、この時点で、デバイスのしきい値調製用の別のイオン注入を行なってもよい。
【0019】
続いて、図10に示すように、HF含有溶液を使った化学ウエット・エッチング工程などによって、犠牲酸化膜44を除去する。次いで、ゲート酸化膜16を成長させた後、トレンチ20の直径とほぼ等しい厚さのポリシリコンなどから成る導電性ゲート層48を形成する。次いで、導電性ゲート層48の厚さのほぼ半分からほぼ等しい厚さの窒化膜パッド(図示せず)を形成する。
【0020】
続いて、通常、フォトリソグラフィによって活性領域54をパターニングした後(図11参照)、RIEなどのエッチング工程を実行して活性領域54以外の全ての場所にSTI(shallow trench isolation: シャロウ〔浅い〕トレンチ分離)領域46をエッチングで形成する。STI領域36は、通常、酸化物で充填した後、CMP工程によってパッド窒化膜まで平坦化する。次いで、パッド窒化膜を剥離すると、図10に示す構造が得られる。
【0021】
次に、通常、薄いポリシリコンのシード(seed: 種)層を堆積した後、基板24のpウェルに形成した拡散領域62を覆い、かつトレンチ20の端を覆うようにポリシリコン・ゲート層48を広げる。次いで、通常、ポリシリコン・ゲート層48よりも導電率が高い物質、たとえばタングステン(W)またはタングステン・シリサイド(WSi)から成る中間層56を形成する。最後に、SiNまたはシリコン酸化物から成るゲート・キャップ層58を形成する。次いで、ゲート導電層をリソグラフィによってパターニングした後、ドライ・エッチングする。この結果、図12に示すゲート・コンタクト220(ポリシリコン・ゲート層48、中間層56、およびゲート・キャップ層58から成る)が得られる。
【0022】
続いて、当技術分野で公知のプロセスによって、通常、シリコン窒化物、シリコン酸化物、またはこれら材料の組み合わせから成る側壁分離スペーサ240を形成して、ワード線(ゲート・コンタクト220)をビット線(ソース・コンタクトすなわち拡散コンタクト222)から電気的に分離する。側壁分離スペーサ240は、通常、厚さ約10nm〜約100nmのSiNを下地形状に対して忠実に堆積した後、異方性ドライ・スペーサ・エッチング工程を実行して、ゲート・コンタクト220の側壁だけに側壁分離スペーサ240を残すことにより形成する。この時、任意実行事項として追加のイオン注入を行なって、トランジスタのソース/ドレイン領域(拡散領域18、62)を調製してもよい。
【0023】
続いて、通常、ウェーハ上の複数のゲート・コンタクト220の間の分離領域を層間絶縁膜63で充填する。次いで、この層間絶縁膜63にリソグラフィとドライ・エッチングによって開口を形成した後、その開口にソース・コンタクト222を形成する。ソース・コンタクト222は、通常、ドープしたポリシリコンまたはタングステンから成る。図12に示すソース・コンタクト222とゲート・キャップ層58とのオーバーラップ領域72は、無境界コンタクト(borderless contact)と呼ばれている拡散コンタクトに特有のものである。
【0024】
以上のように、上述した典型的なプロセスを経て、図11および図12に示す典型的なトレンチ側壁アレー・デバイス60が得られる。図に示すように、トレンチ20に隣接する拡散領域64の下のn+ 拡散領域18、62は、トレンチ側壁アレー・デバイス60のソース/ドレイン領域として機能する。基板24(pウェル50)の、トレンチ20の切子面が形成された側壁32に隣接した位置にチャネル66が形成される。図11に示すトレンチ側壁アレー・デバイス60は(011)面と交差して作製されているけれども、トレンチ側壁アレー・デバイス60は、(001)面と交差する形で作製することもできる。基板24の表面は、通常、(100)面と平行である。したがって、図11に示すように、トレンチ側壁アレー・デバイス60は、基板表面と同じ{001}面族に属す結晶面と平行にすることができるし、あるいは、別の面族に属す別の(011)結晶面上に作製することもできる。
【0025】
上述したように、たとえば上述した既存のプロセスによって、あるいは当技術分野で公知の別のプロセスによって作製したDRAMトレンチにゲート酸化膜とLOCOSカラーとを形成するのに使う標準の酸化プロセスには結晶方位依存性があるので、酸化膜の壁の厚さが場所によって異なってしまうことが多い。酸化膜の壁の厚さが場所によって異なると、好ましくない結果が招来する。そのような結果の1つに、電位の変動がある。
【0026】
本発明は、結晶方位依存性という好ましくない結果を低減させるとともに、上述した電位の変動を避けることのできる方法を提供する。また、本発明は、上記方法によって作製した半導体メモリ・デバイスをも提供する。上述した構造が得られる上述した既存のプロセスは、垂直トランジスタを備えたDRAMセルを形成するための1つの典型的なプロセスに過ぎない、という点に留意すべきである。当技術分野で公知の他のプロセスも、上記プロセスと同様に、本発明に係る改良から恩恵を受けることができる。
【0027】
【課題を解決するための手段】
本発明は、基板に設けられたトレンチの側壁に酸化物層を形成する方法を提供する。本発明に係る方法は、基板にトレンチを形成する工程と、前記トレンチの側壁の少なくとも一部を覆う窒化物界面層を形成する工程と、前記窒化物界面層を覆うアモルファス層を形成する工程と、前記アモルファス層を酸化して酸化物層を形成する工程とを備えている。
【0028】
前記酸化物層を形成する工程に要する時間は、前記窒化物界面層を覆うアモルファス層を完全に消費するのに十分な時間であるのが望ましい。しかしながら、前記酸化物層を形成する工程に要する時間は、さらに、前記窒化物界面層の下のトレンチ側壁の一部を酸化するのに十分な時間にしてもよい。前記アモルファス層は、通常、前記酸化物層の所定の厚さの約半分の厚さに形成する。たとえば、前記酸化物層を約50オングストロームから約100オングストロームの厚さに成長させる場合、前記アモルファス層の厚さは、約25オングストロームから約50オングストロームにすればよい。
【0029】
本発明に係る方法は、たとえば、垂直トランジスタのゲート酸化膜または分離カラーを形成するのに使うことができる。本発明に係る方法を分離カラーを形成するのに使う場合、当該方法は、さらに、アモルファス・シリコン層を覆うナイトライド−オキシナイトライド(nitride-oxynitride)障壁層を形成する工程と、このナイトライド−オキシナイトライド障壁層の一部をエッチング除去して前記アモルファス・シリコン層の酸化すべき部分を画定する工程とを備える。
【0030】
また、本発明は、基板とこの基板に設けられた側壁を有するトレンチとを備えた半導体メモリ・デバイスをも提供する。この半導体メモリ・デバイスは、次の構造を有する。トレンチの上部領域のトレンチ側壁上に、分離カラー酸化物層から成る分離カラーが配置されている。前記分離カラーの上方であってトレンチの上部領域のトレンチ側壁に、ゲート酸化物層から成る垂直ゲート酸化膜が配置されている。前記分離カラー酸化物層は、この分離カラー酸化物層と前記トレンチ側壁との間に設けられた分離カラー窒化物界面層を覆って配置することができる。前記ゲート酸化物層は、このゲート酸化物層と前記トレンチ側壁との間に設けられたゲート窒化物界面層を覆って配置することができる。前記分離カラー窒化物界面層と、前記ゲート窒化物界面層とは、どちらか一方または双方を配置する。
【0031】
上述した一般的な説明と以下で述べる詳細な説明とは、本発明の典型例であり、本発明を限定するものではない、ということを理解すべきである。
【0032】
【発明の実施の形態】
次に、図13および図14を参照して、本発明に係る典型的な方法を説明する。図13は、分離カラー130が形成されているトレンチ200を示す図である。酸化を行なうには、〔従来の技術〕の項で説明したLOCOSプロセスを実行してもよいし、あるいは、当技術分野で公知の別の酸化工程を使ってもよい。
【0033】
酸化工程の前に、トレンチ200とパッド22との露出した表面に沿って窒化物界面障壁膜125を、たとえばLPCVD(low-pressure chemical vapor deposition)工程によって形成する。上記LPCVD工程には、たとえば、400〜900℃、好ましくは500〜700℃のNH3 雰囲気中に上記表面をさらすことが含まれている。窒化物界面障壁膜125の厚さは、通常0.5〜2nm、好ましくは1nmである。窒化物界面障壁膜125を覆って、アモルファス・シリコン(a−Si)層127を形成する。a−Si層127の厚さは、約5nm〜約20nm、好ましくは約10nmに設定することができる。次いで、a−Si層127を覆うたとえばナイトライド−オキシナイトライド(nitride-oxynitride)膜から成る障壁膜129を、たとえば約2nm〜約10nm、好ましくは約5.5nmの厚さにSiNのLPCVDによって形成する。この明細書の定義では、「ナイトライド−オキシナイトライド」なる用語は、シリコン・ナイトライド(silicon nitride)、シリコン・オキシナイトライド(silicon oxynitride)、あるいはこれら材料の組み合わせから形成しうる膜を意味する。
【0034】
次いで、上部領域28を覆う部分の障壁膜129を除去する。これは、たとえば次のようにして行なう。まず、トレンチ200をフォトレジスト(図示せず)で充填した後、トレンチ200の中のフォトレジストをオーバー・エッチング時間によって制御された深さまで部分的にエッチングする。この工程の結果、上部領域28を覆う部分の障壁膜129が露出される一方、下部領域30を覆う部分の障壁膜129はフォトレジストで覆われたままの状態で残される。次いで、トレンチ200の上部領域28とパッド22を覆う部分の障壁膜129を、たとえば化学エッチングまたはドライ・エッチング(chemical or dry etching:CDE)による後退工程によって除去する。次いで、フォトレジストを剥離する。あるいは、下部領域30の側壁32を保護しながら、上部領域28の側壁32を分離するのに、上述したのとは別のプロセスを使うこともできる。
【0035】
次いで、局所酸化工程を行なう。この局所酸化工程の間に、アモルファス・シリコン層127は酸化してシリコン酸化物層になって、図13に示す酸化物分離カラー130を形成する。典型的な酸化条件は、800〜900℃の酸素雰囲気である。酸化物分離カラー130を形成した後、下部領域30を覆う障壁層129を(任意実行事項としてa−Si層127と窒化物界面障壁膜125をも)、典型的には、トレンチ200の上部領域28の酸化物分離カラー130を選択的に残すプロセスによって除去する。プロセス・フローにとって望ましい場合には、下部領域30のa−Si層127と窒化物界面障壁膜125とは、この工程で除去せずに残しておくこともできるけれども、両者は、最終的には除去しなければならない。
【0036】
たとえば〔従来の技術〕の項で説明したような当技術分野で公知の方法で残りの工程を実行して、酸化物分離カラー130の長さを短くした後、図14に示す残りの構成要素を形成する。たとえば酸化物のウエット・エッチング工程を使って、トレンチ側壁から犠牲酸化膜44(図9参照)を除去した後、本発明に従ってゲート酸化膜160を成長させる。まず、酸化物分離カラー130の下の窒化物界面障壁膜125を形成する際に説明したのと同じ方法で、窒化物界面層1250を形成する。次いで、図14に示すように、厚さが約1nm〜約10nm、好ましくは約2.5nm〜約5nm、より好ましくは約3nmのアモルファス層1270を形成する。次いで、アモルファス層1270からゲート酸化膜を成長させて、図15に示すゲート酸化膜160を形成する。
【0037】
残りの構造は、たとえば〔従来の技術〕の項で説明したような当技術分野で公知の方法で形成する。本発明によるプロセスを経ると、トレンチ・トップ酸化膜(TTO)14と基板24の上表面21とを覆う窒化物層と酸化物層とが残される。普通、TTO14を覆う余分な新たな窒化物層と酸化物層とは、新たな分離として役立つが、しかし、要すれば除去してもかまわない。同様に、表面21を覆う窒化物層と酸化物層も、工程を追加するのが望ましいか否かに応じて、残してもよいし除去してもよい。
【0038】
上述した分離カラーの成長プロセスと垂直ゲート酸化膜の成長プロセスとの双方は、窒化物界面層を覆って堆積したアモルファス層から酸化物層を形成している点で、従来技術に勝る利点を有している。この結果、酸化物の成長は、トレンチ側壁の結晶方位と無関係になる。酸化物の成長がトレンチ側壁の結晶方位と無関係であるので、図16に示すように、酸化物層の厚さd3 は、トレンチの横断面の全体にわたって均一である。
【0039】
結晶面に沿った酸化物の成長に変動がないので、従来技術の公知の方法の場合と異なり、酸化物成長工程によってトレンチ側壁に切子面が形成されることがない、という点に留意されたい。しかしながら、ある結晶面に対して選択性を有することがありうるウエット・エッチングなど他の工程では、切子面が形成されることがありうる。また、トレンチの形状は、始めにトレンチの形状をレイアウトするのに用いる初期マスク・パターンにも依存する。いずれにしても、トレンチの形状は、図2に示したものと同様に切子面を形成されうる(ただし、本発明による酸化物層の厚さはトレンチの横断面の全体にわたって均一である)。あるいは、トレンチの形状は、図16に示すように、「円を引き延ばした形状(stretched-circle)」すなわち楕円形をした横断面になりうる。しかしながら、本発明による酸化物成長工程によれば、トレンチの形状は、酸化工程前の形状から変形することはない。
【0040】
酸化工程中、窒化物界面層125、1250が酸化障壁として機能するから、酸化が単結晶シリコンの側壁32の内部に進行する前に、アモルファス・シリコンは完全に酸化される。また、窒化物界面層上で停止するか、あるいは、さらにトレンチ側壁32に隣接する単結晶シリコンを所定量だけ酸化して、図16に示すように、窒化物界面層1250の下に内部酸化物層162を形成するか、するように酸化工程を調製することができる。また、当技術分野でよく知られているように、酸化の程度は、酸化工程の熱計画(thermal budget: 温度と時間)を制御することにより、制御することができる。
【0041】
通常、アモルファス・シリコンは、酸化工程中に大きさが2倍以上になる。したがって、アモルファス・シリコン層を形成する工程は、一般に、所望の酸化膜厚のおおよそ半分以下の厚さのアモルファス・シリコン層を堆積する工程を含んでいる。上述した実施形態では、単一のDRAM構造の分離カラー130と垂直ゲート酸化膜160との双方を本発明に係る方法によって形成したけれども、一方の構成要素を本発明に係る方法によって形成し、他方の構成要素を当技術分野で公知の標準の方法によって形成することもできる。
【0042】
以上のように、本発明の一実施形態に係る典型的な半導体メモリ・デバイスは、基板24と、この基板24に形成されトレンチ側壁32を有するトレンチ200とを備えている。トレンチ200の下部領域30には、DRAMセルを構成するキャパシタの一方の電極を成す埋め込みプレート34が配置されている。トレンチ200の上部領域28のトレンチ側壁32には、分離カラー130が配置されている。上記半導体メモリ・デバイスは、さらに、分離カラー130の上方であってトレンチ200の上部領域28のトレンチ側壁32に形成された埋め込み帯状領域40と、トレンチ200の上部領域28に形成された埋め込み帯状領域40を覆うトレンチ・トップ酸化膜14とを備えている。トレンチ・トップ酸化膜14の上方であってトレンチ200の上部領域28のトレンチ側壁32には、垂直ゲート酸化膜160が配置されている。垂直ゲート酸化膜160は、窒化物界面層1250を覆って配置されている。また、分離カラー130は、酸化膜とトレンチ側壁32との間に形成された窒化物界面層を覆って配置されている。本発明に係る方法に関して説明したように、窒化物界面層1250、125をそれぞれ覆ってゲート酸化膜160と分離カラー130との双方を配置する代わりに、一方の構成要素だけを上記のように配置し、他方の構成要素は当技術分野で公知の標準の方法で配置してもよい。
【0043】
以上、本発明を特定の実施形態について説明したけれども、本発明は、ここに示した詳細に限定されるものではない。むしろ、特許請求の範囲およびその均等の範囲の内で、本発明の本旨から離れることなく、本発明の詳細について様々な変更をなしうる。
【0044】
まとめとして以下の事項を開示する。
(1)基板に形成されたトレンチの側壁に酸化物層を形成する方法であって、
(a)基板にトレンチを形成する工程と、
(b)前記トレンチの側壁の少なくとも一部を覆う窒化物界面層を形成する工程と、
(c)前記窒化物界面層を覆うアモルファス層を形成する工程と、
(d)前記アモルファス層を酸化して酸化物層を形成する工程と
を備えた方法。
(2)前記酸化物層を形成する工程(d)に要する時間が、前記窒化物界面層を覆う前記アモルファス層を完全に消費するのに十分な時間である、
上記(1)に記載の方法。
(3)前記酸化物層を形成する工程(d)に要する時間が、前記窒化物界面層の下のトレンチ側壁の一部を酸化するのに十分な時間である、
上記(1)に記載の方法。
(4)前記酸化物層を形成する工程が、DRAMの垂直トランジスタのゲート酸化膜および分離カラーまたはどちらか一方を形成する工程を成している、
上記(1)に記載の方法。
(5)前記基板が単結晶シリコンから成り、前記アモルファス層がアモルファス・シリコンから成る、
上記(1)に記載の方法。
(6)前記アモルファス層を形成する工程が、前記酸化物層の所定の厚さの約半分の厚さのアモルファス層を形成する工程を備えている、
上記(1)に記載の方法。
(7)前記アモルファス層を約1ナノメートルから約10ナノメートルの厚さに形成する、
上記(1)に記載の方法。
(8)前記酸化物層を約3ナノメートルから約10ナノメートルの厚さに形成する、
上記(1)に記載の方法。
(9)前記アモルファス層を約25オングストロームから約50オングストロームの厚さに形成し、かつ、
前記酸化物層を約50オングストロームから約100オングストロームの厚さに形成する、
上記(1)に記載の方法。
(10)前記酸化物層を形成する工程が分離カラーを形成する工程を備えており、
さらに、前記工程(c)と前記(d)との間に、
(c1)前記アモルファス・シリコン層を覆うナイトライド−オキシナイトライド障壁層を形成する工程と、
(c2)前記ナイトライド−オキシナイトライド障壁層の一部をエッチング除去して、分離カラーを形成するのに必要な、前記アモルファス・シリコン層の部分を露出させる工程と
を備えている、
上記(5)に記載の方法。
(11)(a)基板に側壁を備えたトレンチを形成する工程と、
(b)前記トレンチの側壁の少なくとも一部を覆う窒化物界面層を形成する工程と、
(c)前記窒化物界面層を覆うアモルファス層を形成する工程と、
(d)前記アモルファス層を酸化して酸化物層を形成する工程と
を備えた方法によって製造した製造物。
(12)(a)基板に側壁を備えたトレンチを形成する工程と、
(b)前記トレンチの側壁の少なくとも一部を覆う窒化物界面層を形成する工程と、
(c)前記窒化物界面層を覆うアモルファス・シリコン層を形成する工程と、
(d)前記アモルファス・シリコン層を覆うナイトライド−オキシナイトライド障壁層を形成する工程と、
(e)前記ナイトライド−オキシナイトライド障壁層の一部をエッチング除去して、分離カラーを形成するのに必要な、前記アモルファス・シリコン層の部分を露出させる工程と、
(f)前記アモルファス・シリコン層を酸化して酸化物層を形成する工程と
を備えた方法によって製造した製造物。
(13)側壁を有するトレンチを備えた基板と、
前記トレンチの上部領域のトレンチ側壁に設けられた分離カラー酸化物層を備えた分離カラーと、
前記分離カラーの上方であって前記トレンチの上部領域の前記トレンチ側壁に設けられたゲート酸化物層を備えた垂直ゲート酸化膜と、
前記トレンチ側壁上に配置された分離カラー窒化物界面層および前記トレンチ側壁に配置されたゲート窒化物界面層のうちの少なくとも1つ
とを備え、
前記分離カラーは前記分離カラー窒化物界面障壁層を覆って配置されており、前記垂直ゲート酸化膜は前記ゲート窒化物界面層を覆って配置されている、
半導体メモリ・デバイス。
(14)前記半導体メモリ・デバイスがDRAMデバイスから成る、
上記(13)に記載の半導体メモリ・デバイス。
(15)前記分離カラー酸化物層と前記ゲート酸化物層との双方がシリコン酸化物から成り、
前記基板が単結晶シリコン・ウェーハから成る、
上記(13)に記載の半導体メモリ・デバイス。
(16)前記分離カラー窒化物界面層を覆って配置された前記分離カラーの厚さが約5ナノメートルから約20ナノメートルの範囲にあり、
前記ゲート窒化物界面層を覆って配置された前記垂直ゲート酸化膜の厚さが約5ナノメートルから約10ナノメートルの範囲にある、
上記(13)に記載の半導体メモリ・デバイス。
(17)前記ゲート酸化膜は、厚さが約6ナノメートルであり、前記ゲート窒化物界面層を覆って配置されている、
上記(13)に記載の半導体メモリ・デバイス。
(18)前記分離カラーは、厚さが約10ナノメートルであり、前記分離カラー窒化物界面層を覆って配置されている、
上記(13)に記載の半導体メモリ・デバイス。
(19)前記トレンチ側壁は、前記分離カラー窒化物界面層と前記ゲート窒化物界面層とのうちの少なくとも一方を下に敷いて、さらに、その上に酸化物層を備えている、
上記(13)に記載の半導体メモリ・デバイス。
(20)前記分離カラー窒化物界面層と前記ゲート窒化物界面層とのうちの少なくとも一方の厚さが約0.5ナノメートルから約2ナノメートルの範囲にある、
上記(13)に記載の半導体メモリ・デバイス。
(21)前記分離カラー窒化物界面層と前記ゲート窒化物界面層とのうちの少なくとも一方の厚さが約1ナノメートルである、
上記(13)に記載の半導体メモリ・デバイス。
【図面の簡単な説明】
【図1】 従来技術による垂直トランジスタ構造を有する典型的なDRAMデバイスの長手方向の断面の概略を示す図である。
【図2】 図1の構造のゲート酸化膜の部分を2−2線で切断した横断面図である。
【図3】 従来技術による典型的なトレンチとパッド層を示す図である。
【図4】 従来技術によるトレンチの上部領域に形成した分離カラーとトレンチの下部領域に形成した埋め込みプレートとを示す図である。
【図5】 絶縁物を堆積した後、トレンチをポリシリコンで充填した後の図4のトレンチを示す図である。
【図6】 分離カラーをエッチング除去した後の図5のトレンチを示す図である。
【図7】 埋め込み帯状領域を形成した後の図6のトレンチを示す図である。
【図8】 ポリシリコン上方およびパッド上方の埋め込み帯状領域をトレンチの側壁から除去した後の図7のトレンチを示す図である。
【図9】 トレンチ・トップ絶縁膜を形成し、パッドを剥離し、露出した基板表面と露出したトレンチ側壁とに犠牲酸化膜を成長させ、基板にpウェルとn帯とを形成し、基板に拡散領域を形成した後の図8のトレンチを示す図である。
【図10】 犠牲酸化膜を除去し、ゲート酸化膜を成長させ、導電性ゲート層を形成し、活性領域をパターニングし、エッチング工程を実施して活性領域以外の全ての場所にSTI(シャロウ・トレンチ分離)をエッチング形成し、STI領域を充填した後、パッド窒化膜の位置まで平坦化し、パッド窒化膜を剥離した後の図9のトレンチを示す図である。
【図11】 当技術分野で公知の典型的なDRAMセルの平面概略図である。
【図12】 図11のDRAMセルを12−12線で切断した長手方向断面図である。
【図13】 本発明に係る典型的な方法によって作製した分離カラーを備えたトレンチの製造中の長手方向断面図であって、酸化前のアモルファス・シリコン層を示している、製造中のトレンチの長手方向断面図である。
【図14】 本発明に係る典型的な方法によってゲート酸化物層を形成する酸化工程直前の図13のトレンチの製造中の長手方向断面図である。
【図15】 ゲート酸化物層を形成した後の図14のトレンチの製造中の長手方向断面図である。
【図16】 図15の構造のゲート酸化膜の部分を16−16線で切断した横断面図である。
【符号の説明】
10…半導体メモリ・デバイス、12…キャパシタ・トレンチ、14…トレンチ・トップ酸化膜、16…ゲート酸化膜、18…拡散領域、20…トレンチ、21…表面、22…パッド、24…基板、26…分離カラー、28…上部領域、30…下部領域、32…側壁、33…底部、34…埋め込みプレート、35…ノード絶縁膜、36…ポリシリコン、40…埋め込み帯状領域、44…犠牲酸化膜、46…STI領域、48…導電性ゲート層、50…pウェル、52…n帯、54…活性領域、56…中間層、58…ゲート・キャップ層、60…トレンチ側壁アレー・デバイス、62…拡散領域、63…層間絶縁膜、72…オーバーラップ領域、125…窒化物界面障壁膜、127…アモルファス・シリコン(a−Si)層、129…障壁膜、160…ゲート酸化膜、162…内部酸化物層、200…トレンチ、220…ゲート・コンタクト、222…ソース・コンタクト、240…ゲート側壁分離スペーサ、1250…窒化物界面層、1270…アモルファス層。
Claims (16)
- シリコン基板に形成されたトレンチの側壁に酸化物層を形成する方法であって、
(a)シリコン基板にトレンチを形成する工程と、
(b)前記トレンチの側壁の少なくとも一部を覆うシリコン窒化物からなる第1の障壁膜を形成する工程と、
(c)前記第1の障壁膜を覆うアモルファス・シリコン層を形成する工程と、
(d)前記アモルファス・シリコン層を酸化して酸化物層を形成する工程と、
を備えた方法。 - 前記酸化物層を形成する工程が分離カラーを形成する工程を備えており、
さらに、前記工程(c)と前記(d)との間に、
(c1)前記アモルファス・シリコン層を覆う第2の障壁膜を形成する工程であって、前記第2の障壁膜は、シリコン・ナイトライド、シリコン・オキシナイトライド、あるいはこれらの材料の組み合わせからなる工程と、
(c2)前記第2の障壁膜の一部をエッチング除去して、分離カラーを形成するのに必要な、前記アモルファス・シリコン層の部分を露出させる工程と
を備えている、
請求項1に記載の方法。 - 前記酸化物層を形成する工程が、DRAMの垂直トランジスタのゲート酸化膜および分離カラーまたはどちらか一方を形成する工程を成している、
請求項1に記載の方法。 - 前記アモルファス・シリコン層を形成する工程が、前記酸化物層の所定の厚さの半分の厚さのアモルファス・シリコン層を形成する工程を備えている、
請求項1に記載の方法。 - 前記アモルファス・シリコン層を1ナノメートルから10ナノメートルの厚さに形成する、
請求項1に記載の方法。 - 前記酸化物層を3ナノメートルから10ナノメートルの厚さに形成する、
請求項1に記載の方法。 - 前記アモルファス・シリコン層を25オングストロームから50オングストロームの厚さに形成し、かつ、
前記酸化物層を50オングストロームから100オングストロームの厚さに形成する、
請求項1に記載の方法。 - (a)シリコン基板に側壁を備えたトレンチを形成する工程と、
(b)前記トレンチの側壁の少なくとも一部を覆うシリコン窒化物からなる第1の障壁膜を形成する工程と、
(c)前記第1の障壁膜を覆うアモルファス・シリコン層を形成する工程と、
(d)前記アモルファス・シリコン層を酸化して酸化物層を形成する工程と
を備えた方法によって製造した製造物。 - (a)シリコン基板に側壁を備えたトレンチを形成する工程と、
(b)前記トレンチの側壁の少なくとも一部を覆うシリコン窒化物からなる第1の障壁膜を形成する工程と、
(c)前記第1の障壁膜を覆うアモルファス・シリコン層を形成する工程と、
(d)前記アモルファス・シリコン層を覆う第2の障壁膜を形成する工程であって、前記第2の障壁膜はシリコン・ナイトライド、シリコン・オキシナイトライド、あるいはこれらの材料の組み合わせからなる工程と、
(e)前記第2の障壁膜の一部をエッチング除去して、分離カラーを形成するのに必要な、前記アモルファス・シリコン層の部分を露出させる工程と、
(f)前記アモルファス・シリコン層を酸化して酸化物層を形成する工程と
を備えた方法によって製造した製造物。 - 側壁を有するトレンチを備えたシリコン基板と、
前記トレンチの上部領域のトレンチ側壁に設けられた分離カラー酸化物層を備えた分離カラーと、
前記分離カラーの上方であって前記トレンチの上部領域の前記トレンチ側壁に設けられたゲート酸化物層を備えた垂直ゲート酸化膜と、
前記トレンチ側壁上に配置された分離カラー窒化物層および前記トレンチ側壁に配置されたゲート窒化物層のうちの少なくとも1つ
とを備え、
前記分離カラーは前記分離カラー窒化物層を覆って配置されており、前記垂直ゲート酸化膜は前記ゲート窒化物層を覆って配置されている、
半導体メモリ・デバイス。 - 前記半導体メモリ・デバイスがDRAMデバイスから成る、
請求項10に記載の半導体メモリ・デバイス。 - 前記分離カラー酸化物層と前記ゲート酸化物層との双方がシリコン酸化物から成る、
請求項10に記載の半導体メモリ・デバイス。 - 前記分離カラー窒化物層を覆って配置された前記分離カラーの厚さが5ナノメートルから20ナノメートルの範囲にあり、
前記ゲート窒化物層を覆って配置された前記垂直ゲート酸化膜の厚さが5ナノメートルから10ナノメートルの範囲にある、
請求項10に記載の半導体メモリ・デバイス。 - 前記トレンチ側壁は、前記分離カラー窒化物層と前記ゲート窒化物層とのうちの少なくとも一方を下に敷いて、さらに、その上に酸化物層を備えている、
請求項10に記載の半導体メモリ・デバイス。 - 前記分離カラー窒化物層と前記ゲート窒化物層とのうちの少なくとも一方の厚さが0.5ナノメートルから2ナノメートルの範囲にある、
請求項10に記載の半導体メモリ・デバイス。 - 前記分離カラー酸化物層及び前記垂直ゲート酸化膜は、アモルファス・シリコン層から形成する、
請求項10に記載の半導体メモリ・デバイス。
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