JPH0652792B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0652792B2
JPH0652792B2 JP60035224A JP3522485A JPH0652792B2 JP H0652792 B2 JPH0652792 B2 JP H0652792B2 JP 60035224 A JP60035224 A JP 60035224A JP 3522485 A JP3522485 A JP 3522485A JP H0652792 B2 JPH0652792 B2 JP H0652792B2
Authority
JP
Japan
Prior art keywords
region
substrate
mos transistor
conductivity type
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP60035224A
Other languages
English (en)
Other versions
JPS61196567A (ja
Inventor
努 松下
浩一 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP60035224A priority Critical patent/JPH0652792B2/ja
Priority to DE8686102456T priority patent/DE3686180T2/de
Priority to EP86102456A priority patent/EP0193172B1/en
Publication of JPS61196567A publication Critical patent/JPS61196567A/ja
Priority to US07/156,569 priority patent/US4969020A/en
Publication of JPH0652792B2 publication Critical patent/JPH0652792B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、特に所謂縦型ＭＯＳトランジスタおよびこ
のトランジスタを制御するＭＯＳ回路を同一基板上に形
成し得るようにした半導体装置に関する。
［発明の技術的背景とその問題点］ 近年、電力用ＭＯＳトランジスタの出現によって、各種
電力負荷のスイッチング素子としてＭＯＳトランジスタ
が利用されるようになり、中でもオン抵抗が低くパワー
スイッチングに適する縦型ＭＯＳトランジスタの需要が
高まりつつある。
第７図は、縦型ＭＯＳトランジスタの一例を示すもので
ある。同図において、１０１はｎ＋型の基板、１０３は
エピタキシャル成長によりこの基板１０１上に形成され
たｎ−型の領域（以下「ｎ−領域」と呼ぶ）であり、こ
の両者は縦型ＭＯＳトランジスタのドレインを構成して
いる。一方、ｎ−領域１０３中には、ｐ型のウェル（以
下「ｐウェル」と呼ぶ）１０７、ｎ＋型のソース領域
（以下「ｎ＋ソース領域」と呼ぶ）１０９，ｐ＋型のｐ
ウェルコンタクト領域１１１がゲート電極を構成するポ
リシリコンゲート１１３をマスクとして用いて順次に拡
散処理により形成されている。すなわち、この構成の縦
型ＭＯＳトランジスタにあっては、例えば基板１０１側
に所定のドレイン電圧ＶDを接続し、一方ｎ＋ソース領
域１０９側を図示しない電力負荷を介してアースに接続
しておき、ポリシリコンゲート１１３への給電を制御す
ることで、基板１０１およびｎ−領域１０３とｎ＋ソー
ス領域１０９との間に流れる電流が制御できて所謂スイ
ッチング制御がなされ、結果として電力負荷を駆動制御
できるのである。なお、第７図において、１１５はゲー
ト酸化膜、１１７はソース電極、１１９は中間絶縁膜、
１２１は最終保護膜である。
ところで、この縦型ＭＯＳトランジスタにあっては、例
えばそのスイッチング作用を前述した如くポリシリコン
ゲート１１３への給電を制御することによって行なう必
要があり、実際に使用する場合には、第７図には図示し
ていないがこのトランジスタに対して前記給電制御用を
はじめとして種々の周辺回路を接続する。このような周
辺回路を縦型ＭＯＳトランジスタと同一の基板上に形成
することによっては、周辺回路を外部接続する場合に比
べて、小形化、作業工程の低減、特性のバラツキによる
動作不良防止等の点でメリットがある。このため、縦型
ＭＯＳトランジスタとこのトランジスタの周辺回路を同
一基板に形成することが考えられる。その場合には、基
板１０１およびｎ−領域１０３が縦型ＭＯＳトランジス
タのドレインであり電流通路となるため、形成しようと
する周辺回路を基板１０１およびｎ−領域１０３から電
気的に分離する必要があるが、従来一般にはｎ−領域１
０３の一部にｐ型の領域を形成してこれを接地し、その
中に周辺回路を形成する方法が提案されている（例えば
特開昭５８−１６４３２３）。
しかしながら、この方法を用いて周辺回路をＭＯＳ回路
で構成しようとする場合には、一度ｎ−領域１０３中に
ｐ型の領域を拡散法により形成してさらにこのｐ型の領
域中にｎ型の領域を形成しておいた上で、前記ｐ型およ
びｎ型の領域にそれぞれｎチャンネルおよびｐチャンネ
ルのＭＯＳトランジスタを構成するという工程を踏まな
ければならないため、次のような問題がある。
製造プロセスが複雑である。
前記縦型ＭＯＳトランジスタのオン抵抗を低くなるよ
うにするためｎ−領域１０３としては高不純物濃度とす
る必要があり、この領域中に形成されるｐ型の領域、さ
らにこのｐ型の領域に形成されるｎ型の領域としては順
次不純物濃度が高くなってしまい、勢いこのｐ型あるい
はｎ型の領域に構成されるＭＯＳトランジスタの閾値電
圧ＶTも高くならざるを得ず周辺回路としては、不適な
ものである。
［発明の目的］ この発明は、上記に鑑みてなされたもので、その目的と
しては、縦型ＭＯＳトランジスタと同一基板上へ周辺回
路として閾値が低いＭＯＳ回路一部が横型ＭＯＳトラン
ジスタにより構成された回路の形成を適切に行なえるよ
うにした半導体装置を提供することにある。
［発明の概要］ 上記目的を達成するために、第１の発明は、縦型ＭＯＳ
トランジスタと、該縦型ＭＯＳトランジスタの動作を制
御する周辺回路の一部を構成する横型ＭＯＳトランジス
タとが同一基板上に形成された半導体装置であって、 第１導電形の基板と、 該基板上に形成された第２導電形のエピタキシャル成長
層と、 該エピタキシャル成長層において形成された横型ＭＯＳ
トランジスタと、 上記エピタキシャル成長層の表面から上記基板に到達す
るように形成され、その底部で上記基板に電気的に接合
して同電位となり、その側面で上記エピタキシャル成長
層とＰＮ接合により絶縁分離される第１導電形の拡散領
域と、 該拡散領域内に形成された第２導電形のウェル領域と、 該ウェル領域内に形成された第１導電形のソース領域
と、 少なくとも上記ウェル領域表面に絶縁層を介して形成さ
れたゲート電極と、 を具備し、 上記縦型ＭＯＳトランジスタは上記ソース領域、上記ウ
ェル領域、上記ゲート電極及び上記基板と上記拡散領域
とから成るドレイン領域により構成されることを要旨と
する。第２発明が縦型ＭＯＳトランジスタと、該縦型Ｍ
ＯＳトランジスタの動作を制御する周辺回路の一部を構
成する横型ＭＯＳトランジスタとが同一基板上に形成さ
れた半導体装置であって、 第１導電形の基板と、 該基板上に形成された第２導電形のエピタキシャル成長
層と、 該エピタキシャル成長層において形成された横型ＭＯＳ
トランジスタと、 上記基板と『上記エピタキシャル成長層との間の』所定
領域に形成された第１導電形の埋め込み層と、 上記エピタキシャル成長層の表面から上記埋め込み層に
到達するように形成され、その底部で上『記埋め込み層
に電気的に』接合して同電位となり、その側面で上記エ
ピタキシャル成長層とＰＮ接合により絶縁分離される第
１導電形の拡散領域と、 該拡散領域内に上記エピタキシャル成長層の表面から上
記埋め込み層に到達するように形成された』第２導電形
のウェル領域と、 該ウェル領域内に形成された第１導電形のソース領域
と、 少なくとも上記ウェル領域表面に絶縁層を介して形成さ
れたゲート電極と、 を具備し、 上記縦型ＭＯＳトランジスタは上記基板と上記拡散領域
と上記埋め込み層とから成るドレイン領域、上記ソース
領域、上記ウェル領域、上記ゲート電極により構成され
ることを要旨とする。
［発明の実施例］ 以下、図面を用いてこの発明の実施例を説明する。
第１図は、この発明の一実施例に係る半導体装置の断面
構造を示す図であり、第１の導電型であるｎ＋型の基板
１上に、大別して縦型ＭＯＳトランジスタ部３と横型Ｍ
ＯＳトランジスタか構成されるＣＭＯＳ回路部５とが構
成されているものである。
縦型ＭＯＳトランジスタ部３は、前記第７図のものと略
同一の構成であり、基板１上に、第２の領域を構成する
ｎ型のウェル（以下「ｎウェル」と呼ぶ）７があって基
板１と共にドレイン領域を構成し、さらに、このｎウェ
ル７中には、Ｐウェル９，ｎ＋ソース領域１１，Ｐウェ
ルコンタクト領域１３が形成されている。なお、１５は
ゲート電極を構成するポリシリコンゲート、１７はゲー
ト酸化膜、１９はソース電極、２１は中間絶縁膜、２３
は最終保護膜である。
ＣＭＯＳ回路部５は、エピタキシャル成長によって基板
１上に第２の導電型の第１の領域を構成するＰ−型の領
域（以下「Ｐ−エピ層」と呼ぶ）２５が形成され、この
Ｐ−エピ層２５中には、所定間隔だけ離れて一対のｎ＋
型の領域２７，２９が形成されてドレインおよびソース
を構成しており（以下２７を「ＮＭＯＳソース領域」，
２９を「ＮＭＯＳドレイン領域」と呼ぶ），Ｎチャンネ
ル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）３
１が構成されている。また、Ｐ−エピ層２５には、ｎ型
のウェル（以下「ＰＭＯＳ用ｎウェル」と呼ぶ）３３が
形成され、さらにこのＰＭＯＳ用ｎウェル３３中には、
所定間隔だけ離れて一対のＰ＋型の領域３５，３７が形
成されてドレインおよびソースを構成しており（以下３
５を「ＰＭＯＳドレイン領域」、３７を「ＰＭＯＳソー
ス領域」と呼ぶ）、Ｐチャンネル型のＭＯＳトランジス
タ（ＰＭＯＳトランジスタ）３９が構成されている。一
方、このＮＭＯＳトランジスタ３１およびＰＭＯＳトラ
ンジスタ３９の下部には、基板１との間にＰ＋型の埋込
層４０が形成されている。なお、４１および４３はそれ
ぞれＮＭＯＳソース電極およびＮＭＯＳドレイン電極、
４５および４７はＰＭＯＳドレイン電極、ＰＭＯＳソー
ス電極である。また、４２および４６はそれぞれＮＭＯ
Ｓトランジスタ３１およびＰＭＯＳトランジスタ３９の
ゲート電極である。
したがって、このような構成を有する半導体装置にあっ
ては、Ｐ−エピ層２５および埋込層４０を接地すること
で（図示せず）、縦型ＭＯＳトランジスタ部３とこのト
ランジスタ部の周辺回路を構成するＣＭＯＳ回路部５と
がｎウェル７とＰ−エピ層２５とのＰＮ接合により逆バ
イアス状態となるため、両者が電気的に分離されること
になる。加えて、周辺回路用のＣＭＯＳ回路部５が不純
物濃度の低いＰ−エピ層２５中に形成されるため、その
中に形成されるｎウェル領域の不純物濃度も低く押える
ことができ、これにより、縦型ＭＯＳトランジスタと同
一基板上に構成したＣＭＯＳ回路を単体で構成したもの
と同等の特性で構成することができる。
一方、前記埋込層４０を設けることによっては、次に説
明する如き効果を呈する。第２図はＣＭＯＳトランジス
タについて埋込層が無いもの、第３図は埋込層があるも
のについて示したものである。両図に示すＣＭＯＳトラ
ンジスタにあっては、そのＣＭＯＳトランジスタ５１に
おいてＰＭＯＳドレイン領域５３，ＰＭＯＳ用ｎウェル
５５，Ｐ−エピ層５７またはＰ＋型の埋込層５９，基板
６１による寄生のＰＮＰＮ接合が存在する。第２図の埋
込層５９の無いものにあっては、Ｐ−エピ層５７の厚さ
が縦型ＭＯＳトランジスタの仕様によって決定されるた
めあまり厚くできず、ＰＭＯＳ用ｎウェル５５と基板６
１との間隔が狭くならざるを得ないと共にＰ−エピ層５
７の不純物濃度が低いため、結果として、前記ＰＮＰＮ
接合部が導通状態となる所謂ラッチアップ現象が生じや
すい。これに対し、第３図の埋込層５９の有るものにあ
っては、ＰＭＯＳ用ｎウェル５５と基板６１との間隔が
埋込層の厚さ分だけ確保されていると共に埋込層の不純
物濃度が高いため、結果として、前記ラッチアップ現象
が生じにくいことになる。なお、第２図および第３図に
おいて、他の構成部分は第１図と同じなので、第１図と
同一番号を附してその説明は省略する。
次に、本実施例の半導体装置についての製造プロセスを
第４図の（Ａ）〜（Ｋ）を用いて説明する。
基板１に対し埋込層４０を形成すべく、縦型ＭＯＳト
ランジスタ部３を形成する基板１の上面にレジスト６５
を形成後、ＣＭＯＳ回路部５となる基板１上にのみボロ
ンをイオン注入し、終了後レジスト６５を除去する（第
４図（Ａ））。
基板１上にＰ−エピ層２５をエピタキシャル成長させ
る（第４図（Ｂ））。
縦型ＭＯＳトランジスタ部３のｎウェル７およびＣＭ
ＯＳ回路部５のＰＭＯＳ用ｎウェル３３をＰ−エピ層２
５に形成すべく、所定位置にレジスト６７を形成後リン
をイオン注入し、終了後レジスト６７を除去する（第４
図（Ｃ））。
１回目の拡散処理を行なうことで、埋込層４０，ｎウ
ェル７，ＰＭＯＳ用ｎウェル３３を形成する（第４図
（Ｄ））。
拡散処理の終了したＰ−エピ層上面にゲート酸化膜１
７およびこのゲート酸化膜上面の所定位置にポリシリコ
ンゲート１５，４２，４６を形成し、ゲート電極とする
（第４図（Ｅ））。
ｎウェル７内にＰウェル９を形成すべく、所定位置に
レジスト６９を形成後、ボロンをイオン注入し、終了後
レジスト６９を除去する（第４図（Ｆ））。
２回目の拡散処理を行なってＰウェル９を形成する。
この時、この拡散処理によっては、ｎウェル７の領域が
広がり基板１に達すると共に、ＰＭＯＳ用ｎウェル３３
と埋込層４０の領域が夫々広がって両者が接合状態とな
る（第４図（Ｇ））。
Ｐウェルコンタクト領域１３およびＰＭＯＳトランジ
スタ３９のＰＭＯＳソース領域３７を形成しようとする
部位を除いてレジスト７１を形成後、ボロンをイオン注
入し、終了後レジスト７１を除去する（第４図
（Ｈ））。
縦型ＭＯＳトランジスタ部３のｎ＋ソース領域１１お
よびＮＭＯＳトランジスタ３１のＮＭＯＳソース領域２
７，ＮＭＯＳドレイン領域２９を形成しようとする部位
を除いてレジスト７３を形成後、リンをイオン注入し、
終了後レジスト７３を除去する（第４図（Ｉ））。
第３回目の拡散処理を行ない、ｎ＋ソース領域１１，
Ｐウェルコンタクト領域１３，ＮＭＯＳソース領域２
７，ＮＭＯＳドレイン領域２９，ＰＭＯＳドレイン領域
３５，ＰＭＯＳソース領域３７を形成する（第４図
（Ｊ））。
中間絶縁膜２１をＣＶＤ（Chemical Vapor depositio
n）法により形成して、フォトエッチング処理により電
極を設けようとする位置に穴開けを行なった後、アルミ
ニウム蒸着を行ない、電極とする部分を除いてフォトエ
ッチング処理により蒸着したアルミニウムを除去するこ
とで、縦型ＭＯＳトランジスタ部３のソース電極１９，
ＰＭＯＳトランジスタ３９およびＮＭＯＳトランジスタ
３１のそれぞれＰＭＯＳソース領域４７，ＰＭＯＳドレ
イン電極４５およびＮＭＯＳソース電極４１，ＮＭＯＳ
ドレイン電極４３を形成する（第４図（Ｋ））。
最後に半導体装置の表面全体に最終保護膜２３をイオ
ン・ビームデポジション処理し、さらにフォトエッチン
グ処理によりパッドの位置に穴開けを行なって第１図に
示す如く完成する。
第５図は、この発明の他の実施例に係る半導体装置を示
すものである。その特徴としては、前記第１図に示す半
導体装置に対してＣＭＯＳ回路部５の基板１，Ｐ−エピ
層２５の一部から縦型ＭＯＳトランジスタ部３の基板１
およびｎウェル７のそれぞれ一部に至るまでの部分を除
去したことにある。このような構成とすることにより、
ＣＭＯＳ回路部５のＰＭＯＳトランジスタ３９において
は、ＰＮＰＮ接合が実質的になくなり、埋込層４０を設
けたことに加えて前述したラッチアップ現象を根本的に
除去することができる。また、ＣＭＯＳ回路部５と縦型
ＭＯＳトランジスタ部３とは、ｎウェル７とＰ−エピ層
間のＰＮ接合により電気的に完全に分離されるので、縦
型ＭＯＳトランジスタ３の特性と無関係にＰ−エピ層２
５の不純物濃度を自由に決定でき、もってＣＭＯＳ回路
部５の設計の自由度が増すという効果もある。
なお、製造プロセスとしては、前述した実施例の製造プ
ロセス（第４図参照）の最後にエッチング処理を行なえ
ばよい。また、第５図において、前記第１図と同符号の
ものは同一物を示し、その説明は省略した。
第６図は、この発明のさらに別の実施例に係る半導体装
置を示すものである。その特徴としては、前記第１図に
示す半導体装置において、縦型ＭＯＳトランジスタ部３
の基板１とｎウェル７との間に、ｎ＋型の埋込層８１を
Ｐウェル９とで接合を形成するように設けたことにあ
る。なお、第６図において第１図と同一のものは同一符
号を附してその説明は省略する。
このような構成とすることにより、縦型ＭＯＳトランジ
スタ部３にあっては、ドレイン領域を構成する『基板
１，埋込層８１とＰウェル９との間に』大容量のツェナ
ーダイオードを内蔵したことになり、これによって次の
ような効果が生じる。
誘導性負荷のスイッチング駆動に本実施例の半導体装
置を用いることで、スイッチング時に発生するサージ電
流が内蔵したツェナーダイオードを通って流れるため、
縦型ＭＯＳトランジスタそのものの耐圧を高くする必要
がない。
このように耐圧を高くする必要がないので、同一性能
ならばより小面積でオン抵抗の低い縦型ＭＯＳトランジ
スタを形成することができる。
一方、本実施例の半導体装置の製造プロセスとしては、
例えば次のようになる。すなわち、前記第４図における
処理工程において、のボロンのイオン注入後（第４図
（Ａ））に、ＣＭＯＳ回路部５を形成する基板１の上面
にレジストを形成して前記ｎ＋型の埋込層８１を形成す
べくリンイオンを注入するのである。この後の製造プロ
セスとしては前記第４図と同様にすればよい。すなわ
ち、このようにＰ−エピ層２５の一部にｎウェル７およ
びｎ＋型の埋込層８１を形成してそこに縦型ＭＯＳトラ
ンジスタを第６図の如く形成することで、ＣＭＯＳ回路
部５としては、ｎウェル７およびｎ＋型の埋込層８１を
形成することによっては何ら影響を受けることなく、低
不純物濃度のＰ−エピ層２５中にＣＭＯＳ回路を精度よ
く構成することができる。
なお、以上の３つの実施例にあっては、いずれもＮチャ
ンネル型の縦型ＭＯＳトランジスタについて説明してい
るが、Ｐチャンネル型の縦型ＭＯＳトランジスタについ
ても同様である。又ＭＯＳ回路としてＮＭＯＳおよびＰ
ＭＯＳより成るＣＭＯＳ回路の例を説明したが、ＮＭＯ
Ｓ、ＰＭＯＳの単体によりＭＯＳ回路を形成してもよ
い。
［発明の効果］ 以上説明したように、この発明によれば、第１の導電型
の基板上に第１の導電型と反対の第２の導電型の第１の
領域を形成してそこにＭＯＳ回路を構成し、一方、この
第１の領域の一部に基板と接合された第１の導電型の第
２の領域を形成してそこに縦型ＭＯＳトランジスタを構
成するようにしたので、縦型ＭＯＳトランジスタと同一
基板上へのＭＯＳ回路の形成を、ＭＯＳ回路の特性を所
望の状態でかつ所謂ラッチアップ現象を生じることなく
等々、適切に行なうことができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る半導体装置の断面構
造図、第２図および第３図は第１図の半導体装置の特徴
を説明するための図、第４図は第１図の半導体装置の製
造プロセスを示す図、第５図はこの発明の他の実施例に
係る半導体装置の断面構造図、第６図はこの発明のさら
に別の実施例に係る半導体装置の断面構造図、第７図は
縦型ＭＯＳトランジスタの断面構造図である。 １…基板、３…縦型ＭＯＳトランジスタ部 ５…ＣＭＯＳ回路部、７…ｎウェル ９…Ｐウェル、１１…ｎ＋ソース領域 １３…Ｐウェルコンタクト領域 １５…ポリシリコンゲート １７…ゲート酸化膜、１９…ソース電極 ２１…中間絶縁膜、２３…最終保護膜 ２５…Ｐ−エピ層、２７…ＮＭＯＳソース領域 ２９…ＮＭＯＳドレイン領域 ３１…ＮＭＯＳトランジスタ ３３…ＰＭＯＳ用ｎウェル ３５…ＰＭＯＳドレイン領域 ３７…ＰＭＯＳソース領域 ３９…ＰＭＯＳトランジスタ ４０…埋込層、４１…ＮＭＯＳソース電極 ４３…ＮＭＯＳドレイン電極 ４５…ＰＭＯＳドレイン電極 ４７…ＰＭＯＳソース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 29/90 Ｄ (56)参考文献 特開 昭59−47757（ＪＰ，Ａ) 特開 昭59−151465（ＪＰ，Ａ) 特開 昭54−78673（ＪＰ，Ａ) 特開 昭58−169928（ＪＰ，Ａ) 特開 昭59−215765（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】縦型ＭＯＳトランジスタと、該縦型ＭＯＳ
    トランジスタの動作を制御する周辺回路の一部を構成す
    る横型ＭＯＳトランジスタとが同一基板上に形成された
    半導体装置であって、 第１導電形の基板と、 該基板上に形成された第２導電形のエピタキシャル成長
    層と、 該エピタキシャル成長層において形成された横型ＭＯＳ
    トランジスタと、 上記エピタキシャル成長層の表面から上記基板に到達す
    るように形成され、その底部で上記基板に電気的に接合
    して同電位となり、その側面で上記エピタキシャル成長
    層とＰＮ接合により絶縁分離される第１導電形の拡散領
    域と、 該拡散領域内に形成された第２導電形のウェル領域と、 該ウェル領域内に形成された第１導電形のソース領域
    と、 少なくとも上記ウェル領域表面に絶縁層を介して形成さ
    れたゲート電極と、 を具備し、 上記縦型ＭＯＳトランジスタは上記ソース領域、上記ウ
    ェル領域、上記ゲート電極及び上記基板と上記拡散領域
    とから成るドレイン領域により構成されることを特徴と
    する半導体装置。
  2. 【請求項２】縦型ＭＯＳトランジスタと、該縦型ＭＯＳ
    トランジスタの動作を制御する周辺回路の一部を構成す
    る横型ＭＯＳトランジスタとが同一基板上に形成された
    半導体装置であって、 第１導電形の基板と、 該基板上に形成された第２導電形のエピタキシャル成長
    層と、 該エピタキシャル成長層において形成された横型ＭＯＳ
    トランジスタと、 上記基板と上記エピタキシャル成長層との間の所定領域
    に形成された第１導電形の埋め込み層と、 上記エピタキシャル成長層の表面から上記埋め込み層に
    到達するように形成され、その底部で上記埋め込み層に
    電気的に接合して同電位となり、その側面で上記エピタ
    キシャル成長層とＰＮ接合により絶縁分離される第１導
    電形の拡散領域と、 該拡散領域内に上記エピタキシャル成長層の表面から上
    記埋め込み層に到達するように形成された第２導電形の
    ウェル領域と、 該ウェル領域内に形成された第１導電形のソース領域
    と、 少なくとも上記ウェル領域表面に絶縁層を介して形成さ
    れたゲート電極と、 を具備し、 上記縦型ＭＯＳトランジスタは上記基板と上記拡散領域
    と上記埋め込み層とから成るドレイン領域、上記ソース
    領域、上記ウェル領域、上記ゲート電極により構成され
    ることを特徴とする半導体装置。
JP60035224A 1985-02-26 1985-02-26 半導体装置 Expired - Fee Related JPH0652792B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60035224A JPH0652792B2 (ja) 1985-02-26 1985-02-26 半導体装置
DE8686102456T DE3686180T2 (de) 1985-02-26 1986-02-25 Vertikaler mos-transistor mit peripherer schaltung.
EP86102456A EP0193172B1 (en) 1985-02-26 1986-02-25 Vertical mos transistor with peripheral circuit
US07/156,569 US4969020A (en) 1985-02-26 1988-02-17 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60035224A JPH0652792B2 (ja) 1985-02-26 1985-02-26 半導体装置

Publications (2)

Publication Number Publication Date
JPS61196567A JPS61196567A (ja) 1986-08-30
JPH0652792B2 true JPH0652792B2 (ja) 1994-07-06

Family

ID=12435867

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60035224A Expired - Fee Related JPH0652792B2 (ja) 1985-02-26 1985-02-26 半導体装置

Country Status (4)

Country Link
US (1) US4969020A (ja)
EP (1) EP0193172B1 (ja)
JP (1) JPH0652792B2 (ja)
DE (1) DE3686180T2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752773B2 (ja) * 1987-06-02 1995-06-05 株式会社日立製作所 半導体集積回路装置
IT1236030B (it) * 1989-10-11 1992-12-22 Gd Spa Macchina incartatrice di prodotti sostanzialmente parallelepipedi
WO1991011826A1 (en) * 1990-02-01 1991-08-08 Quigg Fred L Mosfet structure having reduced gate capacitance and method of forming same
US5121176A (en) * 1990-02-01 1992-06-09 Quigg Fred L MOSFET structure having reduced gate capacitance
US5179032A (en) * 1990-02-01 1993-01-12 Quigg Fred L Mosfet structure having reduced capacitance and method of forming same
JP2572658B2 (ja) * 1990-02-23 1997-01-16 日本モトローラ株式会社 インテリジェントパワー半導体装置の製造方法
DE4204004A1 (de) * 1992-02-12 1993-08-19 Daimler Benz Ag Verfahren zur herstellung einer halbleiterstruktur mit vertikalen und lateralen halbleiterbauelementen und nach dem verfahren hergestellte halbleiterstruktur
US5475335A (en) * 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
EP0789401A3 (en) * 1995-08-25 1998-09-16 Matsushita Electric Industrial Co., Ltd. LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method
US5895766A (en) * 1995-09-20 1999-04-20 Micron Technology, Inc. Method of forming a field effect transistor
DE19935100B4 (de) * 1999-07-27 2004-10-28 Infineon Technologies Ag Halbbrückenkonfiguration
US6437381B1 (en) 2000-04-27 2002-08-20 International Business Machines Corporation Semiconductor memory device with reduced orientation-dependent oxidation in trench structures
JP2005101334A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA997869A (en) * 1973-04-12 1976-09-28 Intersil Floating body mosfet
JPS5624388B2 (ja) * 1973-11-30 1981-06-05
JPS5951150B2 (ja) * 1976-07-13 1984-12-12 ソニー株式会社 逆メサ型半導体装置の製法
US4325180A (en) * 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
JPS5947757A (ja) * 1982-09-10 1984-03-17 Hitachi Ltd 半導体集積回路装置とその製造法
JPS59151465A (ja) * 1983-02-17 1984-08-29 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ
JPS59167066A (ja) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPS59222957A (ja) * 1983-06-02 1984-12-14 Matsushita Electronics Corp 半導体装置
JPS59231862A (ja) * 1983-06-13 1984-12-26 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
FR2571544B1 (fr) * 1984-10-05 1987-07-31 Haond Michel Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres

Also Published As

Publication number Publication date
EP0193172A3 (en) 1987-08-19
DE3686180D1 (de) 1992-09-03
EP0193172A2 (en) 1986-09-03
US4969020A (en) 1990-11-06
DE3686180T2 (de) 1993-01-14
JPS61196567A (ja) 1986-08-30
EP0193172B1 (en) 1992-07-29

Similar Documents

Publication Publication Date Title
US4862233A (en) Integrated circuit device having vertical MOS provided with Zener diode
US6207512B1 (en) Method and apparatus for improving latchup immunity in a dual-polysilicon gate process
KR20010045580A (ko) 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법
JPH0510828B2 (ja)
JPH0652792B2 (ja) 半導体装置
US6307224B1 (en) Double diffused mosfet
JPH1070250A (ja) 半導体装置およびその製造方法
JP2814079B2 (ja) 半導体集積回路とその製造方法
US5221635A (en) Method of making a field-effect transistor
JP2001284540A (ja) 半導体装置およびその製造方法
JPH0783113B2 (ja) 半導体装置
JPS6035558A (ja) 半導体集積回路装置およびその製造方法
US6395591B1 (en) Selective substrate implant process for decoupling analog and digital grounds
JPS61240671A (ja) 相補型電界効果トランジスタの製法
JPH11307651A (ja) 半導体集積回路
JPS62136867A (ja) 半導体装置
JPS63244874A (ja) 入力保護回路
JPS62102555A (ja) 半導体装置
US4622571A (en) CMOS integrated circuit device
JPS5984572A (ja) 半導体装置
JP2721155B2 (ja) 半導体装置
JPS61265859A (ja) 相補型ｍｏｓ半導体装置
JPH11251447A (ja) 半導体装置及びその製造方法
JPS61196568A (ja) 半導体装置
JP2508218B2 (ja) 相補型ｍｉｓ集積回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees