JPH11251447A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11251447A JPH11251447A JP10064695A JP6469598A JPH11251447A JP H11251447 A JPH11251447 A JP H11251447A JP 10064695 A JP10064695 A JP 10064695A JP 6469598 A JP6469598 A JP 6469598A JP H11251447 A JPH11251447 A JP H11251447A
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Abstract
(57)【要約】
【課題】 トランジスタ特性の優れた第２導電チャネル
型ＭＯＳトランジスタを第１導電型領域に形成する。 【解決手段】 エピタキシャル層１０２の上面からリン
（Ｐ）を選択的に拡散させることにより、ｎウェル１０
４を形成し、ｎウェル１０４を筒形状をなして底面が埋
め込み層１０２に達するように形成し、このｎウェル１
０４の筒内部にエピタキシャル層１０３の一部をｐ型領
域１０５として包囲する。埋め込み層１０２及びｎウェ
ル１０４がｐ型基体１０１及びエピタキシャル層１０３
とｐ型領域１０５との間に各々存するｐｎ接合により、
ｐ型領域１０５とｐ型エピタキシャル層１０３及び基体
１０１とが絶縁分離される。
型ＭＯＳトランジスタを第１導電型領域に形成する。 【解決手段】 エピタキシャル層１０２の上面からリン
（Ｐ）を選択的に拡散させることにより、ｎウェル１０
４を形成し、ｎウェル１０４を筒形状をなして底面が埋
め込み層１０２に達するように形成し、このｎウェル１
０４の筒内部にエピタキシャル層１０３の一部をｐ型領
域１０５として包囲する。埋め込み層１０２及びｎウェ
ル１０４がｐ型基体１０１及びエピタキシャル層１０３
とｐ型領域１０５との間に各々存するｐｎ接合により、
ｐ型領域１０５とｐ型エピタキシャル層１０３及び基体
１０１とが絶縁分離される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体基板
上にＭＯＳトランジスタが形成されてなる半導体装置及
びその製造方法に関し、特に、ｎチャネル型ＭＯＳトラ
ンジスタとｐチャネル型ＭＯＳトランジスタが相補的に
形成されてなるＣＭＯＳトランジスタを備えた半導体装
置に適用して好適である。
上にＭＯＳトランジスタが形成されてなる半導体装置及
びその製造方法に関し、特に、ｎチャネル型ＭＯＳトラ
ンジスタとｐチャネル型ＭＯＳトランジスタが相補的に
形成されてなるＣＭＯＳトランジスタを備えた半導体装
置に適用して好適である。
【０００２】
【従来の技術】従来、ＣＭＯＳ型集積回路は、第１導電
型（例えばｐ型：以下、ｐ型と記す））の半導体基板の
主表面に選択的に第２導電型（例えばｎ型：以下、ｎ型
と記す）の領域を設け、ｐ型半導体基板の表面にｎチャ
ネル型ＭＯＳトランジスタを形成し、ｎ型領域の表面に
ｐチャネル型ＭＯＳトランジスタを設けるものであっ
た。この従来技術で、例えばＤＲＡＭ機能とＡＳＩＣの
ようなロジック機能とを同一の半導体基板に混載すると
き、ｎチャネル型ＭＯＳトランジスタに基板電位（Ｖb
b）の異なる２種のＭＯＳトランジスタを集積する必要
がある。従来技術においては、ｎウェルと称されるｎ型
領域内にさらに表面からｐ型不純物を拡散し、ｐ型領域
を形成して此処に第２のｎチャネル型ＭＯＳトランジス
タを設けている。
型（例えばｐ型：以下、ｐ型と記す））の半導体基板の
主表面に選択的に第２導電型（例えばｎ型：以下、ｎ型
と記す）の領域を設け、ｐ型半導体基板の表面にｎチャ
ネル型ＭＯＳトランジスタを形成し、ｎ型領域の表面に
ｐチャネル型ＭＯＳトランジスタを設けるものであっ
た。この従来技術で、例えばＤＲＡＭ機能とＡＳＩＣの
ようなロジック機能とを同一の半導体基板に混載すると
き、ｎチャネル型ＭＯＳトランジスタに基板電位（Ｖb
b）の異なる２種のＭＯＳトランジスタを集積する必要
がある。従来技術においては、ｎウェルと称されるｎ型
領域内にさらに表面からｐ型不純物を拡散し、ｐ型領域
を形成して此処に第２のｎチャネル型ＭＯＳトランジス
タを設けている。
【０００３】
【発明が解決しようとする課題】しかしながら、この従
来の第２のｎチャネル型ＭＯＳトランジスタは、半導体
基板の表面からｎ型不純物を拡散形成したｎ型領域に更
に高濃度のｐ型不純物を拡散して得たｐ型領域に形成さ
れるため、導電チャネルの荷電体の移動度が低く、ＭＯ
Ｓトランジスタの特性が悪いという欠点がある。更に、
半導体基板−ｎ型領域−ｐ型領域−ＭＯＳトランジスタ
のソース・ドレインのｎ型領域の寄生のサイリスタ動作
による異常電流による誤動作や破壊現象を引き起こす危
険が大であった。
来の第２のｎチャネル型ＭＯＳトランジスタは、半導体
基板の表面からｎ型不純物を拡散形成したｎ型領域に更
に高濃度のｐ型不純物を拡散して得たｐ型領域に形成さ
れるため、導電チャネルの荷電体の移動度が低く、ＭＯ
Ｓトランジスタの特性が悪いという欠点がある。更に、
半導体基板−ｎ型領域−ｐ型領域−ＭＯＳトランジスタ
のソース・ドレインのｎ型領域の寄生のサイリスタ動作
による異常電流による誤動作や破壊現象を引き起こす危
険が大であった。
【０００４】そこで本発明の目的は、トランジスタ特性
の優れた第２導電チャネル型ＭＯＳトランジスタが第１
導電型領域に形成されてなる半導体装置とその製造方法
を提供することにある。
の優れた第２導電チャネル型ＭＯＳトランジスタが第１
導電型領域に形成されてなる半導体装置とその製造方法
を提供することにある。
【０００５】また、本発明の他の目的は、互いに基板電
位を独立し且つトランジスタ特性の優れた２種の第２導
電チャネル型ＭＯＳトランジスタが形成されてなる半導
体装置とその製造方法を提供することにある。
位を独立し且つトランジスタ特性の優れた２種の第２導
電チャネル型ＭＯＳトランジスタが形成されてなる半導
体装置とその製造方法を提供することにある。
【０００６】本発明の更に他の目的は、互いに基板電位
が独立し且つトランジスタ特性の優れた２種の第２導電
チャネル型ＭＯＳトランジスタが、２つのｐｎ接合分離
された半導体領域にそれぞれ設けられてなる半導体装置
とその製造方法を提供することにある。
が独立し且つトランジスタ特性の優れた２種の第２導電
チャネル型ＭＯＳトランジスタが、２つのｐｎ接合分離
された半導体領域にそれぞれ設けられてなる半導体装置
とその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基体と、前記半導体基体の表面領域
に選択的に形成された第１導電型と逆導電型である第２
導電型の埋め込み層と、前記埋め込み層を覆うように前
記半導体基体上に形成された第１導電型の半導体層と、
前記埋め込み層上で、前記半導体層の上面から前記埋め
込み層に到達し、前記半導体層の一部を第１導電型の半
導体領域として囲み周囲から分離する第２導電型の半導
体領域と、前記第１導電型の半導体領域の上面近傍に設
けられた第２導電チャネル型の第１のトランジスタとを
含む。
第１導電型の半導体基体と、前記半導体基体の表面領域
に選択的に形成された第１導電型と逆導電型である第２
導電型の埋め込み層と、前記埋め込み層を覆うように前
記半導体基体上に形成された第１導電型の半導体層と、
前記埋め込み層上で、前記半導体層の上面から前記埋め
込み層に到達し、前記半導体層の一部を第１導電型の半
導体領域として囲み周囲から分離する第２導電型の半導
体領域と、前記第１導電型の半導体領域の上面近傍に設
けられた第２導電チャネル型の第１のトランジスタとを
含む。
【０００８】本発明の半導体装置の一態様例は、前記第
２導電型の半導体領域の上面近傍に設けられた第１導電
チャネル型のトランジスタを更に含む。
２導電型の半導体領域の上面近傍に設けられた第１導電
チャネル型のトランジスタを更に含む。
【０００９】本発明の半導体装置の一態様例は、前記半
導体層のうち、下面が前記半導体基体と接続されてなる
領域の上面近傍に設けられた第２導電チャネル型の第２
のトランジスタを更に含む。
導体層のうち、下面が前記半導体基体と接続されてなる
領域の上面近傍に設けられた第２導電チャネル型の第２
のトランジスタを更に含む。
【００１０】本発明の半導体装置の一態様例において
は、前記半導体基体は、高濃度の第１導電型の単結晶シ
リコン基板である。
は、前記半導体基体は、高濃度の第１導電型の単結晶シ
リコン基板である。
【００１１】本発明の半導体装置の一態様例において
は、前記半導体層は、低濃度の第１導電型のシリコンエ
ピタキシャル層である。
は、前記半導体層は、低濃度の第１導電型のシリコンエ
ピタキシャル層である。
【００１２】本発明の半導体装置の一態様例において
は、前記第１導電型の半導体領域は、前記シリコンエピ
タキシャル層が前記埋め込み層及び前記第２導電型の半
導体領域により前記半導体基体からｐｎ接合分離された
領域である。
は、前記第１導電型の半導体領域は、前記シリコンエピ
タキシャル層が前記埋め込み層及び前記第２導電型の半
導体領域により前記半導体基体からｐｎ接合分離された
領域である。
【００１３】本発明の半導体装置の製造方法は、第１導
電型の半導体基体の表面領域に第１導電型と逆導電型で
ある第２導電型の不純物を選択的に導入し、埋め込み層
を形成する第１の工程と、前記埋め込み層を覆うように
前記半導体基体上に第１導電型の半導体層を形成する第
２の工程と、前記埋め込み層上の前記半導体層内に第２
導電型の不純物を導入し、前記半導体層の上面から前記
埋め込み層に到達して前記半導体層の一部を第１導電型
の半導体領域として囲み周囲から分離する第２導電型の
半導体領域を形成する第３の工程と、前記第１導電型の
半導体領域の上面近傍に第２導電チャネル型の第１のト
ランジスタを形成する第４の工程とを含む。
電型の半導体基体の表面領域に第１導電型と逆導電型で
ある第２導電型の不純物を選択的に導入し、埋め込み層
を形成する第１の工程と、前記埋め込み層を覆うように
前記半導体基体上に第１導電型の半導体層を形成する第
２の工程と、前記埋め込み層上の前記半導体層内に第２
導電型の不純物を導入し、前記半導体層の上面から前記
埋め込み層に到達して前記半導体層の一部を第１導電型
の半導体領域として囲み周囲から分離する第２導電型の
半導体領域を形成する第３の工程と、前記第１導電型の
半導体領域の上面近傍に第２導電チャネル型の第１のト
ランジスタを形成する第４の工程とを含む。
【００１４】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記第２導電型
の半導体領域の上面近傍に第１導電チャネル型の第２の
トランジスタを形成する。
においては、前記第４の工程において、前記第２導電型
の半導体領域の上面近傍に第１導電チャネル型の第２の
トランジスタを形成する。
【００１５】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記半導体層の
うち、下面が前記半導体基体と接続されてなる領域の上
面近傍に第２導電チャネル型の第２のトランジスタを形
成する。
においては、前記第４の工程において、前記半導体層の
うち、下面が前記半導体基体と接続されてなる領域の上
面近傍に第２導電チャネル型の第２のトランジスタを形
成する。
【００１６】本発明の半導体装置の製造方法の一態様例
においては、前記半導体層は、低濃度の第１導電型のシ
リコンエピタキシャル層である。
においては、前記半導体層は、低濃度の第１導電型のシ
リコンエピタキシャル層である。
【００１７】本発明の半導体装置の製造方法の一態様例
においては、前記第１導電型の半導体領域は、前記シリ
コンエピタキシャル層が前記埋め込み層及び前記第２導
電型の半導体領域により前記半導体基体からｐｎ接合分
離された領域である。
においては、前記第１導電型の半導体領域は、前記シリ
コンエピタキシャル層が前記埋め込み層及び前記第２導
電型の半導体領域により前記半導体基体からｐｎ接合分
離された領域である。
【００１８】
【作用】本発明の半導体装置においては、第１の第２導
電チャネル型ＭＯＳトランジスタが形成された第１導電
型の半導体領域が、半導体層と同一の不純物含有状態で
当該半導体層及び半導体基体とｐｎ接合で電気的に絶縁
分離されているため、第１の第２導電チャネル型ＭＯＳ
トランジスタの導電チャネルの荷電体の移動度が半導体
層に形成される第２のＭＯＳトランジスタと実質的に同
一であり、しかも基板バイアスを独立に用いることがで
きる。このことは、従来技術のように第１導電型の半導
体基板に第２導電型の不純物を導入してウェル領域を形
成し、更にこのウェル領域内に第１導電型の不純物を導
入してウェル領域を形成し、此処に第１の第２導電チャ
ネル型ＭＯＳトランジスタを形成する場合に比較して、
第１導電型・第２導電型の不純物の絶対量の蓄積がない
ため、移動度が顕著に高く利得に優れ、ゲート閾値電圧
以下の所謂サブスレッシュホールド領域の電気的特性が
著しく改善されたＭＯＳトランジスタを実現できる。ま
た、従来技術ではウェル領域に第２導電チャネル型ＭＯ
Ｓトランジスタを形成する場合に不純物濃度が順次高濃
度化されて寄生サイリスタ効果が惹起されてしまうのに
対して、第１導電型領域と半導体層とが同一の不純物濃
度であり、高濃度第２導電型の埋め込み層と第２導電チ
ャネル型ＭＯＳトランジスタのドレイン・ソースの第２
導電型領域の濃度差が近似するため、寄生サイリスタ効
果は実質的に回避され、微細化による集積密度が大幅に
改善されることになる。
電チャネル型ＭＯＳトランジスタが形成された第１導電
型の半導体領域が、半導体層と同一の不純物含有状態で
当該半導体層及び半導体基体とｐｎ接合で電気的に絶縁
分離されているため、第１の第２導電チャネル型ＭＯＳ
トランジスタの導電チャネルの荷電体の移動度が半導体
層に形成される第２のＭＯＳトランジスタと実質的に同
一であり、しかも基板バイアスを独立に用いることがで
きる。このことは、従来技術のように第１導電型の半導
体基板に第２導電型の不純物を導入してウェル領域を形
成し、更にこのウェル領域内に第１導電型の不純物を導
入してウェル領域を形成し、此処に第１の第２導電チャ
ネル型ＭＯＳトランジスタを形成する場合に比較して、
第１導電型・第２導電型の不純物の絶対量の蓄積がない
ため、移動度が顕著に高く利得に優れ、ゲート閾値電圧
以下の所謂サブスレッシュホールド領域の電気的特性が
著しく改善されたＭＯＳトランジスタを実現できる。ま
た、従来技術ではウェル領域に第２導電チャネル型ＭＯ
Ｓトランジスタを形成する場合に不純物濃度が順次高濃
度化されて寄生サイリスタ効果が惹起されてしまうのに
対して、第１導電型領域と半導体層とが同一の不純物濃
度であり、高濃度第２導電型の埋め込み層と第２導電チ
ャネル型ＭＯＳトランジスタのドレイン・ソースの第２
導電型領域の濃度差が近似するため、寄生サイリスタ効
果は実質的に回避され、微細化による集積密度が大幅に
改善されることになる。
【００１９】
【発明の実施の形態】以下、本発明によるいくつかの好
適な実施形態を図面を参照しながら詳細に説明する。本
実施形態では、便宜のために半導体装置であるＣＭＯＳ
集積回路の構成をその製造方法とともに説明する。
適な実施形態を図面を参照しながら詳細に説明する。本
実施形態では、便宜のために半導体装置であるＣＭＯＳ
集積回路の構成をその製造方法とともに説明する。
【００２０】（第１の実施形態）先ず、第１の実施形態
について説明する。図１及び図２は、第１の実施形態に
係るＣＭＯＳ集積回路の製造方法を工程順に示す概略断
面図である。
について説明する。図１及び図２は、第１の実施形態に
係るＣＭＯＳ集積回路の製造方法を工程順に示す概略断
面図である。
【００２１】先ず、図１に示すように、高濃度にホウ素
（Ｂ）を含有する比抵抗０．０１０〜０．０５０Ω・ｃ
ｍ程度のｐ型シリコン単結晶基体１０１の一主表面に選
択的に１０18〜１０20／ｃｍ3 程度の砒素（Ａｓ）もし
くはアンチモン（Ｓｂ）を拡散して高濃度ｎ型の埋め込
み層１０２を形成し、さらに一主表面に比抵抗０．５〜
５０Ωｃｍ程度のｐ型シリコン・エピタキシャル層１０
３を成長させたシリコン・エピタキシャル基板を用意す
る。埋め込み層１０２の形成方法は、バイポーラ型集積
回路の埋め込み層の形成技術と同様である。エピタキシ
ャル層１０３はホウ素を含有し、１〜３０μｍ程度の範
囲で所要の膜厚に制御される。
（Ｂ）を含有する比抵抗０．０１０〜０．０５０Ω・ｃ
ｍ程度のｐ型シリコン単結晶基体１０１の一主表面に選
択的に１０18〜１０20／ｃｍ3 程度の砒素（Ａｓ）もし
くはアンチモン（Ｓｂ）を拡散して高濃度ｎ型の埋め込
み層１０２を形成し、さらに一主表面に比抵抗０．５〜
５０Ωｃｍ程度のｐ型シリコン・エピタキシャル層１０
３を成長させたシリコン・エピタキシャル基板を用意す
る。埋め込み層１０２の形成方法は、バイポーラ型集積
回路の埋め込み層の形成技術と同様である。エピタキシ
ャル層１０３はホウ素を含有し、１〜３０μｍ程度の範
囲で所要の膜厚に制御される。
【００２２】次に、図２に示すように、エピタキシャル
層１０２の上面からリン（Ｐ）を選択的に拡散させるこ
とにより、ｎウェル１０４を形成する。ｎウェル１０４
のリン濃度は、エピタキシャル層１０３のホウ素濃度よ
り高く、１０16〜１０18／ｃｍ3 で制御されｎ型領域と
して機能する。また、ｎウェル１０４は、筒形状をなし
て底面が埋め込み層１０２に達しており、このｎウェル
１０４により筒内部にエピタキシャル層１０３の一部が
ｐ型領域１０５として包囲される。従って、このｐ型領
域１０５はエピタキシャル層１０３と同一の不純物状態
で埋め込み層１０２及びｎウェル１０４により囲まれ、
埋め込み層１０２及びｎウェル１０４がｐ型シリコン単
結晶基体１０１及びエピタキシャル層１０３とｐ型領域
１０５との間に各々存するｐｎ接合により、ｐ型領域１
０５とｐ型エピタキシャル層１０３及びシリコン単結晶
基体１０１とが絶縁分離される。
層１０２の上面からリン（Ｐ）を選択的に拡散させるこ
とにより、ｎウェル１０４を形成する。ｎウェル１０４
のリン濃度は、エピタキシャル層１０３のホウ素濃度よ
り高く、１０16〜１０18／ｃｍ3 で制御されｎ型領域と
して機能する。また、ｎウェル１０４は、筒形状をなし
て底面が埋め込み層１０２に達しており、このｎウェル
１０４により筒内部にエピタキシャル層１０３の一部が
ｐ型領域１０５として包囲される。従って、このｐ型領
域１０５はエピタキシャル層１０３と同一の不純物状態
で埋め込み層１０２及びｎウェル１０４により囲まれ、
埋め込み層１０２及びｎウェル１０４がｐ型シリコン単
結晶基体１０１及びエピタキシャル層１０３とｐ型領域
１０５との間に各々存するｐｎ接合により、ｐ型領域１
０５とｐ型エピタキシャル層１０３及びシリコン単結晶
基体１０１とが絶縁分離される。
【００２３】続いて、図２の工程で得られたｐ型シリコ
ン単結晶基体１０１、埋め込み層１０２、エピタキシャ
ル層１０３、ｎウェル１０４から構成されるエピタキシ
ャル基板を用いて、通常のＣＭＯＳインバータを形成す
る。即ち、図３に示すように、エピタキシャル層１０３
の一主表面の所定部分に、二酸化珪素のゲート絶縁膜１
０６，１０７，１０８と多結晶シリコンのゲート電極１
０９，１１０，１１１を形成した後、エピタキシャル層
１０３の表面に設けたゲート絶縁膜１０６とゲート電極
１０９との両側の表面からエピタキシャル層１０３の内
部に砒素もしくはリンをイオン注入し、表面濃度が１０
18〜１０20／ｃｍ3 程度で注入深さが０．０１〜０．８
μｍ程度となる高濃度のｎ型領域１１２，１１３を形成
する。このｎ型領域１１２，１１３は、ここで形成され
るｎチャネル型ＭＯＳトランジスタＱ１のドレイン領域
及びソース領域である。この工程と同時に、ｐ型領域１
０５の表面にもゲート絶縁膜１０７とゲート電極１１０
との両側の表面からｐ型部分１０５の内部に同様のイオ
ン注入によりｎ型領域１１４，１１５を形成する。この
ｎ型領域１１４，１１５はここで形成されるｎチャネル
型ＭＯＳトランジスタＱ２のドレイン領域及びソース領
域である。ｎ型領域１１２〜１１５の形成工程でｎウェ
ル１０４表面の端部にもｎ型領域１１６，１１７が形成
され、ｎウェル表面の寄生ｐチャネル漏洩路の形成が防
止される。
ン単結晶基体１０１、埋め込み層１０２、エピタキシャ
ル層１０３、ｎウェル１０４から構成されるエピタキシ
ャル基板を用いて、通常のＣＭＯＳインバータを形成す
る。即ち、図３に示すように、エピタキシャル層１０３
の一主表面の所定部分に、二酸化珪素のゲート絶縁膜１
０６，１０７，１０８と多結晶シリコンのゲート電極１
０９，１１０，１１１を形成した後、エピタキシャル層
１０３の表面に設けたゲート絶縁膜１０６とゲート電極
１０９との両側の表面からエピタキシャル層１０３の内
部に砒素もしくはリンをイオン注入し、表面濃度が１０
18〜１０20／ｃｍ3 程度で注入深さが０．０１〜０．８
μｍ程度となる高濃度のｎ型領域１１２，１１３を形成
する。このｎ型領域１１２，１１３は、ここで形成され
るｎチャネル型ＭＯＳトランジスタＱ１のドレイン領域
及びソース領域である。この工程と同時に、ｐ型領域１
０５の表面にもゲート絶縁膜１０７とゲート電極１１０
との両側の表面からｐ型部分１０５の内部に同様のイオ
ン注入によりｎ型領域１１４，１１５を形成する。この
ｎ型領域１１４，１１５はここで形成されるｎチャネル
型ＭＯＳトランジスタＱ２のドレイン領域及びソース領
域である。ｎ型領域１１２〜１１５の形成工程でｎウェ
ル１０４表面の端部にもｎ型領域１１６，１１７が形成
され、ｎウェル表面の寄生ｐチャネル漏洩路の形成が防
止される。
【００２４】また、ｎウェル１０４の表面付近には、ゲ
ート絶縁膜１０８とゲート電極１１１との両側の表面か
らｎウェル１０４の内部にホウ素をイオン注入し、表面
濃度１０17〜１０19／ｃｍ3 程度で注入深さが０．０３
〜１．２μｍ程度となる高濃度のｐ型領域１１８，１１
９を形成する。このｐ型領域１１８，１１９は、ここで
形成されるｐチャネル型ＭＯＳトランジスタＱ３のドレ
イン領域及びソース領域である。ｐ型領域１１８，１１
９の形成工程でｐ型エピタキシャル層１０３の表面端部
およびｎウェル１０４に囲まれるｐ型領域１０５の端部
にも高濃度のｐ型領域１２０，１２１，１２２が形成さ
れ、これらの表面の寄生ｎチャネル漏洩路の形成が防止
される。そして、エピタキシャル層１０３の一主表面
を、保護絶縁膜である二酸化珪素膜１２３及びホウ素・
リン系ガラス層１２４により被覆する。
ート絶縁膜１０８とゲート電極１１１との両側の表面か
らｎウェル１０４の内部にホウ素をイオン注入し、表面
濃度１０17〜１０19／ｃｍ3 程度で注入深さが０．０３
〜１．２μｍ程度となる高濃度のｐ型領域１１８，１１
９を形成する。このｐ型領域１１８，１１９は、ここで
形成されるｐチャネル型ＭＯＳトランジスタＱ３のドレ
イン領域及びソース領域である。ｐ型領域１１８，１１
９の形成工程でｐ型エピタキシャル層１０３の表面端部
およびｎウェル１０４に囲まれるｐ型領域１０５の端部
にも高濃度のｐ型領域１２０，１２１，１２２が形成さ
れ、これらの表面の寄生ｎチャネル漏洩路の形成が防止
される。そして、エピタキシャル層１０３の一主表面
を、保護絶縁膜である二酸化珪素膜１２３及びホウ素・
リン系ガラス層１２４により被覆する。
【００２５】図４は、第１の実施形態のＣＭＯＳ集積回
路の主要部分を示す完成図であり、エピタキシャル層１
０３の一主表面の各領域からガラス層１２４の上面にア
ルミニウム、少量の銅を含むアルミニウム、タングステ
ン等の金属配線１３０〜１３９が導出されている。シリ
コン単結晶基体１０１と基板電位を共通とする第１のｎ
チャネルＭＯＳトランジスタＱ１には、金属配線１３６
を通してエピタキシャル層１０３に第１の基板電位Ｖbb
１が供給され、シリコン単結晶基体１０１から絶縁分離
されたｐ型領域１０５に形成される第２のｎチャネルＭ
ＯＳトランジスタＱ２には、当該ｐ型領域１０５に対し
て金属配線１３４を通して第２の基板電位Ｖbb２が独立
に供給される。ｎウェル１０４に形成されるｐチャネル
ＭＯＳトランジスタＱ３には、金属配線１３５を通して
正電位の第２の基板電位Ｖbb３が供給される。第１，第
２のｎチャネルＭＯＳトランジスタＱ１，Ｑ２及びｐチ
ャネルＭＯＳトランジスタＱ３には、例えば、Ｖbb１＝
０ボルト、Ｖbb２＝−２ボルト、Ｖbb３＝＋３．３ボル
トのようにそれぞれ独自の基板バイアスが供給される。
路の主要部分を示す完成図であり、エピタキシャル層１
０３の一主表面の各領域からガラス層１２４の上面にア
ルミニウム、少量の銅を含むアルミニウム、タングステ
ン等の金属配線１３０〜１３９が導出されている。シリ
コン単結晶基体１０１と基板電位を共通とする第１のｎ
チャネルＭＯＳトランジスタＱ１には、金属配線１３６
を通してエピタキシャル層１０３に第１の基板電位Ｖbb
１が供給され、シリコン単結晶基体１０１から絶縁分離
されたｐ型領域１０５に形成される第２のｎチャネルＭ
ＯＳトランジスタＱ２には、当該ｐ型領域１０５に対し
て金属配線１３４を通して第２の基板電位Ｖbb２が独立
に供給される。ｎウェル１０４に形成されるｐチャネル
ＭＯＳトランジスタＱ３には、金属配線１３５を通して
正電位の第２の基板電位Ｖbb３が供給される。第１，第
２のｎチャネルＭＯＳトランジスタＱ１，Ｑ２及びｐチ
ャネルＭＯＳトランジスタＱ３には、例えば、Ｖbb１＝
０ボルト、Ｖbb２＝−２ボルト、Ｖbb３＝＋３．３ボル
トのようにそれぞれ独自の基板バイアスが供給される。
【００２６】第１の実施形態に係るＣＭＯＳ集積回路に
よれば、ｐ型領域１０５の不純物濃度がエピタキシャル
層１０３と同一であるため、ｎチャネルＭＯＳトランジ
スタＱ２がエピタキシャル層１０３に設けたｎチャネル
ＭＯＳトランジスタＱ１と同等なトランジスタ特性を有
し、良好な動作を得ることができる。しかも、ＭＯＳト
ランジスタＱ２の基板電位はＭＯＳトランジスタＱ１と
独自に設定することができ、集積回路機能が向上する。
更に、ＣＭＯＳトランジスタとして、ｐチャネルＭＯＳ
トランジスタＱ３を含めて形成されるｐ型領域１１８，
１１９−ｎ埋め込み層１０２−シリコン単結晶基体１０
１のｐｎｐバイポーラトランジスタ効果の利得はエミッ
タとコレクタ濃度差が低いため小さく、ＭＯＳトランジ
スタＱ２のドレイン領域，ソース領域のｎ型領域−ｐ型
領域１０５−埋め込み層１０２のｎｐｎバイポーラトラ
ンジスタ効果の利得もエミッタとコレクタ濃度差が低い
ため小さい。従って、ｎ型領域１１４，１１５−ｐ型領
域１０５−埋め込み層１０２−シリコン単結晶基体１０
１で構成される寄生サイリスタ効果は従来の二重拡散型
のＣＭＯＳ構造に比較して顕著に抑えられている。加え
て、高濃度（ｎ+ 型）の埋め込み層１０２を用いること
により、ｎウェル１０４内に複数のｐチャネルＭＯＳト
ランジスタを設けた集積回路でｐチャネルＭＯＳトラン
ジスタの各々の基板電位が安定しノイズに対する安定動
作が得られる。
よれば、ｐ型領域１０５の不純物濃度がエピタキシャル
層１０３と同一であるため、ｎチャネルＭＯＳトランジ
スタＱ２がエピタキシャル層１０３に設けたｎチャネル
ＭＯＳトランジスタＱ１と同等なトランジスタ特性を有
し、良好な動作を得ることができる。しかも、ＭＯＳト
ランジスタＱ２の基板電位はＭＯＳトランジスタＱ１と
独自に設定することができ、集積回路機能が向上する。
更に、ＣＭＯＳトランジスタとして、ｐチャネルＭＯＳ
トランジスタＱ３を含めて形成されるｐ型領域１１８，
１１９−ｎ埋め込み層１０２−シリコン単結晶基体１０
１のｐｎｐバイポーラトランジスタ効果の利得はエミッ
タとコレクタ濃度差が低いため小さく、ＭＯＳトランジ
スタＱ２のドレイン領域，ソース領域のｎ型領域−ｐ型
領域１０５−埋め込み層１０２のｎｐｎバイポーラトラ
ンジスタ効果の利得もエミッタとコレクタ濃度差が低い
ため小さい。従って、ｎ型領域１１４，１１５−ｐ型領
域１０５−埋め込み層１０２−シリコン単結晶基体１０
１で構成される寄生サイリスタ効果は従来の二重拡散型
のＣＭＯＳ構造に比較して顕著に抑えられている。加え
て、高濃度（ｎ+ 型）の埋め込み層１０２を用いること
により、ｎウェル１０４内に複数のｐチャネルＭＯＳト
ランジスタを設けた集積回路でｐチャネルＭＯＳトラン
ジスタの各々の基板電位が安定しノイズに対する安定動
作が得られる。
【００２７】（第２の実施形態）以下、第２の実施形態
に係るＣＭＯＳ集積回路について説明する。このＣＭＯ
Ｓ集積回路は、第１の実施形態のそれとほぼ同様の構成
を有するが、ｎチャネル型ＭＯＳトランジスタＱ１の代
わりにｐ型領域に形成されたｎチャネル型ＭＯＳトラン
ジスタＱ４を備える点で相違する。図５は、この変形例
のＣＭＯＳ集積回路の主要構成を示す概略断面図であ
る。なお、第１の実施形態の場合と同様の構成部材等に
ついては同符号を記して説明を省略する。
に係るＣＭＯＳ集積回路について説明する。このＣＭＯ
Ｓ集積回路は、第１の実施形態のそれとほぼ同様の構成
を有するが、ｎチャネル型ＭＯＳトランジスタＱ１の代
わりにｐ型領域に形成されたｎチャネル型ＭＯＳトラン
ジスタＱ４を備える点で相違する。図５は、この変形例
のＣＭＯＳ集積回路の主要構成を示す概略断面図であ
る。なお、第１の実施形態の場合と同様の構成部材等に
ついては同符号を記して説明を省略する。
【００２８】このＣＭＯＳ集積回路は、第１の実施形態
の製造工程とほぼ同一工程を経ることで得られる。この
ＣＭＯＳ集積回路は、高濃度のｐ型シリコン単結晶基体
１０１から高濃度のｎ型埋め込み層１０２及びｎウェル
１０４で絶縁分離された複数のｐ型領域１０５，２０１
を有する。各々のｐ型領域１０５，２０１には必要に応
じて複数のｎチャネルＭＯＳトランジスタを形成する。
第２のｐ型領域２０１のｎチャネルＭＯＳトランジスタ
Ｑ４は、第１のｐ型領域１０５のｎチャネルＭＯＳトラ
ンジスタＱ２とほぼ同一の工程で形成されるものであ
り、このｐ型領域２０１の表面のゲート絶縁膜２０２，
ゲート電極２０３、ドレイン領域及びソース領域となる
ｎ型領域２０４，２０５、ｐ型領域の表面寄生チャネル
を抑える高濃度のｐ型領域２０６を有する。ｎ型領域２
０４，２０５及びｐ型領域２０６には必要に応じて所定
の部分に金属配線１３０〜１３５，１３９，２１０〜２
１３がそれぞれ導出される。
の製造工程とほぼ同一工程を経ることで得られる。この
ＣＭＯＳ集積回路は、高濃度のｐ型シリコン単結晶基体
１０１から高濃度のｎ型埋め込み層１０２及びｎウェル
１０４で絶縁分離された複数のｐ型領域１０５，２０１
を有する。各々のｐ型領域１０５，２０１には必要に応
じて複数のｎチャネルＭＯＳトランジスタを形成する。
第２のｐ型領域２０１のｎチャネルＭＯＳトランジスタ
Ｑ４は、第１のｐ型領域１０５のｎチャネルＭＯＳトラ
ンジスタＱ２とほぼ同一の工程で形成されるものであ
り、このｐ型領域２０１の表面のゲート絶縁膜２０２，
ゲート電極２０３、ドレイン領域及びソース領域となる
ｎ型領域２０４，２０５、ｐ型領域の表面寄生チャネル
を抑える高濃度のｐ型領域２０６を有する。ｎ型領域２
０４，２０５及びｐ型領域２０６には必要に応じて所定
の部分に金属配線１３０〜１３５，１３９，２１０〜２
１３がそれぞれ導出される。
【００２９】ｐ型領域１０５，２０１は互いにｎウェル
１０４で絶縁分離され、ｐ型領域１０５には金属配線１
３４を通して、ｐ型領域２０１には金属配線２１３を通
して各々独自の基板電位Ｖbb２，Ｖbb４が供給される。
従って、第１のｐ型領域１０５に形成されるｎチャネル
ＭＯＳトランジスタＱ２と第２のｐ型領域２０１に形成
されるｎチャネルＭＯＳトランジスタＱ４とは、各々の
ｐ型領域の表面濃度が同一でゲート絶縁膜の膜厚やゲー
ト長等のＭＯＳトランジスタ構造が同一であっても、基
板電位Ｖbb２，Ｖbb４を異なる値とすることにより、ｎ
チャネルＭＯＳトランジスタＱ２，Ｑ４のゲート閾値電
圧（Ｖth）を相違させることができる。
１０４で絶縁分離され、ｐ型領域１０５には金属配線１
３４を通して、ｐ型領域２０１には金属配線２１３を通
して各々独自の基板電位Ｖbb２，Ｖbb４が供給される。
従って、第１のｐ型領域１０５に形成されるｎチャネル
ＭＯＳトランジスタＱ２と第２のｐ型領域２０１に形成
されるｎチャネルＭＯＳトランジスタＱ４とは、各々の
ｐ型領域の表面濃度が同一でゲート絶縁膜の膜厚やゲー
ト長等のＭＯＳトランジスタ構造が同一であっても、基
板電位Ｖbb２，Ｖbb４を異なる値とすることにより、ｎ
チャネルＭＯＳトランジスタＱ２，Ｑ４のゲート閾値電
圧（Ｖth）を相違させることができる。
【００３０】第２の実施形態に係るＣＭＯＳ集積回路に
よれば、ｎ型の埋め込み層１０２とｎウェル１０４によ
り分離された複数のｐ型領域１０５，２０１を設け、各
々に同一構造のｎチャネルＭＯＳトランジスタを設けて
異なる基板電位を供給することによりゲート閾値電圧の
相違するｎチャネルＭＯＳトランジスタの回路動作を実
現できる。エピタキシャル層１０３の表面に形成するｎ
チャネルＭＯＳトランジスタと合わせて、全く製造工程
を複雑化することなく複数種のＭＯＳトランジスタを用
いることができるため、回路設計の自由度が広範にな
る。
よれば、ｎ型の埋め込み層１０２とｎウェル１０４によ
り分離された複数のｐ型領域１０５，２０１を設け、各
々に同一構造のｎチャネルＭＯＳトランジスタを設けて
異なる基板電位を供給することによりゲート閾値電圧の
相違するｎチャネルＭＯＳトランジスタの回路動作を実
現できる。エピタキシャル層１０３の表面に形成するｎ
チャネルＭＯＳトランジスタと合わせて、全く製造工程
を複雑化することなく複数種のＭＯＳトランジスタを用
いることができるため、回路設計の自由度が広範にな
る。
【００３１】更に、第２の実施形態においては、単一の
ｎウェル１０４のみを説明したが、高濃度ｐ型のシリコ
ン単結晶基体１０１の一主表面に互いに離れた複数の高
濃度ｎ型の埋め込み層を設けてｐ型エピタキシャル層を
形成し、各々の埋め込み層の表面に同様なｎウェル及び
ｐ型領域を形成することにより、互いに基板電位の異な
るｎウェルにゲート閾値電圧の異なるｐチャネルＭＯＳ
トランジスタを設けることができる。
ｎウェル１０４のみを説明したが、高濃度ｐ型のシリコ
ン単結晶基体１０１の一主表面に互いに離れた複数の高
濃度ｎ型の埋め込み層を設けてｐ型エピタキシャル層を
形成し、各々の埋め込み層の表面に同様なｎウェル及び
ｐ型領域を形成することにより、互いに基板電位の異な
るｎウェルにゲート閾値電圧の異なるｐチャネルＭＯＳ
トランジスタを設けることができる。
【００３２】
【発明の効果】本発明によれば、トランジスタ特性の優
れた第２導電チャネル型ＭＯＳトランジスタが第１導電
型領域に形成されてなる半導体装置を実現することが可
能となる。
れた第２導電チャネル型ＭＯＳトランジスタが第１導電
型領域に形成されてなる半導体装置を実現することが可
能となる。
【００３３】更に、本発明によれば、互いに基板電位を
独立し且つトランジスタ特性の優れた２種の第２導電チ
ャネル型ＭＯＳトランジスタが形成されてなる半導体装
置を実現することが可能となる。
独立し且つトランジスタ特性の優れた２種の第２導電チ
ャネル型ＭＯＳトランジスタが形成されてなる半導体装
置を実現することが可能となる。
【００３４】更に、本発明によれば、互いに基板電位が
独立し且つトランジスタ特性の優れた２種の第２導電チ
ャネル型ＭＯＳトランジスタが、２つのｐｎ接合分離さ
れた半導体領域にそれぞれ設けられてなる半導体装置を
実現することが可能となる。
独立し且つトランジスタ特性の優れた２種の第２導電チ
ャネル型ＭＯＳトランジスタが、２つのｐｎ接合分離さ
れた半導体領域にそれぞれ設けられてなる半導体装置を
実現することが可能となる。
【図１】本発明の実施形態によるＣＭＯＳ集積回路の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の第１の実施形態によ
るＣＭＯＳ集積回路の製造方法を工程順に示す概略断面
図である。
るＣＭＯＳ集積回路の製造方法を工程順に示す概略断面
図である。
【図３】図２に引き続き、本発明の第１の実施形態によ
るＣＭＯＳ集積回路の製造方法を工程順に示す概略断面
図である。
るＣＭＯＳ集積回路の製造方法を工程順に示す概略断面
図である。
【図４】図３に引き続き、本発明の第１の実施形態によ
るＣＭＯＳ集積回路の製造方法を工程順に示す概略断面
図である。
るＣＭＯＳ集積回路の製造方法を工程順に示す概略断面
図である。
【図５】本発明の第２の実施形態によるＣＭＯＳ集積回
路の主要構成を示す概略断面図である。
路の主要構成を示す概略断面図である。
１０１ シリコン単結晶基体 １０２ 埋め込み層 １０３ ｐ型シリコン・エピタキシャル層 １０４ ｎウェル １０５，２０１ ｐ型領域 １０６，１０７，１０８、２０２ ゲート絶縁膜 １０９，１１０，１１１，２０３ ゲート電極 １１２，１１３，１１４，１１５，１１６，１１７，２
０４，２０５ ｎ型領域 １１８，１１９，１２０，１２１，１２２，２０６ ｐ
型領域 １２３ 二酸化珪素膜 １２４ ホウ素・リン系ガラス層 Ｑ１，Ｑ２，Ｑ４ ｎチャネル型ＭＯＳトランジスタ Ｑ３ ｐチャネル型ＭＯＳトランジスタ
０４，２０５ ｎ型領域 １１８，１１９，１２０，１２１，１２２，２０６ ｐ
型領域 １２３ 二酸化珪素膜 １２４ ホウ素・リン系ガラス層 Ｑ１，Ｑ２，Ｑ４ ｎチャネル型ＭＯＳトランジスタ Ｑ３ ｐチャネル型ＭＯＳトランジスタ
Claims (12)
- 【請求項１】 第１導電型の半導体基体と、 前記半導体基体の表面領域に選択的に形成された第１導
電型と逆導電型である第２導電型の埋め込み層と、 前記埋め込み層を覆うように前記半導体基体上に形成さ
れた第１導電型の半導体層と、 前記埋め込み層上で、前記半導体層の上面から前記埋め
込み層に到達し、前記半導体層の一部を第１導電型の半
導体領域として囲み周囲から分離する第２導電型の半導
体領域と、 前記第１導電型の半導体領域の上面近傍に設けられた第
２導電チャネル型の第１のトランジスタとを含むことを
特徴とする半導体装置。 - 【請求項２】 前記第２導電型の半導体領域の上面近傍
に設けられた第１導電チャネル型のトランジスタを更に
含むことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記半導体層のうち、下面が前記半導体
基体と接続されてなる領域の上面近傍に設けられた第２
導電チャネル型の第２のトランジスタを更に含むことを
特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 前記半導体基体は、高濃度の第１導電型
の単結晶シリコン基板であることを特徴とする請求項１
〜３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記半導体層は、低濃度の第１導電型の
シリコンエピタキシャル層であることを特徴とする請求
項１〜４のいずれか１項に記載の半導体装置。 - 【請求項６】 前記第１導電型の半導体領域は、前記シ
リコンエピタキシャル層が前記埋め込み層及び前記第２
導電型の半導体領域により前記半導体基体からｐｎ接合
分離された領域であることを特徴とする請求項５に記載
の半導体装置。 - 【請求項７】 第１導電型の半導体基体の表面領域に第
１導電型と逆導電型である第２導電型の不純物を選択的
に導入し、埋め込み層を形成する第１の工程と、 前記埋め込み層を覆うように前記半導体基体上に第１導
電型の半導体層を形成する第２の工程と、 前記埋め込み層上の前記半導体層内に第２導電型の不純
物を導入し、前記半導体層の上面から前記埋め込み層に
到達して前記半導体層の一部を第１導電型の半導体領域
として囲み周囲から分離する第２導電型の半導体領域を
形成する第３の工程と、 前記第１導電型の半導体領域の上面近傍に第２導電チャ
ネル型の第１のトランジスタを形成する第４の工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記第４の工程において、前記第２導電
型の半導体領域の上面近傍に第１導電チャネル型の第２
のトランジスタを形成することを特徴とする請求項７に
記載の半導体装置の製造方法。 - 【請求項９】 前記第４の工程において、前記半導体層
のうち、下面が前記半導体基体と接続されてなる領域の
上面近傍に第２導電チャネル型の第２のトランジスタを
形成することを特徴とする請求項７又は８に記載の半導
体装置の製造方法。 - 【請求項１０】 前記半導体基体は、高濃度の第１導電
型の単結晶シリコン基板であることを特徴とする請求項
７〜９のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１１】 前記半導体層は、低濃度の第１導電型
のシリコンエピタキシャル層であることを特徴とする請
求項７〜１０のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項１２】 前記第１導電型の半導体領域は、前記
シリコンエピタキシャル層が前記埋め込み層及び前記第
２導電型の半導体領域により前記半導体基体からｐｎ接
合分離された領域であることを特徴とする請求項１１に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10064695A JPH11251447A (ja) | 1998-02-27 | 1998-02-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10064695A JPH11251447A (ja) | 1998-02-27 | 1998-02-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251447A true JPH11251447A (ja) | 1999-09-17 |
Family
ID=13265553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10064695A Pending JPH11251447A (ja) | 1998-02-27 | 1998-02-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251447A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140496A (ja) * | 2004-11-12 | 2006-06-01 | Taiwan Semiconductor Manufacturing Co Ltd | 多種動作電圧を有する集積回路絶縁用半導体構造 |
| JP2006245276A (ja) * | 2005-03-03 | 2006-09-14 | Toshiba Corp | 半導体集積回路装置 |
| JP2013145792A (ja) * | 2012-01-13 | 2013-07-25 | Toshiba Corp | 半導体装置 |
| JP2014207361A (ja) * | 2013-04-15 | 2014-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| CN104979349A (zh) * | 2014-04-07 | 2015-10-14 | 精工爱普生株式会社 | 半导体装置 |
-
1998
- 1998-02-27 JP JP10064695A patent/JPH11251447A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140496A (ja) * | 2004-11-12 | 2006-06-01 | Taiwan Semiconductor Manufacturing Co Ltd | 多種動作電圧を有する集積回路絶縁用半導体構造 |
| JP2006245276A (ja) * | 2005-03-03 | 2006-09-14 | Toshiba Corp | 半導体集積回路装置 |
| US7365377B2 (en) | 2005-03-03 | 2008-04-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device using four-terminal transistors |
| US7514728B2 (en) | 2005-03-03 | 2009-04-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device using four-terminal transistors |
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| JP2015201500A (ja) * | 2014-04-07 | 2015-11-12 | セイコーエプソン株式会社 | 半導体装置 |
| CN104979349B (zh) * | 2014-04-07 | 2019-07-16 | 精工爱普生株式会社 | 半导体装置 |
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