JPH11186284A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11186284A JPH11186284A JP9357918A JP35791897A JPH11186284A JP H11186284 A JPH11186284 A JP H11186284A JP 9357918 A JP9357918 A JP 9357918A JP 35791897 A JP35791897 A JP 35791897A JP H11186284 A JPH11186284 A JP H11186284A
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Abstract
(57)【要約】
【課題】生産性を改善して製造することが可能な深さ方
向に広い幅を有する分離層（拡散層）を有する半導体装
置およびその製造方法を提供する。 【解決手段】第１導電型の半導体基板１と、半導体基板
１に形成された第２導電型の第１拡散層２と、半導体基
板１上に形成された第１半導体層３と、第１半導体層３
中に形成され、第１拡散層２と接続するように形成され
た第２導電型の第２拡散層４と、第１半導体層３上に形
成された第２半導体層２０とを有し、第１拡散層２およ
び第２拡散層４で半導体基板１と第２半導体層２０とが
電気的に分離されている。
向に広い幅を有する分離層（拡散層）を有する半導体装
置およびその製造方法を提供する。 【解決手段】第１導電型の半導体基板１と、半導体基板
１に形成された第２導電型の第１拡散層２と、半導体基
板１上に形成された第１半導体層３と、第１半導体層３
中に形成され、第１拡散層２と接続するように形成され
た第２導電型の第２拡散層４と、第１半導体層３上に形
成された第２半導体層２０とを有し、第１拡散層２およ
び第２拡散層４で半導体基板１と第２半導体層２０とが
電気的に分離されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にバイポーラトランジスタを有
する半導体装置およびその製造方法に関する。
その製造方法に関し、特にバイポーラトランジスタを有
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置に用いられるトランジスタと
しては、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）
を用いるものと、バイポーラトランジスタを用いるもの
に大別される。ＭＯＳＦＥＴとしては、ｎチャネルＭＯ
ＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、およびその両方を
用いるＣＭＯＳＦＥＴとが用いられている。一方、バイ
ポーラトランジスタとしては、ｎｐｎ接合型およびｐｎ
ｐ接合型が用いられている。バイポーラトランジスタ
は、バイポーラトランジスタ自体が高速で動作し、さら
にバイポーラトランジスタの伝達コンダクタンスが大き
く、容量性負荷に対する駆動能力が大きいために、ＭＯ
ＳＦＥＴと比較して高速動作が可能となっている。
しては、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）
を用いるものと、バイポーラトランジスタを用いるもの
に大別される。ＭＯＳＦＥＴとしては、ｎチャネルＭＯ
ＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、およびその両方を
用いるＣＭＯＳＦＥＴとが用いられている。一方、バイ
ポーラトランジスタとしては、ｎｐｎ接合型およびｐｎ
ｐ接合型が用いられている。バイポーラトランジスタ
は、バイポーラトランジスタ自体が高速で動作し、さら
にバイポーラトランジスタの伝達コンダクタンスが大き
く、容量性負荷に対する駆動能力が大きいために、ＭＯ
ＳＦＥＴと比較して高速動作が可能となっている。
【０００３】上記のバイポーラトランジスタのうち、従
来例として、高耐圧縦型ｐｎｐ接合型バイポーラトラン
ジスタの断面図を図６（ａ）に示す。ｐ型半導体基板１
の上層にｎ型エピタシシャル層２０が形成されており、
絶縁膜４０により被覆されている。ｐ+ 型埋め込み層１
１およびｐ+ 型分離層２３により素子間の電気的な絶縁
（分離）がされた領域において、ｐ型半導体基板１とｎ
型エピタキシャル層２０の界面近傍からｐ型半導体基板
１のかけてｎ- 型ポケット２が形成されており、その上
層にｐ+ 型埋め込み層１０が形成され、ｎ型エピタシシ
ャル層２０の表面からｐ+ 型埋め込み層１０に達するｐ
型ウェル２１と接続している。ｐ型ウェル２１中にはｎ
+ 型グラフトベース２４およびｎ型ベース２５が形成さ
れ、絶縁膜４０の開口部からベース取り出し電極Ｂに接
続している。また、ｎ型ベース２５中にはｐ+ 型エミッ
タ２６が形成されており、エミッタ取り出し電極Ｅに接
続している。一方、ｐ型ウェル２１中には、ｐ+ 型埋め
込み層１０に接続するようにｐ+ 型プラグ２２が形成さ
れており、その中にｐ+ 型コレクタ２７が形成されてお
り、コレクタ取り出し電極Ｃに接続している。
来例として、高耐圧縦型ｐｎｐ接合型バイポーラトラン
ジスタの断面図を図６（ａ）に示す。ｐ型半導体基板１
の上層にｎ型エピタシシャル層２０が形成されており、
絶縁膜４０により被覆されている。ｐ+ 型埋め込み層１
１およびｐ+ 型分離層２３により素子間の電気的な絶縁
（分離）がされた領域において、ｐ型半導体基板１とｎ
型エピタキシャル層２０の界面近傍からｐ型半導体基板
１のかけてｎ- 型ポケット２が形成されており、その上
層にｐ+ 型埋め込み層１０が形成され、ｎ型エピタシシ
ャル層２０の表面からｐ+ 型埋め込み層１０に達するｐ
型ウェル２１と接続している。ｐ型ウェル２１中にはｎ
+ 型グラフトベース２４およびｎ型ベース２５が形成さ
れ、絶縁膜４０の開口部からベース取り出し電極Ｂに接
続している。また、ｎ型ベース２５中にはｐ+ 型エミッ
タ２６が形成されており、エミッタ取り出し電極Ｅに接
続している。一方、ｐ型ウェル２１中には、ｐ+ 型埋め
込み層１０に接続するようにｐ+ 型プラグ２２が形成さ
れており、その中にｐ+ 型コレクタ２７が形成されてお
り、コレクタ取り出し電極Ｃに接続している。
【０００４】上記の高耐圧縦型ｐｎｐ接合型バイポーラ
トランジスタにおいては、実用上、ｎ- 型ポケット２に
は電源電圧、ｐ型半導体基板１には接地電圧、コレクタ
部となるｐ+ 型埋め込み層１０には接地電圧〜電源電圧
がそれぞれ印加されて使用される。高い電源電圧で使用
するためには、ｎ- 型ポケット２とｐ+ 型埋め込み層１
０の間、ｐ型半導体基板１とｐ+ 型埋め込み層１０の
間、およびｎ- 型ポケット２とｐ型半導体基板１の間の
接合におけるブレークダウン耐圧を高く設定する必要が
ある。
トランジスタにおいては、実用上、ｎ- 型ポケット２に
は電源電圧、ｐ型半導体基板１には接地電圧、コレクタ
部となるｐ+ 型埋め込み層１０には接地電圧〜電源電圧
がそれぞれ印加されて使用される。高い電源電圧で使用
するためには、ｎ- 型ポケット２とｐ+ 型埋め込み層１
０の間、ｐ型半導体基板１とｐ+ 型埋め込み層１０の
間、およびｎ- 型ポケット２とｐ型半導体基板１の間の
接合におけるブレークダウン耐圧を高く設定する必要が
ある。
【０００５】ここで、各層における導電性不純物の相対
濃度を図６（ｂ）に示す。コレクタ部となるｐ+ 型埋め
込み層１０は、コレクタ電流の大部分が流れる領域であ
り、コレクタ抵抗を下げるために通常ｐ型導電性不純物
を高濃度に含有するように形成される。また、ｐｎ接合
においてはｐ側あるいはｎ側の一方の導電性不純物濃度
を低くするほどブレークダウン耐圧が高くなることか
ら、ｎ- 型ポケット２はｎ型導電性不純物を低濃度に含
有させて形成される。
濃度を図６（ｂ）に示す。コレクタ部となるｐ+ 型埋め
込み層１０は、コレクタ電流の大部分が流れる領域であ
り、コレクタ抵抗を下げるために通常ｐ型導電性不純物
を高濃度に含有するように形成される。また、ｐｎ接合
においてはｐ側あるいはｎ側の一方の導電性不純物濃度
を低くするほどブレークダウン耐圧が高くなることか
ら、ｎ- 型ポケット２はｎ型導電性不純物を低濃度に含
有させて形成される。
【０００６】さらに、ｐ型半導体基板１とｐ+ 型埋め込
み層１０の間の耐圧は、その間に形成されているｎ- 型
ポケット２の含有する導電性不純物量の総計により左右
され、導電性不純物量の総計が少ないほどパンチスルー
が起きやすく、耐圧が下がってしまう。従って、ｎ- 型
ポケット２としては、導電性不純物を低濃度に含有させ
ながら導電性不純物量の総計を上げる必要があり、この
ために深さ方向に幅を広くして形成する必要がある。例
えば、１００Ｖクラスの耐圧を満足するためには、ｎ-
型ポケット２のピーク濃度を１×１０16/ cm-3程度にし
て深さ方向の幅を７〜９μｍ以上にする必要がある。
み層１０の間の耐圧は、その間に形成されているｎ- 型
ポケット２の含有する導電性不純物量の総計により左右
され、導電性不純物量の総計が少ないほどパンチスルー
が起きやすく、耐圧が下がってしまう。従って、ｎ- 型
ポケット２としては、導電性不純物を低濃度に含有させ
ながら導電性不純物量の総計を上げる必要があり、この
ために深さ方向に幅を広くして形成する必要がある。例
えば、１００Ｖクラスの耐圧を満足するためには、ｎ-
型ポケット２のピーク濃度を１×１０16/ cm-3程度にし
て深さ方向の幅を７〜９μｍ以上にする必要がある。
【０００７】上記の高耐圧縦型ｐｎｐ接合型バイポーラ
トランジスタの製造方法について説明する。まず、図７
（ａ）に示すように、ｐ型半導体基板１にｎ型の導電性
不純物をイオン注入し、ｎ- 型ポケット２を形成する。
トランジスタの製造方法について説明する。まず、図７
（ａ）に示すように、ｐ型半導体基板１にｎ型の導電性
不純物をイオン注入し、ｎ- 型ポケット２を形成する。
【０００８】次に、図７（ｂ）に示すように、例えば１
２００℃で１００時間の高温長時間の熱処理により、少
なくともｐ型半導体基板１の表面から１４〜１６μｍの
深さまで達するようにｎ- 型ポケット２中の導電性不純
物を拡散させる。これにより、後工程でｐ+ 型埋め込み
層を拡散形成した時のｎ- 型ポケット２の深さ方向の幅
を７〜９μｍ以上とすることができる。
２００℃で１００時間の高温長時間の熱処理により、少
なくともｐ型半導体基板１の表面から１４〜１６μｍの
深さまで達するようにｎ- 型ポケット２中の導電性不純
物を拡散させる。これにより、後工程でｐ+ 型埋め込み
層を拡散形成した時のｎ- 型ポケット２の深さ方向の幅
を７〜９μｍ以上とすることができる。
【０００９】次に、図７（ｃ）に示すように、ｐ型の導
電性不純物をイオン注入して熱処理により拡散させるこ
とで、ｎ- 型ポケット２中にｐ+ 型埋め込み層１０を、
また、素子分離領域に素子分離用のｐ+ 型埋め込み層１
１を拡散形成する。
電性不純物をイオン注入して熱処理により拡散させるこ
とで、ｎ- 型ポケット２中にｐ+ 型埋め込み層１０を、
また、素子分離領域に素子分離用のｐ+ 型埋め込み層１
１を拡散形成する。
【００１０】次に、図８（ｄ）に示すように、ｐ型半導
体基板１の上層にエピタキシャル成長法により、ｎ型の
エピタキシャル層２０を形成する。
体基板１の上層にエピタキシャル成長法により、ｎ型の
エピタキシャル層２０を形成する。
【００１１】次に、図８（ｅ）に示すように、ｐ型の導
電性不純物をイオン注入して熱処理により拡散させるこ
とで、ｎ型エピタシシャル層２０の表面からｐ+ 型埋め
込み層１０に達するｐ型ウェル２１を形成し、さらにｐ
型ウェル２１中にｐ+ 型埋め込み層１０に達するｐ+ 型
プラグ２２を、素子分離領域にｐ+ 型埋め込み層１１に
達するｐ+ 型分離層２３をそれぞれ形成する。
電性不純物をイオン注入して熱処理により拡散させるこ
とで、ｎ型エピタシシャル層２０の表面からｐ+ 型埋め
込み層１０に達するｐ型ウェル２１を形成し、さらにｐ
型ウェル２１中にｐ+ 型埋め込み層１０に達するｐ+ 型
プラグ２２を、素子分離領域にｐ+ 型埋め込み層１１に
達するｐ+ 型分離層２３をそれぞれ形成する。
【００１２】以降の工程としては、例えばｐ型ウェル２
１中にはｎ+ 型グラフトベース２４およびｎ型ベース２
５を形成し、ｎ型ベース２５中にｐ+ 型エミッタ２６を
形成し、また、ｐ+ 型プラグ２２中にｐ+ 型コレクタ２
７を形成して、それぞれに接続するベース取り出し電極
Ｂ、エミッタ取り出し電極Ｅおよびコレクタ取り出し電
極Ｃを形成して、図６（ａ）に示す高耐圧縦型ｐｎｐ接
合型バイポーラトランジスタが形成される。
１中にはｎ+ 型グラフトベース２４およびｎ型ベース２
５を形成し、ｎ型ベース２５中にｐ+ 型エミッタ２６を
形成し、また、ｐ+ 型プラグ２２中にｐ+ 型コレクタ２
７を形成して、それぞれに接続するベース取り出し電極
Ｂ、エミッタ取り出し電極Ｅおよびコレクタ取り出し電
極Ｃを形成して、図６（ａ）に示す高耐圧縦型ｐｎｐ接
合型バイポーラトランジスタが形成される。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
従来の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタ
の製造方法においては、導電性不純物を低濃度に含有
し、深さ方向に幅を広くしてｎ- 型ポケット２を形成す
るために、例えば１２００℃で１００時間という高温長
時間の熱処理工程が必要であり、完成までの期間が増加
し、拡散炉の処理能力が減少するために生産性が著しく
悪い。
従来の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタ
の製造方法においては、導電性不純物を低濃度に含有
し、深さ方向に幅を広くしてｎ- 型ポケット２を形成す
るために、例えば１２００℃で１００時間という高温長
時間の熱処理工程が必要であり、完成までの期間が増加
し、拡散炉の処理能力が減少するために生産性が著しく
悪い。
【００１４】上記の長い熱処理工程時間を短縮するため
に、熱処理温度を上げる方法が考えられるが、通常の石
英炉芯管では高温処理による変形が生じやすくなるので
交換頻度が増加し、生産性が下がってしまう。また、変
形しにくい炉芯管として炭化シリコン（ＳｉＣ）を用い
る方法が考えられるが、現状では大口径化が難しいとい
う問題がある。
に、熱処理温度を上げる方法が考えられるが、通常の石
英炉芯管では高温処理による変形が生じやすくなるので
交換頻度が増加し、生産性が下がってしまう。また、変
形しにくい炉芯管として炭化シリコン（ＳｉＣ）を用い
る方法が考えられるが、現状では大口径化が難しいとい
う問題がある。
【００１５】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、生産性を改善して製造す
ることが可能な深さ方向に広い幅を有する分離層（拡散
層）を有する半導体装置およびその製造方法を提供する
ことを目的とする。
のであり、従って、本発明は、生産性を改善して製造す
ることが可能な深さ方向に広い幅を有する分離層（拡散
層）を有する半導体装置およびその製造方法を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板に形成された第２導電型の第１拡散
層と、前記半導体基板上に形成された第１半導体層と、
前記第１半導体層中に形成され、前記第１拡散層と接続
するように形成された第２導電型の第２拡散層と、前記
第１半導体層上に形成された第２半導体層とを有し、前
記第１拡散層および前記第２拡散層で前記半導体基板と
前記第２半導体層とが電気的に分離されている。
め、本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板に形成された第２導電型の第１拡散
層と、前記半導体基板上に形成された第１半導体層と、
前記第１半導体層中に形成され、前記第１拡散層と接続
するように形成された第２導電型の第２拡散層と、前記
第１半導体層上に形成された第２半導体層とを有し、前
記第１拡散層および前記第２拡散層で前記半導体基板と
前記第２半導体層とが電気的に分離されている。
【００１７】上記の本発明の半導体装置は、第１導電型
の半導体基板と第１半導体層中に形成された第２導電型
の第１拡散層および第２拡散層を、半導体基板と第２半
導体層を分離する分離層として機能させることができ
る。これは、逆バイアスされたｐｎ接合が高抵抗を示す
ことを利用したものである。従来の深さ方法に幅の広い
分離層を第１拡散層および第２拡散層の２つに分けて形
成することができるので、第１拡散層と第２拡散層のそ
れぞれを浅く形成することが可能となる。第１拡散層お
よび第２拡散層は、従来の分離層を形成する工程よりも
短時間で形成することができるので、分離層を形成する
ための製造工程時間を短縮することが可能となり、生産
性を向上することができる。熱処理温度を上げる必要が
ないので、炉芯管が変形しやすくなるといいう問題など
を生じない。
の半導体基板と第１半導体層中に形成された第２導電型
の第１拡散層および第２拡散層を、半導体基板と第２半
導体層を分離する分離層として機能させることができ
る。これは、逆バイアスされたｐｎ接合が高抵抗を示す
ことを利用したものである。従来の深さ方法に幅の広い
分離層を第１拡散層および第２拡散層の２つに分けて形
成することができるので、第１拡散層と第２拡散層のそ
れぞれを浅く形成することが可能となる。第１拡散層お
よび第２拡散層は、従来の分離層を形成する工程よりも
短時間で形成することができるので、分離層を形成する
ための製造工程時間を短縮することが可能となり、生産
性を向上することができる。熱処理温度を上げる必要が
ないので、炉芯管が変形しやすくなるといいう問題など
を生じない。
【００１８】上記の本発明の半導体装置は、好適には、
前記第１半導体層が複数の半導体層の積層体であり、前
記第２拡散層が前記複数の半導体層中のそれぞれに形成
された第２導電型の複数の拡散層から構成される。これ
により、第２拡散層を構成する個々の拡散層はさらに浅
くして形成することが可能となり、第１拡散層および第
２拡散層からなる分離層を形成するための熱処理量を削
減し、低温化とともに処理時間をさらに短縮できる。
前記第１半導体層が複数の半導体層の積層体であり、前
記第２拡散層が前記複数の半導体層中のそれぞれに形成
された第２導電型の複数の拡散層から構成される。これ
により、第２拡散層を構成する個々の拡散層はさらに浅
くして形成することが可能となり、第１拡散層および第
２拡散層からなる分離層を形成するための熱処理量を削
減し、低温化とともに処理時間をさらに短縮できる。
【００１９】上記の本発明の半導体装置は、好適には、
前記分離層の上層に形成されたコレクタ領域となる第１
導電型の埋め込み層と、前記第１導電型の埋め込み層と
接続するように形成された第１導電型のウェルと、前記
ウェル中に形成された第２導電型のベース領域と、前記
ベース領域中に形成された第１導電型のエミッタ領域と
を有するバイポーラトランジスタが形成されている。コ
レクタ領域、ベース領域およびエミッタ領域を有して、
バイポーラトランジスタを構成することができる。
前記分離層の上層に形成されたコレクタ領域となる第１
導電型の埋め込み層と、前記第１導電型の埋め込み層と
接続するように形成された第１導電型のウェルと、前記
ウェル中に形成された第２導電型のベース領域と、前記
ベース領域中に形成された第１導電型のエミッタ領域と
を有するバイポーラトランジスタが形成されている。コ
レクタ領域、ベース領域およびエミッタ領域を有して、
バイポーラトランジスタを構成することができる。
【００２０】上記の本発明の半導体装置は、好適には、
前記第２半導体層の上層に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上層に形成されたゲート電極と、前
記ゲート電極の両側部の前記第２半導体層中に形成され
たソース・ドレイン領域とを有する電界効果トランジス
タが形成されている。ゲート絶縁膜、ゲート電極および
ソース・ドレイン領域を有して、電界効果トランジスタ
を構成することができる。
前記第２半導体層の上層に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上層に形成されたゲート電極と、前
記ゲート電極の両側部の前記第２半導体層中に形成され
たソース・ドレイン領域とを有する電界効果トランジス
タが形成されている。ゲート絶縁膜、ゲート電極および
ソース・ドレイン領域を有して、電界効果トランジスタ
を構成することができる。
【００２１】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、第１導電型の半導体基板
に第２導電型の第１拡散層を形成する工程と、前記半導
体基板上に第１半導体層を形成する工程と、前記第１半
導体層中に前記第１拡散層と接続するように第２導電型
の第２拡散層を形成する工程と、前記第１半導体層の上
層に第２半導体層を形成する工程とを有し、前記第１拡
散層および前記第２拡散層を前記半導体基板と前記第２
半導体層の分離層とする。
明の半導体装置の製造方法は、第１導電型の半導体基板
に第２導電型の第１拡散層を形成する工程と、前記半導
体基板上に第１半導体層を形成する工程と、前記第１半
導体層中に前記第１拡散層と接続するように第２導電型
の第２拡散層を形成する工程と、前記第１半導体層の上
層に第２半導体層を形成する工程とを有し、前記第１拡
散層および前記第２拡散層を前記半導体基板と前記第２
半導体層の分離層とする。
【００２２】上記の本発明の半導体装置の製造方法は、
第１導電型の半導体基板に第２導電型の第１拡散層を形
成し、半導体基板上に第１半導体層を形成し、第１半導
体層中に第１拡散層と接続するように第２導電型の第２
拡散層を形成する。次に、第１半導体層の上層に第２半
導体層を形成して、第１拡散層および第２拡散層を半導
体基板と第２半導体層の分離層とする。
第１導電型の半導体基板に第２導電型の第１拡散層を形
成し、半導体基板上に第１半導体層を形成し、第１半導
体層中に第１拡散層と接続するように第２導電型の第２
拡散層を形成する。次に、第１半導体層の上層に第２半
導体層を形成して、第１拡散層および第２拡散層を半導
体基板と第２半導体層の分離層とする。
【００２３】上記の本発明の半導体装置の製造方法によ
れば、従来の深さ方法に幅の広い分離層を第１拡散層お
よび第２拡散層の２つに分けて形成することができるの
で、第１拡散層と第２拡散層のそれぞれを浅く形成する
ことが可能となる。従来の分離層を形成する工程よりも
短時間で第１拡散層および第２拡散層を形成することが
でき、分離層を形成するための製造工程時間を短縮する
ことが可能となり、生産性を上げることができる。熱処
理温度を上げる必要がないので、炉芯管が変形しやすく
なるといいう問題などを生じない。
れば、従来の深さ方法に幅の広い分離層を第１拡散層お
よび第２拡散層の２つに分けて形成することができるの
で、第１拡散層と第２拡散層のそれぞれを浅く形成する
ことが可能となる。従来の分離層を形成する工程よりも
短時間で第１拡散層および第２拡散層を形成することが
でき、分離層を形成するための製造工程時間を短縮する
ことが可能となり、生産性を上げることができる。熱処
理温度を上げる必要がないので、炉芯管が変形しやすく
なるといいう問題などを生じない。
【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記第１半導体層を形成する工程および前記
第２拡散層を形成する工程においては、半導体層の形成
および前記半導体層中への第２導電型の拡散層の形成を
２回以上繰り返すことにより、複数の半導体層の積層体
である第１半導体層と、前記複数の半導体層中のそれぞ
れに形成された第２導電型の複数の拡散層から構成され
る第２拡散層とを形成する。これにより、第２拡散層を
構成する個々の拡散層はさらに浅くして形成することが
可能となり、第１拡散層および第２拡散層からなる分離
層を形成するための熱処理量を削減し、低温化とともに
処理時間をさらに短縮できる。
好適には、前記第１半導体層を形成する工程および前記
第２拡散層を形成する工程においては、半導体層の形成
および前記半導体層中への第２導電型の拡散層の形成を
２回以上繰り返すことにより、複数の半導体層の積層体
である第１半導体層と、前記複数の半導体層中のそれぞ
れに形成された第２導電型の複数の拡散層から構成され
る第２拡散層とを形成する。これにより、第２拡散層を
構成する個々の拡散層はさらに浅くして形成することが
可能となり、第１拡散層および第２拡散層からなる分離
層を形成するための熱処理量を削減し、低温化とともに
処理時間をさらに短縮できる。
【００２５】上記の本発明の半導体装置の製造方法は、
好適には、前記第２拡散層を形成する工程の後、前記第
２半導体層を形成する工程の前に、コレクタ領域となる
第１導電型の埋め込み層を形成する工程をさらに有し、
前記第２半導体層を形成する工程の後に、前記第１導電
型の埋め込み層と接続するように第１導電型のウェルを
形成する工程と、前記ウェル中に第２導電型のベース領
域を形成する工程と、前記ベース領域中に第１導電型の
エミッタ領域を形成する工程とをさらに有し、バイポー
ラトランジスタを形成する。これにより、第２半導体層
に、コレクタ領域、ベース領域およびエミッタ領域を有
するバイポーラトランジスタを形成することができる。
好適には、前記第２拡散層を形成する工程の後、前記第
２半導体層を形成する工程の前に、コレクタ領域となる
第１導電型の埋め込み層を形成する工程をさらに有し、
前記第２半導体層を形成する工程の後に、前記第１導電
型の埋め込み層と接続するように第１導電型のウェルを
形成する工程と、前記ウェル中に第２導電型のベース領
域を形成する工程と、前記ベース領域中に第１導電型の
エミッタ領域を形成する工程とをさらに有し、バイポー
ラトランジスタを形成する。これにより、第２半導体層
に、コレクタ領域、ベース領域およびエミッタ領域を有
するバイポーラトランジスタを形成することができる。
【００２６】上記の本発明の半導体装置の製造方法は、
好適には、前記第２半導体層を形成する工程の後に、前
記第２半導体層の上層にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上層にゲート電極を形成する工
程と、前記ゲート電極の両側部の前記第２半導体層中に
ソース・ドレイン領域を形成する工程とを有し、電界効
果トランジスタを形成する。これにより、第２半導体層
に、ゲート絶縁膜、ゲート電極およびソース・ドレイン
領域を有する電界効果トランジスタを形成することがで
きる。
好適には、前記第２半導体層を形成する工程の後に、前
記第２半導体層の上層にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上層にゲート電極を形成する工
程と、前記ゲート電極の両側部の前記第２半導体層中に
ソース・ドレイン領域を形成する工程とを有し、電界効
果トランジスタを形成する。これにより、第２半導体層
に、ゲート絶縁膜、ゲート電極およびソース・ドレイン
領域を有する電界効果トランジスタを形成することがで
きる。
【００２７】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について図面を参照して下
記に説明する。
びその製造方法の実施の形態について図面を参照して下
記に説明する。
【００２８】第１実施形態 図１（ａ）は本実施形態の高耐圧縦型ｐｎｐ接合型バイ
ポーラトランジスタを有する半導体装置の断面図であ
る。ｐ型半導体基板１の上層に第１ｎ型エピタシシャル
層（第１半導体層）３および第２ｎ型エピタシシャル層
（第２半導体層）２０が積層して形成されており、絶縁
膜４０により被覆されている。ｐ+ 型埋め込み層１１お
よびｐ+ 型分離層２３により素子間の電気的な絶縁（分
離）がされた領域において、ｐ型半導体基板１と第１ｎ
型エピタキシャル層３の界面近傍からｐ型半導体基板１
のかけて第１ｎ- 型ポケット２が形成されており、第１
ｎ型エピタキシャル層３中に第２ｎ- 型ポケット４が形
成されており、第１ｎ- 型ポケット２と第２ｎ- 型ポケ
ット４は互いに重なり合う領域を有して接続している。
ポーラトランジスタを有する半導体装置の断面図であ
る。ｐ型半導体基板１の上層に第１ｎ型エピタシシャル
層（第１半導体層）３および第２ｎ型エピタシシャル層
（第２半導体層）２０が積層して形成されており、絶縁
膜４０により被覆されている。ｐ+ 型埋め込み層１１お
よびｐ+ 型分離層２３により素子間の電気的な絶縁（分
離）がされた領域において、ｐ型半導体基板１と第１ｎ
型エピタキシャル層３の界面近傍からｐ型半導体基板１
のかけて第１ｎ- 型ポケット２が形成されており、第１
ｎ型エピタキシャル層３中に第２ｎ- 型ポケット４が形
成されており、第１ｎ- 型ポケット２と第２ｎ- 型ポケ
ット４は互いに重なり合う領域を有して接続している。
【００２９】また、第２ｎ- 型ポケット４の上層にｐ+
型埋め込み層１０が形成され、第２ｎ型エピタシシャル
層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウ
ェル２１と接続している。ｐ型ウェル２１中にはｎ+ 型
グラフトベース２４およびｎ型ベース２５が形成され、
絶縁膜４０の開口部からベース取り出し電極Ｂに接続し
ている。また、ｎ型ベース２５中にはｐ+ 型エミッタ２
６が形成されており、エミッタ取り出し電極Ｅに接続し
ている。一方、ｐ型ウェル２１中には、ｐ+ 型埋め込み
層１０に接続するようにｐ+ 型プラグ２２が形成されて
おり、その中にｐ+ 型コレクタ２７が形成されており、
コレクタ取り出し電極Ｃに接続している。
型埋め込み層１０が形成され、第２ｎ型エピタシシャル
層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウ
ェル２１と接続している。ｐ型ウェル２１中にはｎ+ 型
グラフトベース２４およびｎ型ベース２５が形成され、
絶縁膜４０の開口部からベース取り出し電極Ｂに接続し
ている。また、ｎ型ベース２５中にはｐ+ 型エミッタ２
６が形成されており、エミッタ取り出し電極Ｅに接続し
ている。一方、ｐ型ウェル２１中には、ｐ+ 型埋め込み
層１０に接続するようにｐ+ 型プラグ２２が形成されて
おり、その中にｐ+ 型コレクタ２７が形成されており、
コレクタ取り出し電極Ｃに接続している。
【００３０】上記の高耐圧縦型ｐｎｐ接合型バイポーラ
トランジスタを有する本実施形態の半導体装置において
は、ｐ型半導体基板１と第１ｎ型エピタキシャル層３中
に形成された第１ｎ- 型ポケット２と第２ｎ- 型ポケッ
ト４を、ｐ型半導体基板１と第２ｎ型エピタシシャル層
２０を分離する分離層として機能させることができる。
これは、逆バイアスをかけたｐｎ接合が高抵抗を示すこ
とを利用したものである。例えば、第１ｎ- 型ポケット
２および第２ｎ- 型ポケット４には電源電圧、ｐ型半導
体基板１には接地電圧、コレクタ部となるｐ+ 型埋め込
み層１０には接地電圧〜電源電圧がそれぞれ印加されて
使用される。
トランジスタを有する本実施形態の半導体装置において
は、ｐ型半導体基板１と第１ｎ型エピタキシャル層３中
に形成された第１ｎ- 型ポケット２と第２ｎ- 型ポケッ
ト４を、ｐ型半導体基板１と第２ｎ型エピタシシャル層
２０を分離する分離層として機能させることができる。
これは、逆バイアスをかけたｐｎ接合が高抵抗を示すこ
とを利用したものである。例えば、第１ｎ- 型ポケット
２および第２ｎ- 型ポケット４には電源電圧、ｐ型半導
体基板１には接地電圧、コレクタ部となるｐ+ 型埋め込
み層１０には接地電圧〜電源電圧がそれぞれ印加されて
使用される。
【００３１】ここで、各層における導電性不純物の相対
濃度を図１（ｂ）に示す。コレクタ部となるｐ+ 型埋め
込み層１０は、コレクタ電流の大部分が流れる領域であ
り、コレクタ抵抗を下げるために通常ｐ型導電性不純物
を高濃度に含有するように形成される。また、ｐｎ接合
においてはｐ側あるいはｎ側の一方の導電性不純物濃度
を低くするほどブレークダウン耐圧が高くなることか
ら、第１ｎ- 型ポケット２および第２ｎ- 型ポケット４
はｎ型導電性不純物を低濃度に含有させて形成される。
濃度を図１（ｂ）に示す。コレクタ部となるｐ+ 型埋め
込み層１０は、コレクタ電流の大部分が流れる領域であ
り、コレクタ抵抗を下げるために通常ｐ型導電性不純物
を高濃度に含有するように形成される。また、ｐｎ接合
においてはｐ側あるいはｎ側の一方の導電性不純物濃度
を低くするほどブレークダウン耐圧が高くなることか
ら、第１ｎ- 型ポケット２および第２ｎ- 型ポケット４
はｎ型導電性不純物を低濃度に含有させて形成される。
【００３２】また、ｐ型半導体基板１とｐ+ 型埋め込み
層１０の間の耐圧は、その間に形成されている第１ｎ-
型ポケット２および第２ｎ- 型ポケット４の含有する導
電性不純物量の総計により左右されるが、第１ｎ- 型ポ
ケット２と第２ｎ- 型ポケット４から構成される分離層
は深さ方向に広い幅を有しており、第１ｎ- 型ポケット
２と第２ｎ- 型ポケット４の中に含有される導電性不純
物の総計を十分な値以上にすることが可能となり、パン
チスルー耐圧を向上することができる。例えばピーク濃
度を１×１０16/ cm-3程度にして、第１ｎ- 型ポケット
２の深さ方向の幅を７〜９μｍ以上とすることで、１０
０Ｖクラスの耐圧を満足することができる。
層１０の間の耐圧は、その間に形成されている第１ｎ-
型ポケット２および第２ｎ- 型ポケット４の含有する導
電性不純物量の総計により左右されるが、第１ｎ- 型ポ
ケット２と第２ｎ- 型ポケット４から構成される分離層
は深さ方向に広い幅を有しており、第１ｎ- 型ポケット
２と第２ｎ- 型ポケット４の中に含有される導電性不純
物の総計を十分な値以上にすることが可能となり、パン
チスルー耐圧を向上することができる。例えばピーク濃
度を１×１０16/ cm-3程度にして、第１ｎ- 型ポケット
２の深さ方向の幅を７〜９μｍ以上とすることで、１０
０Ｖクラスの耐圧を満足することができる。
【００３３】上記の本実施形態の半導体装置の製造方法
について説明する。まず、図２（ａ）に示すように、ｐ
型半導体基板１にｎ型の導電性不純物をイオン注入し、
熱処理により導電性不純物を拡散させて第１ｎ- 型ポケ
ット２を形成する。
について説明する。まず、図２（ａ）に示すように、ｐ
型半導体基板１にｎ型の導電性不純物をイオン注入し、
熱処理により導電性不純物を拡散させて第１ｎ- 型ポケ
ット２を形成する。
【００３４】次に、図２（ｂ）に示すように、エピタキ
シャル成長法によりｐ型半導体基板１の上層に第１ｎ型
エピタシシャル層（第１半導体層）３を形成する。
シャル成長法によりｐ型半導体基板１の上層に第１ｎ型
エピタシシャル層（第１半導体層）３を形成する。
【００３５】次に、図２（ｃ）に示すように、第１ｎ型
エピタシシャル層３にｎ型の導電性不純物をイオン注入
し、熱処理により導電性不純物を拡散させて、第１ｎ-
型ポケット２と接続するように第２ｎ- 型ポケット４を
形成する。このとき、第１ｎ型エピタシシャル層３の膜
厚を７μｍとすると、例えば１２００℃２０時間程度の
熱処理により拡散させることができる。
エピタシシャル層３にｎ型の導電性不純物をイオン注入
し、熱処理により導電性不純物を拡散させて、第１ｎ-
型ポケット２と接続するように第２ｎ- 型ポケット４を
形成する。このとき、第１ｎ型エピタシシャル層３の膜
厚を７μｍとすると、例えば１２００℃２０時間程度の
熱処理により拡散させることができる。
【００３６】次に、図２（ｄ）に示すように、ｐ型の導
電性不純物をイオン注入して熱処理により拡散させるこ
とで、第２ｎ- 型ポケット４中にｐ+ 型埋め込み層１０
を、また、素子分離領域に素子分離用のｐ+ 型埋め込み
層１１を拡散形成する。
電性不純物をイオン注入して熱処理により拡散させるこ
とで、第２ｎ- 型ポケット４中にｐ+ 型埋め込み層１０
を、また、素子分離領域に素子分離用のｐ+ 型埋め込み
層１１を拡散形成する。
【００３７】次に、図３（ｅ）に示すように、第１ｎ型
エピタシシャル層３の上層にエピタキシャル成長法によ
り、第２ｎ型エピタキシャル層２０を形成する。
エピタシシャル層３の上層にエピタキシャル成長法によ
り、第２ｎ型エピタキシャル層２０を形成する。
【００３８】次に、図３（ｆ）に示すように、ｐ型の導
電性不純物をイオン注入して熱処理により拡散させるこ
とで、第２ｎ型エピタシシャル層２０の表面からｐ+ 型
埋め込み層１０に達するｐ型ウェル２１を形成し、さら
にｐ型ウェル２１中にｐ+ 型埋め込み層１０に達するｐ
+ 型プラグ２２を、素子分離領域にｐ+ 型埋め込み層１
１に達するｐ+ 型分離層２３をそれぞれ形成する。この
ときの熱処理においては、ｐ+ 型埋め込み層１０および
ｐ+ 型埋め込み層１１に含有される不純物なども第２ｎ
型エピタキシャル層２０中に拡散して、図面に示すよう
な拡散層の形状となる。
電性不純物をイオン注入して熱処理により拡散させるこ
とで、第２ｎ型エピタシシャル層２０の表面からｐ+ 型
埋め込み層１０に達するｐ型ウェル２１を形成し、さら
にｐ型ウェル２１中にｐ+ 型埋め込み層１０に達するｐ
+ 型プラグ２２を、素子分離領域にｐ+ 型埋め込み層１
１に達するｐ+ 型分離層２３をそれぞれ形成する。この
ときの熱処理においては、ｐ+ 型埋め込み層１０および
ｐ+ 型埋め込み層１１に含有される不純物なども第２ｎ
型エピタキシャル層２０中に拡散して、図面に示すよう
な拡散層の形状となる。
【００３９】以降の工程としては、例えばｐ型ウェル２
１中にはｎ+ 型グラフトベース２４およびｎ型ベース２
５を形成し、また、ｐ+ 型プラグ２２中にｐ+ 型コレク
タ２７を形成して、例えばＣＶＤ（Chemical Vapor Dep
osition ）法により酸化シリコンの絶縁膜４０を形成
し、不純物の活性化のために熱処理により拡散を行い、
その後でｎ型ベース２５中にｐ+ 型エミッタ２６を形成
し、絶縁膜４０にベース領域、エミッタ領域およびコレ
クタ領域を選択的に開口してそれぞれに接続するベース
取り出し電極Ｂ、エミッタ取り出し電極Ｅおよびコレク
タ取り出し電極Ｃを形成して、図１（ａ）に示す高耐圧
縦型ｐｎｐ接合型バイポーラトランジスタが形成され
る。その後にさらに上層配線などを形成して所望の半導
体装置をすることができる。
１中にはｎ+ 型グラフトベース２４およびｎ型ベース２
５を形成し、また、ｐ+ 型プラグ２２中にｐ+ 型コレク
タ２７を形成して、例えばＣＶＤ（Chemical Vapor Dep
osition ）法により酸化シリコンの絶縁膜４０を形成
し、不純物の活性化のために熱処理により拡散を行い、
その後でｎ型ベース２５中にｐ+ 型エミッタ２６を形成
し、絶縁膜４０にベース領域、エミッタ領域およびコレ
クタ領域を選択的に開口してそれぞれに接続するベース
取り出し電極Ｂ、エミッタ取り出し電極Ｅおよびコレク
タ取り出し電極Ｃを形成して、図１（ａ）に示す高耐圧
縦型ｐｎｐ接合型バイポーラトランジスタが形成され
る。その後にさらに上層配線などを形成して所望の半導
体装置をすることができる。
【００４０】上記の本実施形態の高耐圧縦型ｐｎｐ接合
型バイポーラトランジスタを有する半導体装置は、従来
の深さ方法に幅の広い分離層を第１ｎ- 型ポケット２お
よび第２ｎ- 型ポケット４の２つに分けて形成すること
ができるので、第１ｎ- 型ポケット２および第２ｎ- 型
ポケット４のそれぞれを浅く形成することが可能とな
る。第１ｎ- 型ポケット２および第２ｎ- 型ポケット４
は、従来の分離層を形成する工程よりも短時間で形成す
ることができるので、分離層を形成するための製造工程
時間を短縮することが可能となり、生産性を向上するこ
とができる。熱処理温度を上げる必要がないので、炉芯
管が変形しやすくなるといいう問題などを生じない。
型バイポーラトランジスタを有する半導体装置は、従来
の深さ方法に幅の広い分離層を第１ｎ- 型ポケット２お
よび第２ｎ- 型ポケット４の２つに分けて形成すること
ができるので、第１ｎ- 型ポケット２および第２ｎ- 型
ポケット４のそれぞれを浅く形成することが可能とな
る。第１ｎ- 型ポケット２および第２ｎ- 型ポケット４
は、従来の分離層を形成する工程よりも短時間で形成す
ることができるので、分離層を形成するための製造工程
時間を短縮することが可能となり、生産性を向上するこ
とができる。熱処理温度を上げる必要がないので、炉芯
管が変形しやすくなるといいう問題などを生じない。
【００４１】第２実施形態 図４は本実施形態の高耐圧縦型ｐｎｐ接合型バイポーラ
トランジスタを有する半導体装置の断面図であり、実質
的に第１実施形態の半導体装置と同様であり、第１実施
形態の半導体装置と異なる点として、ｐ型半導体基板１
の上層に形成されている第１半導体層が下側第１ｎ型エ
ピタシシャル層３および上側第１ｎ型エピタシシャル層
５の積層体となっており、下側第１ｎ型エピタキシャル
層３中に下側第２ｎ- 型ポケット４が形成されており、
上側第１ｎ型エピタキシャル層５中に上側第２ｎ- 型ポ
ケット６が形成されており、第１ｎ- 型ポケット２、下
側第２ｎ- 型ポケット４および上側第２ｎ- 型ポケット
６は重なり合う領域を有して接続している。
トランジスタを有する半導体装置の断面図であり、実質
的に第１実施形態の半導体装置と同様であり、第１実施
形態の半導体装置と異なる点として、ｐ型半導体基板１
の上層に形成されている第１半導体層が下側第１ｎ型エ
ピタシシャル層３および上側第１ｎ型エピタシシャル層
５の積層体となっており、下側第１ｎ型エピタキシャル
層３中に下側第２ｎ- 型ポケット４が形成されており、
上側第１ｎ型エピタキシャル層５中に上側第２ｎ- 型ポ
ケット６が形成されており、第１ｎ- 型ポケット２、下
側第２ｎ- 型ポケット４および上側第２ｎ- 型ポケット
６は重なり合う領域を有して接続している。
【００４２】上記の本実施形態の半導体装置において
も、第１実施形態と同様に、第１ｎ-型ポケット２、下
側第２ｎ- 型ポケット４および上側第２ｎ- 型ポケット
６を、ｐ型半導体基板１と第２ｎ型エピタシシャル層２
０を分離する分離層として機能させることができる。
も、第１実施形態と同様に、第１ｎ-型ポケット２、下
側第２ｎ- 型ポケット４および上側第２ｎ- 型ポケット
６を、ｐ型半導体基板１と第２ｎ型エピタシシャル層２
０を分離する分離層として機能させることができる。
【００４３】上記の本実施形態の半導体装置の製造方法
としては、ｐ型半導体基板１の上層に下側第１ｎ型エピ
タシシャル層３を形成した後にイオン注入して熱処理に
より拡散させることで下側第２ｎ- 型ポケット４を形成
し、その上層に上側第１ｎ型エピタシシャル層５を形成
し、イオン注入して熱処理により拡散させることで上側
第２ｎ- 型ポケット６を形成する。この他の工程は、実
質的に第１実施形態の製造方法と同様である。
としては、ｐ型半導体基板１の上層に下側第１ｎ型エピ
タシシャル層３を形成した後にイオン注入して熱処理に
より拡散させることで下側第２ｎ- 型ポケット４を形成
し、その上層に上側第１ｎ型エピタシシャル層５を形成
し、イオン注入して熱処理により拡散させることで上側
第２ｎ- 型ポケット６を形成する。この他の工程は、実
質的に第１実施形態の製造方法と同様である。
【００４４】上記の本実施形態の半導体装置の製造方法
によれば、下側第２ｎ- 型ポケット４および上側第２ｎ
- 型ポケット６の拡散のための熱処理工程において、下
側第１ｎ型エピタシシャル層３を５μｍ、上側第１ｎ型
エピタシシャル層５を５μｍの膜厚とすると、例えば１
２００℃で６〜７時間程度の短時間の熱処理により拡散
させることができる。この場合、上側第１ｎ型エピタシ
シャル層５の形成工程においては、表面濃度が１×１０
16/ cm-3程度となるように不純物量を選定でき、拡散時
間は１０００℃で３０分程度とすることができる。
によれば、下側第２ｎ- 型ポケット４および上側第２ｎ
- 型ポケット６の拡散のための熱処理工程において、下
側第１ｎ型エピタシシャル層３を５μｍ、上側第１ｎ型
エピタシシャル層５を５μｍの膜厚とすると、例えば１
２００℃で６〜７時間程度の短時間の熱処理により拡散
させることができる。この場合、上側第１ｎ型エピタシ
シャル層５の形成工程においては、表面濃度が１×１０
16/ cm-3程度となるように不純物量を選定でき、拡散時
間は１０００℃で３０分程度とすることができる。
【００４５】第３実施形態 図５は本実施形態の高耐圧型の電界効果ＭＯＳトランジ
スタを有する半導体装置の断面図であり、ｐ型半導体基
板１の上層に第１ｎ型エピタシシャル層（第１半導体
層）３および第２ｎ型エピタシシャル層（第２半導体
層）２０が積層して形成されており、絶縁膜４０により
被覆されている。ｐ+ 型埋め込み層１１、ｐ+ 型分離層
２３および素子分離絶縁膜４１により素子間の電気的な
絶縁（分離）がされた領域において、ｐ型半導体基板１
と第１ｎ型エピタキシャル層３の界面近傍からｐ型半導
体基板１のかけて第１ｎ- 型ポケット２が形成されてお
り、第１ｎ型エピタキシャル層３中に第２ｎ- 型ポケッ
ト４が形成されており、第１ｎ- 型ポケット２と第２ｎ
- 型ポケット４は互いに重なり合う領域を有して接続し
ている。
スタを有する半導体装置の断面図であり、ｐ型半導体基
板１の上層に第１ｎ型エピタシシャル層（第１半導体
層）３および第２ｎ型エピタシシャル層（第２半導体
層）２０が積層して形成されており、絶縁膜４０により
被覆されている。ｐ+ 型埋め込み層１１、ｐ+ 型分離層
２３および素子分離絶縁膜４１により素子間の電気的な
絶縁（分離）がされた領域において、ｐ型半導体基板１
と第１ｎ型エピタキシャル層３の界面近傍からｐ型半導
体基板１のかけて第１ｎ- 型ポケット２が形成されてお
り、第１ｎ型エピタキシャル層３中に第２ｎ- 型ポケッ
ト４が形成されており、第１ｎ- 型ポケット２と第２ｎ
- 型ポケット４は互いに重なり合う領域を有して接続し
ている。
【００４６】また、第２ｎ- 型ポケット４の上層にｐ+
型埋め込み層１０が形成され、第２ｎ型エピタシシャル
層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウ
ェル２１と接続している。ｐ型ウェル２１上にゲート絶
縁膜４２を介してゲート電極Ｇが形成されている。ゲー
ト電極Ｇの一方の側部のｐ型ウェル２１中にはｐ+ 拡散
層２８とｎ+ 拡散層２９からなるソース領域が形成され
ており、ソース電極Ｓに接続している。また、ゲート電
極Ｇの他方の側部の第２ｎ型エピタシシャル層２０に
は、ｎ型拡散層３０が形成され、その中にｎ+ 拡散層３
１が形成され、ドレイン電極Ｄに接続している。以上
で、ゲート絶縁膜４２の下部にあたるｐ型ウェル２１領
域がチャネル形成領域となる電界効果トランジスタとな
る。
型埋め込み層１０が形成され、第２ｎ型エピタシシャル
層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウ
ェル２１と接続している。ｐ型ウェル２１上にゲート絶
縁膜４２を介してゲート電極Ｇが形成されている。ゲー
ト電極Ｇの一方の側部のｐ型ウェル２１中にはｐ+ 拡散
層２８とｎ+ 拡散層２９からなるソース領域が形成され
ており、ソース電極Ｓに接続している。また、ゲート電
極Ｇの他方の側部の第２ｎ型エピタシシャル層２０に
は、ｎ型拡散層３０が形成され、その中にｎ+ 拡散層３
１が形成され、ドレイン電極Ｄに接続している。以上
で、ゲート絶縁膜４２の下部にあたるｐ型ウェル２１領
域がチャネル形成領域となる電界効果トランジスタとな
る。
【００４７】上記の本実施形態の半導体装置は、ゲート
電極Ｇやソース・ドレイン領域を除いて、第１実施形態
と同様にして形成することができ、従来の分離層を形成
する工程よりも短時間で第１ｎ- 型ポケット２および第
２ｎ- 型ポケット４を形成することができ、分離層を形
成するための製造工程時間を短縮することが可能とな
り、生産性を上げることができる。
電極Ｇやソース・ドレイン領域を除いて、第１実施形態
と同様にして形成することができ、従来の分離層を形成
する工程よりも短時間で第１ｎ- 型ポケット２および第
２ｎ- 型ポケット４を形成することができ、分離層を形
成するための製造工程時間を短縮することが可能とな
り、生産性を上げることができる。
【００４８】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、バイポ
ーラトランジスタとしてｐｎｐ接合型について説明して
いるが、ｎｐｎ接合型でもよい。この場合は、ｎ型不純
物とｐ型不純物を入れ替えることで形成することができ
る。また、第１半導体層としては、実施形態においては
ｎ型としているが、ｐ型でもよい。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
は、上記の実施の形態に限定されない。例えば、バイポ
ーラトランジスタとしてｐｎｐ接合型について説明して
いるが、ｎｐｎ接合型でもよい。この場合は、ｎ型不純
物とｐ型不純物を入れ替えることで形成することができ
る。また、第１半導体層としては、実施形態においては
ｎ型としているが、ｐ型でもよい。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
【００４９】
【発明の効果】本発明の半導体装置によれば、第１導電
型の半導体基板と第１半導体層中に形成された第２導電
型の第１拡散層および第２拡散層を、半導体基板と第２
半導体層を分離する分離層として機能させることができ
る。従来の深さ方法に幅の広い分離層を第１拡散層およ
び第２拡散層の２つに分けて形成することができるの
で、第１拡散層と第２拡散層のそれぞれを浅く形成する
ことが可能となる。第１拡散層および第２拡散層は、従
来の分離層を形成する工程よりも短時間で形成すること
ができるので、分離層を形成するための製造工程時間を
短縮することが可能となり、生産性を向上することがで
きる。
型の半導体基板と第１半導体層中に形成された第２導電
型の第１拡散層および第２拡散層を、半導体基板と第２
半導体層を分離する分離層として機能させることができ
る。従来の深さ方法に幅の広い分離層を第１拡散層およ
び第２拡散層の２つに分けて形成することができるの
で、第１拡散層と第２拡散層のそれぞれを浅く形成する
ことが可能となる。第１拡散層および第２拡散層は、従
来の分離層を形成する工程よりも短時間で形成すること
ができるので、分離層を形成するための製造工程時間を
短縮することが可能となり、生産性を向上することがで
きる。
【００５０】本発明の半導体装置の製造方法によれば、
従来の深さ方法に幅の広い分離層を第１拡散層および第
２拡散層の２つに分けて形成することができるので、第
１拡散層と第２拡散層のそれぞれを浅く形成することが
可能となる。従来の分離層を形成する工程よりも短時間
で第１拡散層および第２拡散層を形成することができ、
分離層を形成するための製造工程時間を短縮することが
可能となり、生産性を上げることができる。熱処理温度
を上げる必要がないので、炉芯管が変形しやすくなると
いう問題などを生じない。
従来の深さ方法に幅の広い分離層を第１拡散層および第
２拡散層の２つに分けて形成することができるので、第
１拡散層と第２拡散層のそれぞれを浅く形成することが
可能となる。従来の分離層を形成する工程よりも短時間
で第１拡散層および第２拡散層を形成することができ、
分離層を形成するための製造工程時間を短縮することが
可能となり、生産性を上げることができる。熱処理温度
を上げる必要がないので、炉芯管が変形しやすくなると
いう問題などを生じない。
【図１】図１（ａ）は本発明の第１実施形態にかかる半
導体装置の断面図であり、図１（ｂ）は図１（ａ）に示
す半導体装置の拡散層中の相対的な不純物の濃度のプロ
ファイルを示す模式図である。
導体装置の断面図であり、図１（ｂ）は図１（ａ）に示
す半導体装置の拡散層中の相対的な不純物の濃度のプロ
ファイルを示す模式図である。
【図２】図２は本発明の第１実施形態にかかる半導体装
置の製造方法の製造工程を示す断面図であり、（ａ）は
第１ｎ- 型ポケットの形成工程まで、（ｂ）は第１ｎ型
エピタキシャル層の形成工程まで、（ｃ）は第２ｎ- 型
ポケットの形成工程まで、（ｄ）はｐ+ 型埋め込み層の
形成工程までを示す。
置の製造方法の製造工程を示す断面図であり、（ａ）は
第１ｎ- 型ポケットの形成工程まで、（ｂ）は第１ｎ型
エピタキシャル層の形成工程まで、（ｃ）は第２ｎ- 型
ポケットの形成工程まで、（ｄ）はｐ+ 型埋め込み層の
形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、
（ｅ）は第２ｎ型エピタキシャル層の形成工程まで、
（ｆ）はｐ+ 型プラグおよびｐ+ 型分離層の形成工程ま
でを示す。
（ｅ）は第２ｎ型エピタキシャル層の形成工程まで、
（ｆ）はｐ+ 型プラグおよびｐ+ 型分離層の形成工程ま
でを示す。
【図４】図４は本発明の第２実施形態にかかる半導体装
置の断面図である。
置の断面図である。
【図５】図５は本発明の第３実施形態にかかる半導体装
置の断面図である。
置の断面図である。
【図６】図６（ａ）は従来例にかかる半導体装置の断面
図であり、図６（ｂ）は図６（ａ）に示す半導体装置の
拡散層中の相対的な不純物の濃度のプロファイルを示す
模式図である。
図であり、図６（ｂ）は図６（ａ）に示す半導体装置の
拡散層中の相対的な不純物の濃度のプロファイルを示す
模式図である。
【図７】図７は従来例にかかる半導体装置の製造方法の
製造工程を示す断面図であり、（ａ）はｎ- 型ポケット
の形成工程まで、（ｂ）はｎ- 型ポケットの拡散工程ま
で、（ｃ）はｐ+ 型埋め込み層の形成工程までを示す。
製造工程を示す断面図であり、（ａ）はｎ- 型ポケット
の形成工程まで、（ｂ）はｎ- 型ポケットの拡散工程ま
で、（ｃ）はｐ+ 型埋め込み層の形成工程までを示す。
【図８】図８は図７の続きの工程を示す断面図であり、
（ｄ）はｎ型エピタキシャル層の形成工程まで、（ｅ）
はｐ+ 型プラグおよびｐ+ 型分離層の形成工程までを示
す。
（ｄ）はｎ型エピタキシャル層の形成工程まで、（ｅ）
はｐ+ 型プラグおよびｐ+ 型分離層の形成工程までを示
す。
１…ｐ型半導体基板、２…第１ｎ- 型ポケット、３…
（下側）第１ｎ型エピタキシャル層、４…（下側）第２
ｎ- 型ポケット、５…上側第１ｎ型エピタシシャル層、
６…上側第２ｎ- 型ポケット、１０，１１…ｐ+ 型埋め
込み層、２０…第２ｎ型エピタシシャル層、２１…ｐ型
ウェル、２２…ｐ+ 型プラグ、２３…ｐ+型分離層、２
４…ｎ+ 型グラフトベース、２５…ｎ型ベース、２６…
ｐ+ 型エミッタ、２７…ｐ+ 型コレクタ、２８…ｐ+ 拡
散層、２９…ｎ+ 拡散層、３０…ｎ型拡散膜、３１…ｎ
+ 拡散層、４０…絶縁膜、４１…素子分離絶縁膜、４２
…ゲート絶縁膜、Ｅ…エミッタ取り出し電極、Ｂ…ベー
ス取り出し電極、Ｃ…コレクタ取り出し電極、Ｇ…ゲー
ト電極、Ｓ…ソース電極、Ｄ…ドレイン電極。
（下側）第１ｎ型エピタキシャル層、４…（下側）第２
ｎ- 型ポケット、５…上側第１ｎ型エピタシシャル層、
６…上側第２ｎ- 型ポケット、１０，１１…ｐ+ 型埋め
込み層、２０…第２ｎ型エピタシシャル層、２１…ｐ型
ウェル、２２…ｐ+ 型プラグ、２３…ｐ+型分離層、２
４…ｎ+ 型グラフトベース、２５…ｎ型ベース、２６…
ｐ+ 型エミッタ、２７…ｐ+ 型コレクタ、２８…ｐ+ 拡
散層、２９…ｎ+ 拡散層、３０…ｎ型拡散膜、３１…ｎ
+ 拡散層、４０…絶縁膜、４１…素子分離絶縁膜、４２
…ゲート絶縁膜、Ｅ…エミッタ取り出し電極、Ｂ…ベー
ス取り出し電極、Ｃ…コレクタ取り出し電極、Ｇ…ゲー
ト電極、Ｓ…ソース電極、Ｄ…ドレイン電極。
Claims (8)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の第１拡散層
と、 前記半導体基板上に形成された第１半導体層と、 前記第１半導体層中に形成され、前記第１拡散層と接続
するように形成された第２導電型の第２拡散層と、 前記第１半導体層上に形成された第２半導体層とを有
し、 前記第１拡散層および前記第２拡散層で前記半導体基板
と前記第２半導体層とが電気的に分離されている半導体
装置。 - 【請求項２】前記第１半導体層が複数の半導体層の積層
体であり、 前記第２拡散層が前記複数の半導体層中のそれぞれに形
成された第２導電型の複数の拡散層から構成される請求
項１記載の半導体装置。 - 【請求項３】前記分離層の上層に形成されたコレクタ領
域となる第１導電型の埋め込み層と、前記第１導電型の
埋め込み層と接続するように形成された第１導電型のウ
ェルと、前記ウェル中に形成された第２導電型のベース
領域と、前記ベース領域中に形成された第１導電型のエ
ミッタ領域とを有するバイポーラトランジスタが形成さ
れている請求項１記載の半導体装置。 - 【請求項４】前記第２半導体層の上層に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲー
ト電極と、前記ゲート電極の両側部の前記第２半導体層
中に形成されたソース・ドレイン領域とを有する電界効
果トランジスタが形成されている請求項１記載の半導体
装置。 - 【請求項５】第１導電型の半導体基板に第２導電型の第
１拡散層を形成する工程と、 前記半導体基板上に第１半導体層を形成する工程と、 前記第１半導体層中に前記第１拡散層と接続するように
第２導電型の第２拡散層を形成する工程と、 前記第１半導体層の上層に第２半導体層を形成する工程
とを有し、 前記第１拡散層および前記第２拡散層を前記半導体基板
と前記第２半導体層の分離層とする半導体装置の製造方
法。 - 【請求項６】前記第１半導体層を形成する工程および前
記第２拡散層を形成する工程においては、半導体層の形
成および前記半導体層中への第２導電型の拡散層の形成
を２回以上繰り返すことにより、複数の半導体層の積層
体である第１半導体層と、前記複数の半導体層中のそれ
ぞれに形成された第２導電型の複数の拡散層から構成さ
れる第２拡散層とを形成する請求項５記載の半導体装置
の製造方法。 - 【請求項７】前記第２拡散層を形成する工程の後、前記
第２半導体層を形成する工程の前に、コレクタ領域とな
る第１導電型の埋め込み層を形成する工程をさらに有
し、 前記第２半導体層を形成する工程の後に、前記第１導電
型の埋め込み層と接続するように第１導電型のウェルを
形成する工程と、前記ウェル中に第２導電型のベース領
域を形成する工程と、前記ベース領域中に第１導電型の
エミッタ領域を形成する工程とをさらに有し、 バイポーラトランジスタを形成する請求項５記載の半導
体装置の製造方法。 - 【請求項８】前記第２半導体層を形成する工程の後に、
前記第２半導体層の上層にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上層にゲート電極を形成する工
程と、前記ゲート電極の両側部の前記第２半導体層中に
ソース・ドレイン領域を形成する工程とを有し、 電界効果トランジスタを形成する請求項５記載の半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35791897A JP3653963B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置およびその製造方法 |
| DE19857852A DE19857852B4 (de) | 1997-12-25 | 1998-12-15 | Halbleitervorrichtung und Verfahren zu deren Herstellung |
| US09/215,312 US6281565B1 (en) | 1997-12-25 | 1998-12-18 | Semiconductor device and method for producing the same |
| KR1019980058662A KR100563162B1 (ko) | 1997-12-25 | 1998-12-24 | 반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35791897A JP3653963B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186284A true JPH11186284A (ja) | 1999-07-09 |
| JP3653963B2 JP3653963B2 (ja) | 2005-06-02 |
Family
ID=18456612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35791897A Expired - Lifetime JP3653963B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6281565B1 (ja) |
| JP (1) | JP3653963B2 (ja) |
| KR (1) | KR100563162B1 (ja) |
| DE (1) | DE19857852B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111969052A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 一种具有多沟槽的双极结型晶体管 |
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|---|---|---|---|---|
| DE10206133C1 (de) * | 2002-02-14 | 2003-09-25 | Infineon Technologies Ag | Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET) |
| US6943426B2 (en) * | 2002-08-14 | 2005-09-13 | Advanced Analogic Technologies, Inc. | Complementary analog bipolar transistors with trench-constrained isolation diffusion |
| US7329940B2 (en) * | 2005-11-02 | 2008-02-12 | International Business Machines Corporation | Semiconductor structure and method of manufacture |
| JP5048242B2 (ja) * | 2005-11-30 | 2012-10-17 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| US9184097B2 (en) * | 2009-03-12 | 2015-11-10 | System General Corporation | Semiconductor devices and formation methods thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123577A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit including epitaxial base typ vertica l directional transistor |
| JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS63313860A (ja) * | 1987-06-17 | 1988-12-21 | Seiko Epson Corp | 半導体装置 |
| JPH03296259A (ja) * | 1990-04-13 | 1991-12-26 | Nec Corp | 半導体装置の製造方法 |
| KR930001288B1 (en) * | 1990-05-30 | 1993-02-25 | Samsung Electronics Co Ltd | Manufacturing method of complementary vertical pnp transistor |
| JPH053292A (ja) * | 1991-06-26 | 1993-01-08 | Sanyo Electric Co Ltd | 半導体集積回路 |
| EP0534632B1 (en) * | 1991-09-24 | 2002-01-16 | Matsushita Electronics Corporation, Ltd. | Semiconductor integrated circuit device and method of fabricating the same |
| JPH05102290A (ja) * | 1991-10-03 | 1993-04-23 | Rohm Co Ltd | 半導体装置 |
| US5856695A (en) * | 1991-10-30 | 1999-01-05 | Harris Corporation | BiCMOS devices |
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| JP3528350B2 (ja) * | 1995-08-25 | 2004-05-17 | ソニー株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-12-25 JP JP35791897A patent/JP3653963B2/ja not_active Expired - Lifetime
-
1998
- 1998-12-15 DE DE19857852A patent/DE19857852B4/de not_active Expired - Fee Related
- 1998-12-18 US US09/215,312 patent/US6281565B1/en not_active Expired - Lifetime
- 1998-12-24 KR KR1019980058662A patent/KR100563162B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111969052A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 一种具有多沟槽的双极结型晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6281565B1 (en) | 2001-08-28 |
| DE19857852B4 (de) | 2008-12-04 |
| KR100563162B1 (ko) | 2006-06-21 |
| JP3653963B2 (ja) | 2005-06-02 |
| DE19857852A1 (de) | 1999-07-01 |
| KR19990063457A (ko) | 1999-07-26 |
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