JPS62131558A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS62131558A JPS62131558A JP27186385A JP27186385A JPS62131558A JP S62131558 A JPS62131558 A JP S62131558A JP 27186385 A JP27186385 A JP 27186385A JP 27186385 A JP27186385 A JP 27186385A JP S62131558 A JPS62131558 A JP S62131558A
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- JP
- Japan
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- regions
- forming
- oxide film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一半導体基板内にバイポーラトランジスタ
およびＭＯＳトランジスタを一体形成する半導体集積回
路の製造方法に関するものである。
およびＭＯＳトランジスタを一体形成する半導体集積回
路の製造方法に関するものである。
従来の技術
バイポーラトランジスタとｃＭｏｓ （相補形ＭＯ８）
トランジスタとを同一半導体基板内に集積化した従来の
半導体集積回路は、第２図（ａ）〜（＋５＞に示すよう
な工程流れ図に従って形成されていた。
トランジスタとを同一半導体基板内に集積化した従来の
半導体集積回路は、第２図（ａ）〜（＋５＞に示すよう
な工程流れ図に従って形成されていた。
以下、第２図を参照して従来の半導体集積回路の構造と
その製造方法について説明する。
その製造方法について説明する。
まず、第２図（！Ｌ）のように、ｐ型巣結晶シリコン基
板１の上面に、ｎ型埋め込み領域２，２１及びｐ型埋め
込み領域３．３１ｉ選択的に形成したのち、同上に、ｎ
型シリコンエピタキ７ヤル層４を形成し、つづいて、ｐ
型不純物の拡散でｐ型埋め込み領域３の上にはこれに繋
がるｐ型分離領域５企、ｐ型埋め込み領域３１の上には
これに繋がるｐウェル領域６を、それぞれ、選択的に形
成する。
板１の上面に、ｎ型埋め込み領域２，２１及びｐ型埋め
込み領域３．３１ｉ選択的に形成したのち、同上に、ｎ
型シリコンエピタキ７ヤル層４を形成し、つづいて、ｐ
型不純物の拡散でｐ型埋め込み領域３の上にはこれに繋
がるｐ型分離領域５企、ｐ型埋め込み領域３１の上には
これに繋がるｐウェル領域６を、それぞれ、選択的に形
成する。
こののち、ｐ型分離領域６とｐウェル領域６との間の基
板上に選択酸化法によりＭＯＳトランジスタ間を分離す
る領域に厚いシリコン酸化膜７を形成した後、ｋＯＳト
ランジスタが形成される領域にＭＯＳ ）ランジスタ用
のゲート酸化膜となる薄い７リコン酸化膜８を形成し、
さらにこの上に多結晶７リコン等の導電膜を選択的に形
成してゲート電極９を形成する。尚、図中領域ム、領域
Ｂ及び領域Ｃで区分して示す領域はそれぞれＮＰＮ）ラ
ンジスタ、ＰチャンネルＭＯ３）ランジスタ及びＮチャ
ンネルＭＯＳトランジスタを形成する領域である。
板上に選択酸化法によりＭＯＳトランジスタ間を分離す
る領域に厚いシリコン酸化膜７を形成した後、ｋＯＳト
ランジスタが形成される領域にＭＯＳ ）ランジスタ用
のゲート酸化膜となる薄い７リコン酸化膜８を形成し、
さらにこの上に多結晶７リコン等の導電膜を選択的に形
成してゲート電極９を形成する。尚、図中領域ム、領域
Ｂ及び領域Ｃで区分して示す領域はそれぞれＮＰＮ）ラ
ンジスタ、ＰチャンネルＭＯ３）ランジスタ及びＮチャ
ンネルＭＯＳトランジスタを形成する領域である。
次に、第２図（ｂ）のように、ボロンを選択的にイオン
注入して、領域ＢＫＰチャンネルＭＯ８）ランジスタの
ソース領域１０及びドレイン領域１０１を形成し、又、
領域Ｂ、ｌ！：Ｃの間にガートバンド領域１１を形成す
る。この処理で形成したソース領域１０とドレイン領域
１０１のシート抵抗は、５０〜１５０Ω／口である。
注入して、領域ＢＫＰチャンネルＭＯ８）ランジスタの
ソース領域１０及びドレイン領域１０１を形成し、又、
領域Ｂ、ｌ！：Ｃの間にガートバンド領域１１を形成す
る。この処理で形成したソース領域１０とドレイン領域
１０１のシート抵抗は、５０〜１５０Ω／口である。
さらに、第２図（（＋）のように、領域人にボロンを選
択的にイオン注入し、ベース領域１２を形成する。この
ベース領域１２のシート抵抗は、バイポーラトランジス
タの高速止金実現することを意図し、ＰチャンネルＭＯ
３）ランジスタのソースおよびドレイン領域のシート抵
抗よりも高い２００〜１０００Ω／口に設定されている
。
択的にイオン注入し、ベース領域１２を形成する。この
ベース領域１２のシート抵抗は、バイポーラトランジス
タの高速止金実現することを意図し、ＰチャンネルＭＯ
３）ランジスタのソースおよびドレイン領域のシート抵
抗よりも高い２００〜１０００Ω／口に設定されている
。
次に、第２図（ｄ）のように、領域入内に、砒素あるい
はリンを選択的にイオン注入してエミッタ領域１３とコ
レクタコンタクト領域１４を形成し、又、領域Ｃ内にも
同時にＮチャンネルＭＯＳ ）ランジスタのソース領域
１５及びドレイン領域１５１を形成する。
はリンを選択的にイオン注入してエミッタ領域１３とコ
レクタコンタクト領域１４を形成し、又、領域Ｃ内にも
同時にＮチャンネルＭＯＳ ）ランジスタのソース領域
１５及びドレイン領域１５１を形成する。
最後に、第２図（＋５）のように層間地縁膜となるＰＳ
Ｇ膜１６を表面に形成した後、コンタクト窓を開け、こ
の部分にアルミニウム電極１７全形成する。
Ｇ膜１６を表面に形成した後、コンタクト窓を開け、こ
の部分にアルミニウム電極１７全形成する。
発明が解決しようとする問題点
このような従来の製造方法では、ＰチャンネルＭＯ８）
ランジスタのソースおよびドレイン領域と、ＮＰＮトラ
ンジスタのベース領域のシート抵抗を異らせるため、ボ
ロンイオンの注入を分離している。このため、半導体集
積回路の製造工程が複雑となる問題があった。
ランジスタのソースおよびドレイン領域と、ＮＰＮトラ
ンジスタのベース領域のシート抵抗を異らせるため、ボ
ロンイオンの注入を分離している。このため、半導体集
積回路の製造工程が複雑となる問題があった。
本発明は、このような問題点を解決するもので、ＮＰＮ
）ランジスタのベース領域の形成とＰチャンネルＭＯ
Ｓトランジスタのソース、ドレイン領域とを同時に、し
かもそれらの電気的特性を損なわないで形成する方法？
提供することと目的とするものである。
）ランジスタのベース領域の形成とＰチャンネルＭＯ
Ｓトランジスタのソース、ドレイン領域とを同時に、し
かもそれらの電気的特性を損なわないで形成する方法？
提供することと目的とするものである。
問題点金跡決するための手段
この間電点ヲ屏決するために本発明は、ＮチャンネルＭ
ＯＳトランジスタのノース・ドレイン領域及びＮＰＮ）
ランジスタのエミッタ領域？イオン注入等の方法によっ
て形成した後、選択酸化法を用いて、ＰチャンネルＭＯ
５）ランジスタのソース・ドレイン形成予定領域よりも
前記被イオン注入領域に厚い酸化膜を形成した後、イオ
ン注入等の方法を用いて、同時にＰチャンネルＭＯ８）
ランジスタの低抵抗のソース愉ドレイン領域とＮＰＮ）
ランジスタの高抵抗のベース領域を形成することによっ
て簡便に集積回路を製造すること？可能にするものであ
る。
ＯＳトランジスタのノース・ドレイン領域及びＮＰＮ）
ランジスタのエミッタ領域？イオン注入等の方法によっ
て形成した後、選択酸化法を用いて、ＰチャンネルＭＯ
５）ランジスタのソース・ドレイン形成予定領域よりも
前記被イオン注入領域に厚い酸化膜を形成した後、イオ
ン注入等の方法を用いて、同時にＰチャンネルＭＯ８）
ランジスタの低抵抗のソース愉ドレイン領域とＮＰＮ）
ランジスタの高抵抗のベース領域を形成することによっ
て簡便に集積回路を製造すること？可能にするものであ
る。
作用
この構成により、バイポーラトランジスタのペース領Ｒ
トＭ ＯＳ ）ランジスタのソース及びドレイン領域全
同一の工程で形成することができる。
トＭ ＯＳ ）ランジスタのソース及びドレイン領域全
同一の工程で形成することができる。
又、ペース領域ヲ、活性ベース領域とベースコンタクト
領域？備えた、いわゆるクラフトベース構造にすること
もできる。
領域？備えた、いわゆるクラフトベース構造にすること
もできる。
実施例
本発明の半導体集積面路の製造方法の一実７布例金第１
図（ＩＬ）〜Φ）の工程流れ図を参照して説明する。
図（ＩＬ）〜Φ）の工程流れ図を参照して説明する。
まず、第１図（２Ｌ）のように、Ｐ型巣結晶シリコン基
板１の中に、アンチモンあるいは砒素を選択的にドープ
してｎ型埋め込み領域２，２１ｉ形成しつづいて、ボロ
ンを選択的にドープしてＰ型埋め込み領域３．３１ｉ形
成する。なお、図中領域人。
板１の中に、アンチモンあるいは砒素を選択的にドープ
してｎ型埋め込み領域２，２１ｉ形成しつづいて、ボロ
ンを選択的にドープしてＰ型埋め込み領域３．３１ｉ形
成する。なお、図中領域人。
領域Ｂ及び領域Ｃで区分して示す領域は第２図と同様に
それぞれＮＰＮ ）う／ジスタ、ＰチャンネルＭＯ５）
ランジスタ及びＮチャンネルＭＯＳトランジスタを形成
する領域である。
それぞれＮＰＮ ）う／ジスタ、ＰチャンネルＭＯ５）
ランジスタ及びＮチャンネルＭＯＳトランジスタを形成
する領域である。
次いで、第１図（ｂ）のように、表面全体に比抵抗カ０
．５〜１０２ｃｍのｎ型シリコンエピタキシャル層４と
成長させる。
．５〜１０２ｃｍのｎ型シリコンエピタキシャル層４と
成長させる。
この後、第１図（Ｃ）のように、Ｐ型埋め込み領域３．
３１に対応するｎ型エピタキシャル層表面部分に、ボロ
ンを選択的にドープして、Ｐ型埋め込み領域３の上には
これに繋がる分離領域６を形成し、Ｐ型埋め込み領域３
１の上にはＮチャンネルＭＯＳ）ランジスタを形成する
ためのＰウェル領域６金、それぞれ形成する。
３１に対応するｎ型エピタキシャル層表面部分に、ボロ
ンを選択的にドープして、Ｐ型埋め込み領域３の上には
これに繋がる分離領域６を形成し、Ｐ型埋め込み領域３
１の上にはＮチャンネルＭＯＳ）ランジスタを形成する
ためのＰウェル領域６金、それぞれ形成する。
次に、第１図（ｄ）のように、選択酸化法により、領域
ＢとＣの表面に厚いシリコン酸化膜７を形成する。
ＢとＣの表面に厚いシリコン酸化膜７を形成する。
つづいて、第１図（６）のように表面にゲート酸化膜と
なる薄いシリコン酸化膜８を形成し、さらに、このゲー
ト酸化膜の上にポリシリコン等のゲート電極９を形成す
る。
なる薄いシリコン酸化膜８を形成し、さらに、このゲー
ト酸化膜の上にポリシリコン等のゲート電極９を形成す
る。
次に、第１図（ｆ）のように表面にシリコン窒化膜１９
を形成後、このシリコン窒化膜１９の所定の領域に開口
を設け、砒素あるいはリンをイオン注入し、領域大には
？型のエミッタ領域１３及びコレクタコンタクト領域１
４を、領域ＢＫはｎ”７１のボトムゲートコンタクト領
域１８を、そして領域ＣにはＷ型のソース領域１５及び
ドレイン領域１５１？−挙に形成する。
を形成後、このシリコン窒化膜１９の所定の領域に開口
を設け、砒素あるいはリンをイオン注入し、領域大には
？型のエミッタ領域１３及びコレクタコンタクト領域１
４を、領域ＢＫはｎ”７１のボトムゲートコンタクト領
域１８を、そして領域ＣにはＷ型のソース領域１５及び
ドレイン領域１５１？−挙に形成する。
次に、基板表面を熱酸化法で酸化すると、シリコン窒化
膜で表面を覆われていない、前記のｎ型拡散領域１３，
１４，１５，１５１．１８のみ選択的に酸化され、した
がってこれらの？型領域上のみ比較的浮い酸化膜を局部
的に形成することができる。
膜で表面を覆われていない、前記のｎ型拡散領域１３，
１４，１５，１５１．１８のみ選択的に酸化され、した
がってこれらの？型領域上のみ比較的浮い酸化膜を局部
的に形成することができる。
つづいて、第１図（ｇ）のようにシリコン窒化嗅？全面
除去し、レジスト膜を塗布した後レジスト膜の所定領域
に開口を設け、ボロンをイオン注入し領域大にはベース
領域１２を、領域ＢにはＰチャンネルＭＯＳ）ランジス
タのソース領域１ｏ及びドレイン領域１ｏ １ ’ｆｒ
：、又、領域ＢとＣの間にはカードバンド領域１１を形
成する〇 このとき、エミッタ領域１３の上のシリコン酸化膜の厚
みは、周囲のシリコン酸化膜の厚みより大であり、ベー
スを形成すると、エミッタ直下の活性ベース領域が低不
純物濃度で、エミッタ領域の周囲のベースコンタクト領
域が高い不純物濃度のクラフトベース構造が形成される
。一方、領域Ｂのソース領域１ｏ及びドレイン領域１０
１上のシリコン酸化膜の厚みは、エミッタ領域１３の上
のシリコン酸化膜の厚みより小さいため、ソース領域及
びドレイン領域の不純物濃度全活性ベース領域よりも高
くすることができる。
除去し、レジスト膜を塗布した後レジスト膜の所定領域
に開口を設け、ボロンをイオン注入し領域大にはベース
領域１２を、領域ＢにはＰチャンネルＭＯＳ）ランジス
タのソース領域１ｏ及びドレイン領域１ｏ １ ’ｆｒ
：、又、領域ＢとＣの間にはカードバンド領域１１を形
成する〇 このとき、エミッタ領域１３の上のシリコン酸化膜の厚
みは、周囲のシリコン酸化膜の厚みより大であり、ベー
スを形成すると、エミッタ直下の活性ベース領域が低不
純物濃度で、エミッタ領域の周囲のベースコンタクト領
域が高い不純物濃度のクラフトベース構造が形成される
。一方、領域Ｂのソース領域１ｏ及びドレイン領域１０
１上のシリコン酸化膜の厚みは、エミッタ領域１３の上
のシリコン酸化膜の厚みより小さいため、ソース領域及
びドレイン領域の不純物濃度全活性ベース領域よりも高
くすることができる。
最後に、第１１（ｈ）のように、層間絶縁膵となるＰＳ
Ｇ膜を形成した後、コンタクト窓を開口し、この部分に
アルミニウム電極１７を形成する。
Ｇ膜を形成した後、コンタクト窓を開口し、この部分に
アルミニウム電極１７を形成する。
発明の効果
以上のように、本発明によれば、ＮＰＮトランジスタの
電流増幅率を高め、ペース拡がり抵抗を小さくすること
が可能なペース領域と、ＰチャンネルＭＯＳ ｌ＝ラン
ジスタのオン抵抗金小さくできるソース領域及びドレイ
ン領域を、同一の工程で形成することができるため、製
造工程を簡素化でき、経済的効果が大きい。
電流増幅率を高め、ペース拡がり抵抗を小さくすること
が可能なペース領域と、ＰチャンネルＭＯＳ ｌ＝ラン
ジスタのオン抵抗金小さくできるソース領域及びドレイ
ン領域を、同一の工程で形成することができるため、製
造工程を簡素化でき、経済的効果が大きい。
第１図は本発明の実施例による半導体集積回路の製造方
法を示す工程順断面図、第２図は従来の半導体集積回路
の製造方法を示す工程順断面図である。 １・・・・・・Ｐ型車結晶シリコン基板、２，２１・・
・・・・ｎ型埋め込み領域、３．３１・・・・・・Ｐ型
埋め込み領域、４・山・・ｎ型シリコンエピタキシャル
層、５・・・・・・分離領域、６・・・・・・Ｐウェル
領域、７・・・・・・厚いシリコン酸化膜、８・・・・
・・シリコン酸化膜、９・・・・・・ゲート電極、１０
・・・・・・ＰチャンネルＭＯＳ）ランジスタのソース
領域、１０１・・・・・・ＰチャンネルＭＯＳトランジ
スタのドレイン領域、１１・・・・・・ガートバンド領
域、１２・・・・・・ペース領域、１３・・・・・・エ
ミッタ領域、１４・・・・・・コレクタコンタクト領域
、１５・・・・・・ＮチャンネルＭＯＳトランジスタの
ソース領域、１５１・・・・・・ＮチャンネルＭＯＳ
トランジスタのドレイン領域、１６・・・・・・ＰＳＧ
膜、１７・・・・・・アルミニウム電極、１８・・・・
・・ＰチャンネルＭＯＳ）ランジスタのボトムゲートコ
ンタクト領ｔｆｉ、１９・・・・・・シリコン窒化膜。 第１図 第１図 第２図 第２図
法を示す工程順断面図、第２図は従来の半導体集積回路
の製造方法を示す工程順断面図である。 １・・・・・・Ｐ型車結晶シリコン基板、２，２１・・
・・・・ｎ型埋め込み領域、３．３１・・・・・・Ｐ型
埋め込み領域、４・山・・ｎ型シリコンエピタキシャル
層、５・・・・・・分離領域、６・・・・・・Ｐウェル
領域、７・・・・・・厚いシリコン酸化膜、８・・・・
・・シリコン酸化膜、９・・・・・・ゲート電極、１０
・・・・・・ＰチャンネルＭＯＳ）ランジスタのソース
領域、１０１・・・・・・ＰチャンネルＭＯＳトランジ
スタのドレイン領域、１１・・・・・・ガートバンド領
域、１２・・・・・・ペース領域、１３・・・・・・エ
ミッタ領域、１４・・・・・・コレクタコンタクト領域
、１５・・・・・・ＮチャンネルＭＯＳトランジスタの
ソース領域、１５１・・・・・・ＮチャンネルＭＯＳ
トランジスタのドレイン領域、１６・・・・・・ＰＳＧ
膜、１７・・・・・・アルミニウム電極、１８・・・・
・・ＰチャンネルＭＯＳ）ランジスタのボトムゲートコ
ンタクト領ｔｆｉ、１９・・・・・・シリコン窒化膜。 第１図 第１図 第２図 第２図
Claims (1)
- 一導電型の半導体基板上に、これとは逆導電型の第１お
よび第２の領域を分離して形成する工程と、前記半導体
基板の表面にゲート酸化膜を形成したのち、前記第２の
領域上に位置する前記ゲート酸化膜の上にゲート電極を
形成する工程と、前記第１の領域内に同領域と同一導電
型の不純物をイオン注入して高不純物濃度領域を形成す
る工程と、前記高不純物濃度領域上に選択的に他の領域
よりも比較的厚い酸化膜を形成する工程と、前記半導体
基板と同一導電型の不純物をイオン注入し、前記第１の
領域内にベース領域を、前記第２の領域内にソース及び
ドレイン領域をそれぞれ、同時形成する工程とを有する
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27186385A JPS62131558A (ja) | 1985-12-03 | 1985-12-03 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27186385A JPS62131558A (ja) | 1985-12-03 | 1985-12-03 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131558A true JPS62131558A (ja) | 1987-06-13 |
Family
ID=17505942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27186385A Pending JPS62131558A (ja) | 1985-12-03 | 1985-12-03 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131558A (ja) |
-
1985
- 1985-12-03 JP JP27186385A patent/JPS62131558A/ja active Pending
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