JPH05218437A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH05218437A JPH05218437A JP1154292A JP1154292A JPH05218437A JP H05218437 A JPH05218437 A JP H05218437A JP 1154292 A JP1154292 A JP 1154292A JP 1154292 A JP1154292 A JP 1154292A JP H05218437 A JPH05218437 A JP H05218437A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- diode
- vertical mos
- effect transistor
- mos field
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】縦型ＭＯＳＦＥＴの静電耐圧（特にＭＩＬ法）
を多結晶シリコン・ダイオードの内部抵抗を小さくする
ことにより向上させる。 【構成】縦型ＭＯＳＦＥＴのゲートとソース電極間に形
成されている多結晶シリコン・ダイオード部２２のＰ領
域６ｂのイオン注入量を１×１０15ｃｍ-2以上もしくは
１×１０18ｃｍ-3以上にすることにより、ダイオード内
部抵抗を小さくし、容易に静電耐圧を向上できる。
を多結晶シリコン・ダイオードの内部抵抗を小さくする
ことにより向上させる。 【構成】縦型ＭＯＳＦＥＴのゲートとソース電極間に形
成されている多結晶シリコン・ダイオード部２２のＰ領
域６ｂのイオン注入量を１×１０15ｃｍ-2以上もしくは
１×１０18ｃｍ-3以上にすることにより、ダイオード内
部抵抗を小さくし、容易に静電耐圧を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳ電界効果ト
ランジスタの静電耐圧の向上に関する。
ランジスタの静電耐圧の向上に関する。
【０００２】
【従来の技術】従来、縦型ＭＯＳＦＥＴは、図６（ａ）
に示すように、Ｎ+ 半導体基板１上にＮ- エピタキシャ
ル層２が形成されている。多結晶ダイオード部２２の下
にＰウェル領域３を形成後、素子部２１のＮ- エピタキ
シャル層２上に、ゲート酸化膜５を２０〜２００ｎｍ成
長させるとともにＰウェル領域３の酸化膜４が形成され
た上に多結晶シリコン層６を３００〜６００ｎｍ成長さ
せていた。次に、図６（ｂ）に示すように、フォトリソ
グラフィ技術を用いて、所定の領域を残し多結晶シリコ
ン層６をエッチングし８〜１４×１０13ｃｍ-2のベース
・イオン注入８を行い、Ｐベース領域９および約１×１
０17ｃｍ-3以下の多結晶シリコン・ダイオードのＰ領域
６を形成する。次に、図６（ｃ）に示すように、レジス
ト１０をマスクとして、例えばリンもしくはヒ素を５〜
１０×１０15ｃｍ-2イオン注入し、ソース領域１２およ
び、Ｎ+ ポリシリコン・ダイオード領域６ａを形成す
る。ポリシリコン６中のレジスト１０でマスクされた領
域６ｂは、ベース・イオン注入量により決定されたＰ領
域となる。最後に、図６（ｄ）に示すように、層間絶縁
膜１３を４００〜１，０００ｎｍ成長させ、ソース電極
１４およびゲート電極１５，ドレイン電極１６を形成す
る。
に示すように、Ｎ+ 半導体基板１上にＮ- エピタキシャ
ル層２が形成されている。多結晶ダイオード部２２の下
にＰウェル領域３を形成後、素子部２１のＮ- エピタキ
シャル層２上に、ゲート酸化膜５を２０〜２００ｎｍ成
長させるとともにＰウェル領域３の酸化膜４が形成され
た上に多結晶シリコン層６を３００〜６００ｎｍ成長さ
せていた。次に、図６（ｂ）に示すように、フォトリソ
グラフィ技術を用いて、所定の領域を残し多結晶シリコ
ン層６をエッチングし８〜１４×１０13ｃｍ-2のベース
・イオン注入８を行い、Ｐベース領域９および約１×１
０17ｃｍ-3以下の多結晶シリコン・ダイオードのＰ領域
６を形成する。次に、図６（ｃ）に示すように、レジス
ト１０をマスクとして、例えばリンもしくはヒ素を５〜
１０×１０15ｃｍ-2イオン注入し、ソース領域１２およ
び、Ｎ+ ポリシリコン・ダイオード領域６ａを形成す
る。ポリシリコン６中のレジスト１０でマスクされた領
域６ｂは、ベース・イオン注入量により決定されたＰ領
域となる。最後に、図６（ｄ）に示すように、層間絶縁
膜１３を４００〜１，０００ｎｍ成長させ、ソース電極
１４およびゲート電極１５，ドレイン電極１６を形成す
る。
【０００３】
【発明が解決しようとする課題】かかる従来の縦型ＭＯ
ＳＦＥＴにおいて、静電耐圧を向上させる方法として
は、図４に示すように、ゲート電極端子１７とソース電
極１４との間に形成する多結晶シリコン・ダイオード３
１およびゲート電極端子１７とゲート電極１５の間に形
成する多結晶シリコン抵抗３２とが考えられてきた。特
に、多結晶シリコンの保護ダイオード３１の内部抵抗は
降伏時の電圧を低くし、保護効果を高めるためには小さ
い抵抗であることが望ましい。しかしながら、従来の多
結晶シリコン・ダイオードは、ベース注入量にのみで決
定していたため、ダイオード３１の内部抵抗を小さくす
ることが困難であった。
ＳＦＥＴにおいて、静電耐圧を向上させる方法として
は、図４に示すように、ゲート電極端子１７とソース電
極１４との間に形成する多結晶シリコン・ダイオード３
１およびゲート電極端子１７とゲート電極１５の間に形
成する多結晶シリコン抵抗３２とが考えられてきた。特
に、多結晶シリコンの保護ダイオード３１の内部抵抗は
降伏時の電圧を低くし、保護効果を高めるためには小さ
い抵抗であることが望ましい。しかしながら、従来の多
結晶シリコン・ダイオードは、ベース注入量にのみで決
定していたため、ダイオード３１の内部抵抗を小さくす
ることが困難であった。
【０００４】
【課題を解決するための手段】本発明によれば、半導体
基板裏面にドレイン電極を有し、表面にゲート電極とソ
ース電極と保護ダイオードとを有する縦型ＭＯＳ電界効
果トランジスタに於いて、保護ダイオードは不純物を１
×１０18ｃｍ-3以上含む多結晶シリコンのＰＮ接合で形
成されている縦型ＭＯＳ電界効果トランジスタを得る。
基板裏面にドレイン電極を有し、表面にゲート電極とソ
ース電極と保護ダイオードとを有する縦型ＭＯＳ電界効
果トランジスタに於いて、保護ダイオードは不純物を１
×１０18ｃｍ-3以上含む多結晶シリコンのＰＮ接合で形
成されている縦型ＭＯＳ電界効果トランジスタを得る。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ）は本発明の一実施例の半導体チ
ップの断面図である。Ｎチャンネル型縦型ＭＯＳ電界効
果トランジスタについて述べる。このチップの製造に当
たっては、まず図１（ａ）に示すように、Ｎ+ 半導体基
板１の上にＮ- エピタキシャル層２を形成し、多結晶ダ
イオード部２２の下にＰウェル領域３を形成後、素子部
２１のＮ- エピタキシャル層２上にゲート酸化膜５を２
０〜２００ｎｍ成長させ、Ｐウェル領域３の酸化膜４を
形成した上に多結晶シリコン層６を約３００〜６００ｎ
ｍ成長させる。次に、多結晶シリコン・ダイオード・ボ
ロン・イオン注入７を１〜３×１０15ｃｍ-2行い、多結
晶シリコン濃度を１×１０18ｃｍ-2にする。次に、図１
（ｂ）に示すように、フォト・リソグラフィ技術を用い
て、所定の領域を残し、多結晶シリコン層６をエッチン
グする。次に、８〜１４×１０13ｃｍ-2のベース・イオ
ン注入８を行いＰベース領域９を２〜５μｍ形成すると
共に多結晶シリコン・ダイオードにも注入する。図１
（ｃ）に示すように、レジスト１０を用いてソース領域
１２と多結晶シリコン・ダイオードのＮ+ 領域６ａとを
形成する。多結晶シリコン６のレジスト１０でおおわれ
ている領域６ｂのボロン・イオン注入量は、約１〜３×
１０15ｃｍ-2となっている。
ップの断面図である。Ｎチャンネル型縦型ＭＯＳ電界効
果トランジスタについて述べる。このチップの製造に当
たっては、まず図１（ａ）に示すように、Ｎ+ 半導体基
板１の上にＮ- エピタキシャル層２を形成し、多結晶ダ
イオード部２２の下にＰウェル領域３を形成後、素子部
２１のＮ- エピタキシャル層２上にゲート酸化膜５を２
０〜２００ｎｍ成長させ、Ｐウェル領域３の酸化膜４を
形成した上に多結晶シリコン層６を約３００〜６００ｎ
ｍ成長させる。次に、多結晶シリコン・ダイオード・ボ
ロン・イオン注入７を１〜３×１０15ｃｍ-2行い、多結
晶シリコン濃度を１×１０18ｃｍ-2にする。次に、図１
（ｂ）に示すように、フォト・リソグラフィ技術を用い
て、所定の領域を残し、多結晶シリコン層６をエッチン
グする。次に、８〜１４×１０13ｃｍ-2のベース・イオ
ン注入８を行いＰベース領域９を２〜５μｍ形成すると
共に多結晶シリコン・ダイオードにも注入する。図１
（ｃ）に示すように、レジスト１０を用いてソース領域
１２と多結晶シリコン・ダイオードのＮ+ 領域６ａとを
形成する。多結晶シリコン６のレジスト１０でおおわれ
ている領域６ｂのボロン・イオン注入量は、約１〜３×
１０15ｃｍ-2となっている。
【０００７】次に、図１（ｄ）に示すように、層間絶縁
膜１３を４００〜１，０００ｎｍ成長させ、ソース電極
１４，ゲート電極１５，ドレイン電極１６を形成する。
膜１３を４００〜１，０００ｎｍ成長させ、ソース電極
１４，ゲート電極１５，ドレイン電極１６を形成する。
【０００８】図２は本発明の他の実施例を示すもので、
フォトリソグラフィ技術を用いて、多結晶シリコン・ダ
イオード部のみに１〜３×１０15ｃｍ-2のボロン・イオ
ン注入を行った例である。本実施例により、素子部と独
立してイオン注入量を決定できる利点がある。
フォトリソグラフィ技術を用いて、多結晶シリコン・ダ
イオード部のみに１〜３×１０15ｃｍ-2のボロン・イオ
ン注入を行った例である。本実施例により、素子部と独
立してイオン注入量を決定できる利点がある。
【０００９】図３は、本発明の更に他の実施例を示すも
ので、図１（ａ）までは同様で、図３（ｂ）で酸化膜１
８を用いてダイオード部にリンを拡散せず、素子部２１
の多結晶シリコンには、リンを拡散し、多結晶シリコン
抵抗の抵抗値を小さくし、スイッチング・スピードを向
上したものである。
ので、図１（ａ）までは同様で、図３（ｂ）で酸化膜１
８を用いてダイオード部にリンを拡散せず、素子部２１
の多結晶シリコンには、リンを拡散し、多結晶シリコン
抵抗の抵抗値を小さくし、スイッチング・スピードを向
上したものである。
【００１０】上記にＮチャンネル型の縦型ＭＯＳ電界効
果トランジスタについて述べてきたが、Ｐチャンネル型
のものについても同様であることは言うまでもまい。ま
たこれら実施例の工程の組み合わせもしくは入れ換えは
可能である。
果トランジスタについて述べてきたが、Ｐチャンネル型
のものについても同様であることは言うまでもまい。ま
たこれら実施例の工程の組み合わせもしくは入れ換えは
可能である。
【００１１】
【発明の効果】以上説明したように、本発明は、多結晶
シリコン・ダイオードのイオン注入量を１×１０15ｃｍ
-2もしくは、１×１０18ｃｍ-3以上の濃度にすることに
より、容易に、静電耐圧を向上できるという結果を有す
る。
シリコン・ダイオードのイオン注入量を１×１０15ｃｍ
-2もしくは、１×１０18ｃｍ-3以上の濃度にすることに
より、容易に、静電耐圧を向上できるという結果を有す
る。
【図１】本発明の一実施例を製造工程順に示した断面図
【図２】本発明の他の実施例を製造工程順に示した断面
図
図
【図３】本発明の更に他の実施例を製造工程順に示した
断面図
断面図
【図４】多結晶シリコン・ダイオードおよび抵抗入りの
従来の縦型ＭＯＳＦＥＴの回路図である。
従来の縦型ＭＯＳＦＥＴの回路図である。
【図５】多結晶シリコン・ダイオード部のイオン注入量
と静電耐圧の関係を示した図
と静電耐圧の関係を示した図
【図６】従来例を製造工程順に示した断面図
１ Ｎ+ 半導体基板 ２ Ｎ- エピタキシャル層 ３ Ｐウェル領域 ４ 酸化膜 ５ ゲート酸化膜 ６ 多結晶シリコン ６ａ Ｎ+ 多結晶シリコン領域 ６ｂ Ｐ多結晶シリコン領域 ７ 多結晶シリコン・ダイオード・イオン注入 ８ Ｐベース・イオン注入 ９ Ｐベース領域 １０，１７ レジスト １１ Ｎ+ ソース・イオン注入 １２ Ｎ+ ソース領域 １３ 層間絶縁膜 １４ ソース電極 １５ ゲート電極 １６ ドレイン電極 １８ 酸化膜 ２１ 素子部 ２２ 多結晶シリコン・ダイオード部 ３１ 多結晶シリコン・ダイオード ３２ 多結晶シリコン・抵抗 ４１ 抵抗１ ４２ Ｃ（容量） ４３ 抵抗２ ４４ 電源 ４５ デバイス
Claims (1)
- 【請求項１】 表面にソース電極及びゲート酸化膜に形
成された多結晶シリコン・ゲート電極、裏面にドレイン
電極が形成された縦型ＭＯＳ電界効果トランジスタにお
いて、酸化膜状に不純物濃度１×１０18ｃｍ-3以上の多
結晶シリコンに形成されたＰＮ接合でなる多結晶シリコ
ン・ダイオードを有し、該多結晶シリコン・ダイオード
を前記ソース電極と前記多結晶シリコン・ゲート電極と
の間に接続したことを特徴とする縦型ＭＯＳ電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154292A JPH05218437A (ja) | 1992-01-27 | 1992-01-27 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154292A JPH05218437A (ja) | 1992-01-27 | 1992-01-27 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218437A true JPH05218437A (ja) | 1993-08-27 |
Family
ID=11780856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154292A Pending JPH05218437A (ja) | 1992-01-27 | 1992-01-27 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| KR100331540B1 (ko) * | 2000-06-23 | 2002-04-06 | 김덕중 | 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 |
-
1992
- 1992-01-27 JP JP1154292A patent/JPH05218437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| KR100331540B1 (ko) * | 2000-06-23 | 2002-04-06 | 김덕중 | 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |