JPS6197973A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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- JPS6197973A JPS6197973A JP59219636A JP21963684A JPS6197973A JP S6197973 A JPS6197973 A JP S6197973A JP 59219636 A JP59219636 A JP 59219636A JP 21963684 A JP21963684 A JP 21963684A JP S6197973 A JPS6197973 A JP S6197973A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電力用縦型のＭＯＳＦＥＴの製造方法に関す
るものである。
るものである。
従来例の構成とその問題点
近年、電力用縦型ＭＯ８ＦＥＴは、電源回路等の分野で
多く利用されるようになってきたつ以下、図面を参照し
ながら、上述したような従来の電力用縦型ＭＯ５ＦＥＴ
について説明を行う。
多く利用されるようになってきたつ以下、図面を参照し
ながら、上述したような従来の電力用縦型ＭＯ５ＦＥＴ
について説明を行う。
第１図は、従来の縦型ＭＯ５ＦＥＴの構造断面図を示す
、第１図において、１はソース電極、２は層間絶縁のた
めの５ｉｎ２膜、３はゲート電極、４はソース領域、５
はバックゲート領域、６はバックゲート領域５との接合
部の耐圧を向上させるために設けられたドレインバッフ
ァ領域、７はドレイン領域である。
、第１図において、１はソース電極、２は層間絶縁のた
めの５ｉｎ２膜、３はゲート電極、４はソース領域、５
はバックゲート領域、６はバックゲート領域５との接合
部の耐圧を向上させるために設けられたドレインバッフ
ァ領域、７はドレイン領域である。
以上のように構成された縦型ＭＯ８ＦＥＴについて、以
下その動作について説明する。まず、構成を具体的に述
べるだめにＰチャネル型ＭＯ８ＦＥＴの動作について説
明する。尚、この場合は、４はＰ＋領域、６はｎ領域、
６はＰ−領域、７はＰ＋領域となる。ソース４に対して
ドレイン７をマイナス電位とするとし、ゲート３をソー
ス電位を等しくすると、ゲート３とバックゲート５との
オーバーラツプ部にチャネルは形成されず、ソース４と
ドレイン７に電流は流れない。ゲート３にソース４より
も負の電圧を印加してゆくと、チャネルがオーバーラツ
プ領域に形成され、電流が流れる。
下その動作について説明する。まず、構成を具体的に述
べるだめにＰチャネル型ＭＯ８ＦＥＴの動作について説
明する。尚、この場合は、４はＰ＋領域、６はｎ領域、
６はＰ−領域、７はＰ＋領域となる。ソース４に対して
ドレイン７をマイナス電位とするとし、ゲート３をソー
ス電位を等しくすると、ゲート３とバックゲート５との
オーバーラツプ部にチャネルは形成されず、ソース４と
ドレイン７に電流は流れない。ゲート３にソース４より
も負の電圧を印加してゆくと、チャネルがオーバーラツ
プ領域に形成され、電流が流れる。
次に、従来例のもつ欠点を第２図を用いて説明する。第
２図は、従来の縦型ＭＯ５ＦＥＴの等何回路を示すもの
である。１１はドレイン電極端子、１２はゲート電極端
子、１３はソース電極端子、１４はバックゲート領域６
とドレインバッファ領域らとの間に形成されるダイオー
ド、１５は寄生ＰＮＰトランジスタ、１６はバックゲー
ト領域５の内部抵抗を表わしている。ドレイン電極を負
側に電圧印加してゆくと、寄生ダイオード１４がブレー
クダウンし、その際に生じるブレークダウン電流の一部
は、寄生バイポーラトランジスタ１５をＯＮにする働き
をする。その結果、ブレークダウン電流は急激に増大し
、素子の破壊に至らせる場合がある。このためブレーク
ダウン時に電流を流しても破壊されにくい縦型ＭＯ３Ｆ
ＥＴの開発が望まれていた。
２図は、従来の縦型ＭＯ５ＦＥＴの等何回路を示すもの
である。１１はドレイン電極端子、１２はゲート電極端
子、１３はソース電極端子、１４はバックゲート領域６
とドレインバッファ領域らとの間に形成されるダイオー
ド、１５は寄生ＰＮＰトランジスタ、１６はバックゲー
ト領域５の内部抵抗を表わしている。ドレイン電極を負
側に電圧印加してゆくと、寄生ダイオード１４がブレー
クダウンし、その際に生じるブレークダウン電流の一部
は、寄生バイポーラトランジスタ１５をＯＮにする働き
をする。その結果、ブレークダウン電流は急激に増大し
、素子の破壊に至らせる場合がある。このためブレーク
ダウン時に電流を流しても破壊されにくい縦型ＭＯ３Ｆ
ＥＴの開発が望まれていた。
発明の目的
本発明は、上記欠点に鑑み、ブレークダウン電流で破壊
を生じないような縦型ＭＯＳＦＥＴを作ることのできる
ＭＯＳＦＥＴの製造方法を提供するものである。
を生じないような縦型ＭＯＳＦＥＴを作ることのできる
ＭＯＳＦＥＴの製造方法を提供するものである。
発明の構成
この目的を達成するために、本発明のＭＯＳＦＥＴの製
造方法は、−導電型の半導体基板上に酸化膜およびゲー
ト電極を形成したのち、前記半導体基板の上から膜を被
着した後、前記ゲート電極端部の段差部において生じた
前記膜の間隙部を通して不純物を拡散してソース領域を
形成することから構成されている。この構成によって、
ソース領域を極めて小さく形成することができ、バクク
ゲート内部抵抗を低下させることができる。したがって
、ブレークダウン時の電流は、ベース電流として流れる
前にこの低下された内部抵抗を流すことができるため、
寄生バイポーラトランジスタをＯＮ状態とすることがな
く、素子を破壊に至らせることもなくなる。
造方法は、−導電型の半導体基板上に酸化膜およびゲー
ト電極を形成したのち、前記半導体基板の上から膜を被
着した後、前記ゲート電極端部の段差部において生じた
前記膜の間隙部を通して不純物を拡散してソース領域を
形成することから構成されている。この構成によって、
ソース領域を極めて小さく形成することができ、バクク
ゲート内部抵抗を低下させることができる。したがって
、ブレークダウン時の電流は、ベース電流として流れる
前にこの低下された内部抵抗を流すことができるため、
寄生バイポーラトランジスタをＯＮ状態とすることがな
く、素子を破壊に至らせることもなくなる。
実施例の説明
以下本発明の一実施例について図面を参照しながら説明
する。第３図は、本発明の一実施例における。二重拡散
自己整合型ＭＯ５ＦＸＴ（ＤＳ人ＭＯＳＦＥＴ）の製造
方法を示すものである。
する。第３図は、本発明の一実施例における。二重拡散
自己整合型ＭＯ５ＦＸＴ（ＤＳ人ＭＯＳＦＥＴ）の製造
方法を示すものである。
第３図において、２１はｎ型Ｓｉ基板、２２は酸化膜、
２３はポリシリコン膜、２４はポリシリコン膜の表面に
形成された酸化膜、２５はＰ型拡散層、２６は法線方向
から真空蒸着されたＡβ膜、２７は段差部において生じ
たギャップ、２８はｎ＋型のイオン注入層、２９はソー
ス電極である。以上のように構成されたＤＳＡＭＯ３Ｆ
ＥＴの製造方法について以下説明を行なう。ｎ型Ｓ工基
板２１に酸化膜２２を１ｏｏＯ人成長させ、リン添加の
ポリシリコン膜２３を６０ＱＯ人、ＬＰＧＶＤで成長さ
せる（第２図ａ）。ポリシリコン膜２３０表面に厚さ１
０００人の酸化膜２４を成長させた後、酸化膜２４．シ
リコン膜２３と酸化膜２２を連続してエツチングし、ポ
リシリコン膜２３のエツチングされた端面のみを酸化す
る（第２図ｂ）。
２３はポリシリコン膜、２４はポリシリコン膜の表面に
形成された酸化膜、２５はＰ型拡散層、２６は法線方向
から真空蒸着されたＡβ膜、２７は段差部において生じ
たギャップ、２８はｎ＋型のイオン注入層、２９はソー
ス電極である。以上のように構成されたＤＳＡＭＯ３Ｆ
ＥＴの製造方法について以下説明を行なう。ｎ型Ｓ工基
板２１に酸化膜２２を１ｏｏＯ人成長させ、リン添加の
ポリシリコン膜２３を６０ＱＯ人、ＬＰＧＶＤで成長さ
せる（第２図ａ）。ポリシリコン膜２３０表面に厚さ１
０００人の酸化膜２４を成長させた後、酸化膜２４．シ
リコン膜２３と酸化膜２２を連続してエツチングし、ポ
リシリコン膜２３のエツチングされた端面のみを酸化す
る（第２図ｂ）。
この時にポリシリコン膜２３はリン添加されているため
酸化膜の成長速度が太きいという特徴を利用することも
可能である。更に基板にボロンをドーズ量７Ｘ１０１３
、加速電圧１５０Ｋｅｙの条件でイオン注入し、拡散し
てバックゲート領域２５を形成する（第２図ｇ）。Ａβ
を基板法線方向から蒸着し、段差部に薄く蒸着されたＡ
β層２６を形成する（第２図ｄ）。Ａ４層を軽くリン酸
水溶液等でエツチングすると１段差部においてＳｉ基板
２１の露出しだギャップ２７が形成される（第２図ｅ）
。Ａｓイオンを加速電圧４０ＫＶ、ドーズ量２×１ｏ１
５ の条件で注入し、ｎ＋型領領域２８形成する（第２
図ｆ）。人７！２６を除去した後、９００℃で、アニー
ルＬＡＳ＋イオンを活性化する（第２図ｇ）。配線のだ
めのＡ１層２９をスパッタ等で形成してソース電極とす
る。
酸化膜の成長速度が太きいという特徴を利用することも
可能である。更に基板にボロンをドーズ量７Ｘ１０１３
、加速電圧１５０Ｋｅｙの条件でイオン注入し、拡散し
てバックゲート領域２５を形成する（第２図ｇ）。Ａβ
を基板法線方向から蒸着し、段差部に薄く蒸着されたＡ
β層２６を形成する（第２図ｄ）。Ａ４層を軽くリン酸
水溶液等でエツチングすると１段差部においてＳｉ基板
２１の露出しだギャップ２７が形成される（第２図ｅ）
。Ａｓイオンを加速電圧４０ＫＶ、ドーズ量２×１ｏ１
５ の条件で注入し、ｎ＋型領領域２８形成する（第２
図ｆ）。人７！２６を除去した後、９００℃で、アニー
ルＬＡＳ＋イオンを活性化する（第２図ｇ）。配線のだ
めのＡ１層２９をスパッタ等で形成してソース電極とす
る。
以上のように本実施例によれば、ｎ＋＋域２８は、マス
ク合わせによらず、段差部に形成されたギャップを利用
して、極めて狭く形成できる。このためＰ型バックゲー
ト層２５の内部の抵抗は、極めて低くなり、寄生バイポ
ーラトランジスタ効果を大幅に低減させることが可能と
なる。なお、本実施例では、寄生バイポーラトランジス
タの効果を低減させることを目的としたが、自己整合的
にｎ＋領域２８が形成されているために、集積密度もま
た向上させられる効果がある。まだ、本実施例では％ｎ
チャネルのＤＳＡＭＯ８ＦＥＴについて述べたが、Ｐチ
ャネルの場合について同様の事ができるのは言うまでも
ない。
ク合わせによらず、段差部に形成されたギャップを利用
して、極めて狭く形成できる。このためＰ型バックゲー
ト層２５の内部の抵抗は、極めて低くなり、寄生バイポ
ーラトランジスタ効果を大幅に低減させることが可能と
なる。なお、本実施例では、寄生バイポーラトランジス
タの効果を低減させることを目的としたが、自己整合的
にｎ＋領域２８が形成されているために、集積密度もま
た向上させられる効果がある。まだ、本実施例では％ｎ
チャネルのＤＳＡＭＯ８ＦＥＴについて述べたが、Ｐチ
ャネルの場合について同様の事ができるのは言うまでも
ない。
発明の効果
以上のように本発明は、ソース領域を極めて狭く作るＭ
ＯＳＦＥＴの製造方法を提供するものであり、寄生バイ
ポーラトランジスタの効果を抑制する事ができ、その実
用的効果は犬なるものがある。
ＯＳＦＥＴの製造方法を提供するものであり、寄生バイ
ポーラトランジスタの効果を抑制する事ができ、その実
用的効果は犬なるものがある。
第１図は、従来の二重拡散型の縦型ＭＯ３ＦＥＴの構造
断面図、第２図は、寄生バイポーラトランジスタ、バッ
クゲート内部抵抗を考慮した等価回路図、第３図は、本
発明の実施例のプロセス流れ図である。 ２１・・・・・・ｎ型シリコン基板、２３・・・・・ポ
リシリコン膜、２５・・・・・・Ｐ型拡散層、２了・・
・・−・ギャップ、２８・・・・・・ｎ＋領領域２９・
・・・・・ソース電極。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 ｆ 第３図
断面図、第２図は、寄生バイポーラトランジスタ、バッ
クゲート内部抵抗を考慮した等価回路図、第３図は、本
発明の実施例のプロセス流れ図である。 ２１・・・・・・ｎ型シリコン基板、２３・・・・・ポ
リシリコン膜、２５・・・・・・Ｐ型拡散層、２了・・
・・−・ギャップ、２８・・・・・・ｎ＋領領域２９・
・・・・・ソース電極。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 ｆ 第３図
Claims (1)
- 一導電型の半導体基板の表面の一部に、酸化膜および
導電性膜を積層して形成する工程と、前記半導体基板に
垂直な方向から、前記積層膜とは異なる材料からなる膜
を前記積層膜の膜厚よりも薄く被着する工程と、前記被
着された膜をエッチングして、前記被着された膜を前記
積層膜の端部の段差部で分離させる工程と、前記分離さ
れた間隙部を通して、前記半導体基板の表面に不純物を
導入する工程とをそなえたことを特徴とするＭＯＳＦＥ
Ｔの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219636A JPS6197973A (ja) | 1984-10-19 | 1984-10-19 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219636A JPS6197973A (ja) | 1984-10-19 | 1984-10-19 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197973A true JPS6197973A (ja) | 1986-05-16 |
Family
ID=16738627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219636A Pending JPS6197973A (ja) | 1984-10-19 | 1984-10-19 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197973A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191600A2 (en) * | 1987-08-24 | 2002-03-27 | Hitachi, Ltd. | Insulated gate semiconductor device |
| CN103325679A (zh) * | 2012-03-23 | 2013-09-25 | 立新半导体有限公司 | 一种半导体功率器件背面的制备方法 |
-
1984
- 1984-10-19 JP JP59219636A patent/JPS6197973A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191600A2 (en) * | 1987-08-24 | 2002-03-27 | Hitachi, Ltd. | Insulated gate semiconductor device |
| EP1191600A3 (en) * | 1987-08-24 | 2002-07-31 | Hitachi, Ltd. | Insulated gate semiconductor device |
| CN103325679A (zh) * | 2012-03-23 | 2013-09-25 | 立新半导体有限公司 | 一种半导体功率器件背面的制备方法 |
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