JPH04179162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04179162A JPH04179162A JP2302764A JP30276490A JPH04179162A JP H04179162 A JPH04179162 A JP H04179162A JP 2302764 A JP2302764 A JP 2302764A JP 30276490 A JP30276490 A JP 30276490A JP H04179162 A JPH04179162 A JP H04179162A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関するものてあり、特にＭＩＳ
ＦＥＴを有する半導体装置に関するものである。
ＦＥＴを有する半導体装置に関するものである。
ＭＩＳＦＥＴを備えた半導体装置は、高集積化によって
、そのゲート絶縁膜か薄膜化し、チャネル長か短縮化す
るために、ドレイン領域近傍に高電界が生じる。このた
めホットエレクトロンの発生か著しくなり、基板に流れ
る電流、所謂基板電流の増大を招いていた。その結果、
ＭＩＳＦＥＴのしきい値電圧に経時的な電気的特性の劣
化を生じていた。
、そのゲート絶縁膜か薄膜化し、チャネル長か短縮化す
るために、ドレイン領域近傍に高電界が生じる。このた
めホットエレクトロンの発生か著しくなり、基板に流れ
る電流、所謂基板電流の増大を招いていた。その結果、
ＭＩＳＦＥＴのしきい値電圧に経時的な電気的特性の劣
化を生じていた。
そこで、不純物濃度の高い半導体領域と不純物濃度の低
い半導体領域とでダブルドレイン構造を形成し、ＭＩＳ
ＦＥＴのドレイン領域近傍における高電界を緩和する方
法が提案されている。ダブルドレイン構造を形成するに
は例えば、リンをイオン注入して熱拡散させ、低濃度の
不純物領域を形成し、次にヒ素をイオン注入して高濃度
の不純物領域を形成するか、或いはリンとヒ素をほぼ同
時にイオン注入し、拡散係数の違いから不純物濃度の高
い半導体領域と不純物濃度の低い半導体領域とを形成し
ている。
い半導体領域とでダブルドレイン構造を形成し、ＭＩＳ
ＦＥＴのドレイン領域近傍における高電界を緩和する方
法が提案されている。ダブルドレイン構造を形成するに
は例えば、リンをイオン注入して熱拡散させ、低濃度の
不純物領域を形成し、次にヒ素をイオン注入して高濃度
の不純物領域を形成するか、或いはリンとヒ素をほぼ同
時にイオン注入し、拡散係数の違いから不純物濃度の高
い半導体領域と不純物濃度の低い半導体領域とを形成し
ている。
一方、ＭＩＳＦＥＴを備えた半導体集積回路は静電気に
よる電気的破壊を生しやすいが、ダブルドレイン構造の
ＭＩＳＦＥＴを採用すると静電気破壊耐圧か低下すると
いう問題点が生じていた。
よる電気的破壊を生しやすいが、ダブルドレイン構造の
ＭＩＳＦＥＴを採用すると静電気破壊耐圧か低下すると
いう問題点が生じていた。
このような問題点を解決するために特開昭６１−１２０
４５９号、特開昭６１−１７７７６９号及び特開昭６１
−１７７７６９号の各公報には半導体集積回路の周辺部
、すなわち外部入出力端子に接続されるＭＩＳＦＥＴと
してシングルドレイン構造のＭＩＳＦＥＴを配置し、中
央部、すなわちそのような端子に直接接続されないよう
なＭＩＳＦＥＴとしてダブルドレイン構造のＭＩＳＦＥ
Ｔを配置し、静電気破壊の生じやすい周辺部に静電気破
壊耐圧の高いシングルドレインを設け、中央部に基板電
流を抑えるダプルドレインを用いることが示されている
。すなわち、第３図に示すように静電気の印加されやす
い周辺部にはシングルドレイン構造のＭＩＳＰＥＴを配
置し静電気破壊耐圧を低下させないようにし、中央部は
基板電流の小さいダブルドレイン構造のＭＩＳＦＥＴを
配置させるものである。
４５９号、特開昭６１−１７７７６９号及び特開昭６１
−１７７７６９号の各公報には半導体集積回路の周辺部
、すなわち外部入出力端子に接続されるＭＩＳＦＥＴと
してシングルドレイン構造のＭＩＳＦＥＴを配置し、中
央部、すなわちそのような端子に直接接続されないよう
なＭＩＳＦＥＴとしてダブルドレイン構造のＭＩＳＦＥ
Ｔを配置し、静電気破壊の生じやすい周辺部に静電気破
壊耐圧の高いシングルドレインを設け、中央部に基板電
流を抑えるダプルドレインを用いることが示されている
。すなわち、第３図に示すように静電気の印加されやす
い周辺部にはシングルドレイン構造のＭＩＳＰＥＴを配
置し静電気破壊耐圧を低下させないようにし、中央部は
基板電流の小さいダブルドレイン構造のＭＩＳＦＥＴを
配置させるものである。
周辺部のシングルドレイン構造のＭＩＳＦＥＴは静電気
破壊耐圧の低下を生じないものの、基板電流が大きいと
いう点は従来のシングルドレイン構造と同様である。さ
らに周辺部の回路は一般に入出力回路を形成することが
多く、そこに流れる電流自体が大きい。このため、周辺
部のＭＩＳＦＥＴはスナップバック電圧の低下やＭＩＳ
ＦＥＴのゲート酸化膜の劣化を引き起こしやすかった。
破壊耐圧の低下を生じないものの、基板電流が大きいと
いう点は従来のシングルドレイン構造と同様である。さ
らに周辺部の回路は一般に入出力回路を形成することが
多く、そこに流れる電流自体が大きい。このため、周辺
部のＭＩＳＦＥＴはスナップバック電圧の低下やＭＩＳ
ＦＥＴのゲート酸化膜の劣化を引き起こしやすかった。
本発明は、以上の点に鑑み基板電流を減少させ、しかも
外部入出力端子と接続される周辺部においても静電気破
壊耐圧の低下の少ない半導体装置を提供し、また半導体
装置を好適に製造することの出来る半導体装置の製造方
法を提供することを課題とするものである。
外部入出力端子と接続される周辺部においても静電気破
壊耐圧の低下の少ない半導体装置を提供し、また半導体
装置を好適に製造することの出来る半導体装置の製造方
法を提供することを課題とするものである。
本発明は、第１導電型の第１半導体領域の主面部に絶縁
膜を介して導電層を設け、該導電層の両側部の該第１半
導体領域の主面部に第２導電型の第２半導体領域を設け
、更に該第２半導体領域にそってそれよりも不純物濃度
が低い第２導電型の第３半導体領域を設けてなる第１及
び第２のＭＩＳＦＥＴを有し、該第２のＭＩＳＦＥＴは
外部入出力端子と電気的に接続されており、該第３半導
体領域の厚さが前記第１のＭＩＳＦＥＴより薄いことを
特徴とするものである。
膜を介して導電層を設け、該導電層の両側部の該第１半
導体領域の主面部に第２導電型の第２半導体領域を設け
、更に該第２半導体領域にそってそれよりも不純物濃度
が低い第２導電型の第３半導体領域を設けてなる第１及
び第２のＭＩＳＦＥＴを有し、該第２のＭＩＳＦＥＴは
外部入出力端子と電気的に接続されており、該第３半導
体領域の厚さが前記第１のＭＩＳＦＥＴより薄いことを
特徴とするものである。
また、上記の半導体装置の製造方法は前記第２のＭＩＳ
ＦＥＴ形成領域をマスクで覆い、前記第１のＭＩＳＦＥ
Ｔ形成領域の第１半導体領域の主面部に、第１の不純物
を導入する工程と、前記第２のＭＩＳＦＥＴ形成領域の
マスクを除去すると共に、前記導入された第１の不純物
を拡散して第３半導体領域を形成する工程と、前記第１
のＭＩＳＦＥＴ形成領域と前記第２のＭＩＳＦＥＴ形成
領域との主面部に、第１の不純物を導入する工程と、前
記第１のＭＩＳＦＥＴ形成領域と前記第２のＭＩＳＦＥ
Ｔ形成領域との主面部に、第２の不純物を導入する工程
と、前記導入された第１及び第２の不純物を拡散して第
３半導体領域及び第２半導体領域を形成する工程とを備
えたことを特徴とするものである。
ＦＥＴ形成領域をマスクで覆い、前記第１のＭＩＳＦＥ
Ｔ形成領域の第１半導体領域の主面部に、第１の不純物
を導入する工程と、前記第２のＭＩＳＦＥＴ形成領域の
マスクを除去すると共に、前記導入された第１の不純物
を拡散して第３半導体領域を形成する工程と、前記第１
のＭＩＳＦＥＴ形成領域と前記第２のＭＩＳＦＥＴ形成
領域との主面部に、第１の不純物を導入する工程と、前
記第１のＭＩＳＦＥＴ形成領域と前記第２のＭＩＳＦＥ
Ｔ形成領域との主面部に、第２の不純物を導入する工程
と、前記導入された第１及び第２の不純物を拡散して第
３半導体領域及び第２半導体領域を形成する工程とを備
えたことを特徴とするものである。
本発明の半導体装置によれば、第２のＭＩＳＦＥＴの第
３半導体領域は第１のＭＩＳＦＥＴの第３半導体領域に
比へその厚さが薄い。従って、第１のＭＩＳＦＥＴは基
板電流を充分減少することができると共に、第２のＭＩ
ＳＦＥＴは静電気破壊耐圧をあまり低下させることなく
、基板電流を減少させることができる。第２のＭＩＳＦ
ＥＴは静電気破壊か生じやすい半導体装置の周辺部に配
置して、外部入出力端子と電気的に接続され、第１のＭ
ＩＳＦＥＴは基板電流を減少できるため中央部に配置す
るようにする。従って、基板電流の減少と、外部入出力
端子へ接続される周辺部における静電気破壊耐圧とのバ
ランスが良い半導体装置を提供することができる。
３半導体領域は第１のＭＩＳＦＥＴの第３半導体領域に
比へその厚さが薄い。従って、第１のＭＩＳＦＥＴは基
板電流を充分減少することができると共に、第２のＭＩ
ＳＦＥＴは静電気破壊耐圧をあまり低下させることなく
、基板電流を減少させることができる。第２のＭＩＳＦ
ＥＴは静電気破壊か生じやすい半導体装置の周辺部に配
置して、外部入出力端子と電気的に接続され、第１のＭ
ＩＳＦＥＴは基板電流を減少できるため中央部に配置す
るようにする。従って、基板電流の減少と、外部入出力
端子へ接続される周辺部における静電気破壊耐圧とのバ
ランスが良い半導体装置を提供することができる。
以下、本発明を実施例に基づいて詳細に説明する。
第１図は本発明の半導体装置の実施例を模式的に示す図
である。以下各図において同じ構成を示すものには同し
数字を付与し繰り返しの説明は省略する。
である。以下各図において同じ構成を示すものには同し
数字を付与し繰り返しの説明は省略する。
第１図において１は半導体装置の中央部に配置される第
１のＭＩＳＦＥＴであり、外部入出力端子に接続されな
いものである。２は半導体装置の外部入出力端子に接続
される周辺部に配置される第２のＭＩＳＦＥＴである。
１のＭＩＳＦＥＴであり、外部入出力端子に接続されな
いものである。２は半導体装置の外部入出力端子に接続
される周辺部に配置される第２のＭＩＳＦＥＴである。
２７は半導体基板、２６は第１半導体領域、２３はフィ
ールド絶縁膜、２２は絶縁膜、２１は導電層、２９は第
２半導体領域、２５及び３０は第３半導体領域、３１は
層間絶縁膜、３２は配線用アルミ（ＡＡ）膜である。
ールド絶縁膜、２２は絶縁膜、２１は導電層、２９は第
２半導体領域、２５及び３０は第３半導体領域、３１は
層間絶縁膜、３２は配線用アルミ（ＡＡ）膜である。
半導体基板２７は例えば、Ｎ型のシリコン基板で４〜１
２Ω印のものが使用できる。半導体基板２７の主面部に
第１半導体領域２６が形成される。
２Ω印のものが使用できる。半導体基板２７の主面部に
第１半導体領域２６が形成される。
第１半導体領域２６はＰ型の半導体領域であり、所謂Ｐ
−ｗｅｌｌと呼ばれているものであり、周知の方法でボ
ロン等の不純物を導入拡散して形成される。Ｐ型の半導
体基板を用いた場合は、ｗｅ１１構造とする必要はなく
、半導体基板２７が第１半導体領域となる。
−ｗｅｌｌと呼ばれているものであり、周知の方法でボ
ロン等の不純物を導入拡散して形成される。Ｐ型の半導
体基板を用いた場合は、ｗｅ１１構造とする必要はなく
、半導体基板２７が第１半導体領域となる。
第１半導体領域２６の主面部や境界にはＭＩＳＦＥＴを
電気的に分離するためのフィールド絶縁膜がＬＯＣＯ３
法等の周知の技術により形成されている。また、第１半
導体領域２６の主面部のＭＩＳＦＥＴを形成する領域に
は第１半導体領域２６を熱酸化して形成される絶縁膜２
２が設けられ、ＭＩＳＦＥＴのゲート絶縁膜として用い
られる。さらに絶縁膜２２を介して導電層２１が設けら
れており、導電層２１は多結晶シリコン層を形成し、次
いでリンをドープした後、周知のエツチング技術により
形成されるものであり、ＭＩＳＦＥＴのゲートとして用
いられる。
電気的に分離するためのフィールド絶縁膜がＬＯＣＯ３
法等の周知の技術により形成されている。また、第１半
導体領域２６の主面部のＭＩＳＦＥＴを形成する領域に
は第１半導体領域２６を熱酸化して形成される絶縁膜２
２が設けられ、ＭＩＳＦＥＴのゲート絶縁膜として用い
られる。さらに絶縁膜２２を介して導電層２１が設けら
れており、導電層２１は多結晶シリコン層を形成し、次
いでリンをドープした後、周知のエツチング技術により
形成されるものであり、ＭＩＳＦＥＴのゲートとして用
いられる。
第２半導体領域２９は例えばヒ素をイオン注入して形成
され、不純物濃度の高いＮ型の領域であり、所謂Ｎ＋領
領域ある。また、第２半導体領域２９はＭＩＳＦＥＴの
ドレイン・ソース領域であって、拡散深さは本実施例で
はおよそ０．３μｍである。
され、不純物濃度の高いＮ型の領域であり、所謂Ｎ＋領
領域ある。また、第２半導体領域２９はＭＩＳＦＥＴの
ドレイン・ソース領域であって、拡散深さは本実施例で
はおよそ０．３μｍである。
第３半導体領域２５及び３０は第２半導体領域２９にそ
って設けられ、第２半導体領域２９より不純物濃度の低
いＮ型の領域てあり、所謂Ｎ−領域である。第３半導体
領域２５及び３０は例えばリンが導入拡散され形成され
る。第３半導体領域２５及び３０は共に同じ不純物が導
入されたものであるので単一の半導体領域とみることが
できる。
って設けられ、第２半導体領域２９より不純物濃度の低
いＮ型の領域てあり、所謂Ｎ−領域である。第３半導体
領域２５及び３０は例えばリンが導入拡散され形成され
る。第３半導体領域２５及び３０は共に同じ不純物が導
入されたものであるので単一の半導体領域とみることが
できる。
ＭＩＳＦＥＴＩ及び２の上部には全面にわたって層間絶
縁膜３１が例えば、ＣＶＤによるＳｉＯ□で形成され、
ＭＩＳＦＥＴの接続のために配線用アルミ（ＡＡ）膜３
２が設けられている。
縁膜３１が例えば、ＣＶＤによるＳｉＯ□で形成され、
ＭＩＳＦＥＴの接続のために配線用アルミ（ＡＡ）膜３
２が設けられている。
ＭＩＳＦＥＴＩとＭＩＳＦＥＴ２は共に第２半導体領域
２９と第３半導体領域を有するが、第３半導体領域の厚
さは、ＭＩＳＦＥＴＩに比へＭｌＩＯ− ５ＦＥＴ２はおよそ０．５倍である。
２９と第３半導体領域を有するが、第３半導体領域の厚
さは、ＭＩＳＦＥＴＩに比へＭｌＩＯ− ５ＦＥＴ２はおよそ０．５倍である。
第２図に上記のような構造を有するＭＩＳＦＥＴを有す
る半導体装置の製造方法を示す。
る半導体装置の製造方法を示す。
周知の方法で半導体基板２７に第１半導体領域２６を形
成し、フィールド酸化膜２３を形成する。
成し、フィールド酸化膜２３を形成する。
次に絶縁膜２２を形成したのち、例えば多結晶シリコン
膜をＣＶＤて形成し、リンをドープして４電層２１を形
成する。
膜をＣＶＤて形成し、リンをドープして４電層２１を形
成する。
まず、第２図Ａに示すように半導体装置の周辺部の静電
気破壊耐圧か低下しないＭＩＳＦＥＴ２の形成領域をマ
スク３１て覆い、第３半導体領域２５を形成する不純物
、例えばリンを１００ｋｅＶのエネルギーて１．５ Ｘ
ｌ Ｏ”ｃｍ−２の量をイオン注入する。
気破壊耐圧か低下しないＭＩＳＦＥＴ２の形成領域をマ
スク３１て覆い、第３半導体領域２５を形成する不純物
、例えばリンを１００ｋｅＶのエネルギーて１．５ Ｘ
ｌ Ｏ”ｃｍ−２の量をイオン注入する。
次にマスク３１を除去したのち、１０００°Ｃの炉中で
イオン注入されたリンを６０分間拡散させ、第２図Ｂに
示すように第３半導体領域２５を形成する。
イオン注入されたリンを６０分間拡散させ、第２図Ｂに
示すように第３半導体領域２５を形成する。
次に第２図Ｃに示すようにリンを１００ｋｅＶのエネル
ギーて１．５ Ｘ Ｉ Ｏ”ｃｍ−２の量をイオン注入
し、続いてヒ素を７５ｋｅＶのエネルギーで５Ｘ １０
１５ｃｍ−２の量をイオン注入する。このときＮｃｈ−
ＭＩＳＦＥＴを形成する領域すべてにイオン注入すれば
よく、従来のようにＰｃｈ−ＭＩＳＦＥＴの領域にマス
クすればよいため、余分な工程を加える必要はない。
ギーて１．５ Ｘ Ｉ Ｏ”ｃｍ−２の量をイオン注入
し、続いてヒ素を７５ｋｅＶのエネルギーで５Ｘ １０
１５ｃｍ−２の量をイオン注入する。このときＮｃｈ−
ＭＩＳＦＥＴを形成する領域すべてにイオン注入すれば
よく、従来のようにＰｃｈ−ＭＩＳＦＥＴの領域にマス
クすればよいため、余分な工程を加える必要はない。
次にイオン注入されたリン及びヒ素を１０００°Ｃの炉
中て５０分間熱拡散させるとそれぞれの不純物は拡散係
数の違いから第２図りに示すようにヒ素による第２半導
体領域２９とリンによる第３半導体領域３０が形成され
る。このとき第２半導体領域２９はＭＩＳＦＥＴＩ及び
ＭＩＳＦＥＴ２共に拡散深さはおよそ０．３μｍである
。ＭＩＳＦＥＴ２の第３半導体領域３０は表面からおよ
そ０．４μｍ、すなわちその厚さはおよそ０．１μｍで
ある。一方、ＭＩＳＦＥＴＩの第３半導体領域２５及び
３０、すなわち不純物濃度の低いＮ−領域には１．５
Ｘ １０１４ａｍ−２及び１．５ Ｘ Ｉ Ｏ１４ｃｍ
−２のリンか拡散され、前者は１１０分間拡散され、後
者は５０分間拡散され、その領域の拡散深さはおＩ
Ｉ− よそ０．５μｍであり、厚さはおよそ０．２μｍである
。
中て５０分間熱拡散させるとそれぞれの不純物は拡散係
数の違いから第２図りに示すようにヒ素による第２半導
体領域２９とリンによる第３半導体領域３０が形成され
る。このとき第２半導体領域２９はＭＩＳＦＥＴＩ及び
ＭＩＳＦＥＴ２共に拡散深さはおよそ０．３μｍである
。ＭＩＳＦＥＴ２の第３半導体領域３０は表面からおよ
そ０．４μｍ、すなわちその厚さはおよそ０．１μｍで
ある。一方、ＭＩＳＦＥＴＩの第３半導体領域２５及び
３０、すなわち不純物濃度の低いＮ−領域には１．５
Ｘ １０１４ａｍ−２及び１．５ Ｘ Ｉ Ｏ１４ｃｍ
−２のリンか拡散され、前者は１１０分間拡散され、後
者は５０分間拡散され、その領域の拡散深さはおＩ
Ｉ− よそ０．５μｍであり、厚さはおよそ０．２μｍである
。
さらに層間絶縁膜３１、配線用アルミ膜３２等が設けら
れ、第１図の半導体装置が形成される。
れ、第１図の半導体装置が形成される。
このような方法で形成された半導体装置について、静電
気破壊耐圧強度と基板電流を示す表を表１に示す。表１
は外部出力端子に電圧をかけたとき素子が破壊される割
合と、ゲートに３、ＯＶの電圧をかけてドレインに７．
０Ｖの電圧をかけたときの基板電流を示す。
気破壊耐圧強度と基板電流を示す表を表１に示す。表１
は外部出力端子に電圧をかけたとき素子が破壊される割
合と、ゲートに３、ＯＶの電圧をかけてドレインに７．
０Ｖの電圧をかけたときの基板電流を示す。
まず、従来用いられているダブルドレイン構造のＭＩＳ
ＦＥＴ （本実施例のＭＩＳＦＥＴＩ）では基板電流か
３．６μＡに抑えられているが、２゜ＯＶで静電気破壊
が生ずるものが現れ、４００ｖ以上ではすべて劣化して
しまう。一方、シングルドレイン構造のＭＩＳＦＥＴは
静電気破壊が生じないものの基板電流はダブルドレイン
のそれよりかなり大きく、４１．１μＡである。
ＦＥＴ （本実施例のＭＩＳＦＥＴＩ）では基板電流か
３．６μＡに抑えられているが、２゜ＯＶで静電気破壊
が生ずるものが現れ、４００ｖ以上ではすべて劣化して
しまう。一方、シングルドレイン構造のＭＩＳＦＥＴは
静電気破壊が生じないものの基板電流はダブルドレイン
のそれよりかなり大きく、４１．１μＡである。
本発明の製法で製造された拡散深さの薄いダブルドレイ
ン構造のＭＩＳＦＥＴ （本実施例のＭｌ８ＦＥＴ２）
は６００ｖで静電気破壊を生じるが、基板電流はシング
ルドレインのそれよりもかなり小さく、１２．１μＡで
ある。
ン構造のＭＩＳＦＥＴ （本実施例のＭｌ８ＦＥＴ２）
は６００ｖで静電気破壊を生じるが、基板電流はシング
ルドレインのそれよりもかなり小さく、１２．１μＡで
ある。
本発明においては周辺は拡散深さの薄いダブルドレイン
構造のＭＩＳＦＥＴを用い、中央部は従来の拡散深さの
大きいＭＩＳＦＥＴを用いたため、前者は必要な静電気
耐圧を有し、且つ基板電流を抑えることが出来るような
ダブルトレイン構造であり、後者は基板電流を充分抑え
ることが出来るようなダブルドレイン構造となる。
構造のＭＩＳＦＥＴを用い、中央部は従来の拡散深さの
大きいＭＩＳＦＥＴを用いたため、前者は必要な静電気
耐圧を有し、且つ基板電流を抑えることが出来るような
ダブルトレイン構造であり、後者は基板電流を充分抑え
ることが出来るようなダブルドレイン構造となる。
本発明においては、周辺部のＭＩＳＦＥＴＩの第３半導
体領域の厚さは中央部のＭＩＳＦＥＴ２のそれに比べお
よそ０．５倍としたが、基板電流と静電気破壊耐圧のバ
ランスを考慮して、それらが最適になるように不純物導
入量と拡散時間を設定することか望ましい。代表的な値
としては例えば、周辺部のＭＩＳＦＥＴの不純物濃度の
低い領域の厚さは、中央部のそれに比べおよそ０．１〜
０．８倍の間となるように、不純物導入量と拡散時間を
設定すればよい。
体領域の厚さは中央部のＭＩＳＦＥＴ２のそれに比べお
よそ０．５倍としたが、基板電流と静電気破壊耐圧のバ
ランスを考慮して、それらが最適になるように不純物導
入量と拡散時間を設定することか望ましい。代表的な値
としては例えば、周辺部のＭＩＳＦＥＴの不純物濃度の
低い領域の厚さは、中央部のそれに比べおよそ０．１〜
０．８倍の間となるように、不純物導入量と拡散時間を
設定すればよい。
本発明によれば、周辺は第３半導体領域の薄いダブルト
レイン構造のＭＩＳＦＥＴを用い、中央部は従来のよう
に第３半導体領域の厚いＭＩＳＦＥＴを用いたため、前
者は必要な静電気耐圧の強度を有し、且つ基板電流を抑
えることか出来るようなダブルドレイン構造であり、後
者は基板電流を充分抑えることが出来るようなダブルド
レイン構造となる。また、上記のような構造の半導体装
置も工程をほとんど増やさず形成することができる。
レイン構造のＭＩＳＦＥＴを用い、中央部は従来のよう
に第３半導体領域の厚いＭＩＳＦＥＴを用いたため、前
者は必要な静電気耐圧の強度を有し、且つ基板電流を抑
えることか出来るようなダブルドレイン構造であり、後
者は基板電流を充分抑えることが出来るようなダブルド
レイン構造となる。また、上記のような構造の半導体装
置も工程をほとんど増やさず形成することができる。
第１図は本発明の半導体装置の実施例を示す図、第２図
は本発明の半導体装置の製造法の実施例を示す図、第３
図は従来の半導体装置を示す図である。
は本発明の半導体装置の製造法の実施例を示す図、第３
図は従来の半導体装置を示す図である。
Claims (2)
- （１）第１導電型の第１半導体領域の主面部に絶縁膜を
介して導電層を設け、該導電層の両側部の該第１半導体
領域の主面部に第２導電型の第２半導体領域を設け、更
に該第２半導体領域にそってそれよりも不純物濃度が低
い第２導電型の第３半導体領域を設けてなる第１及び第
２のＭＩＳＦＥＴを有し、 該第２のＭＩＳＦＥＴは外部入出力端子と電気的に接続
されており、該第３半導体領域の厚さが前記第１のＭＩ
ＳＦＥＴより薄いことを特徴とする半導体装置。 - （２）第１導電型の第１半導体領域の主面部に絶縁膜を
介して導電層を設け、該導電層の両側部の該第１半導体
領域の主面部に第２導電型の第２半導体領域を設け、更
に該第２半導体領域にそってそれよりも不純物濃度が低
い第２導電型の第３半導体領域を設けてなる第１及び第
２のＭＩＳＦＥＴを有し、該第２のＭＩＳＦＥＴは該第
３半導体領域の厚さが前記第１のＭＩＳＦＥＴより薄い
ことを特徴とする半導体装置の製造方法であって、前記
第２のＭＩＳＦＥＴ形成領域をマスクで覆い、前記第１
のＭＩＳＦＥＴ形成領域の第１半導体領域の主面部に、
第１の不純物を導入する工程と、 前記第２のＭＩＳＦＥＴ形成領域のマスクを除去すると
共に、前記導入された第１の不純物を拡散して第３半導
体領域を形成する工程と、 前記第１のＭＩＳＦＥＴ形成領域と前記第２のＭＩＳＦ
ＥＴ形成領域との主面部に、第１の不純物を導入する工
程と、 前記第１のＭＩＳＦＥＴ形成領域と前記第２のＭＩＳＦ
ＥＴ形成領域との主面部に、第２の不純物を導入する工
程と、 前記導入された第１及び第２の不純物を拡散して第３半
導体領域及び第２半導体領域を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302764A JP3064003B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302764A JP3064003B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04179162A true JPH04179162A (ja) | 1992-06-25 |
| JP3064003B2 JP3064003B2 (ja) | 2000-07-12 |
Family
ID=17912862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302764A Expired - Lifetime JP3064003B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064003B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1150348A1 (en) * | 2000-04-26 | 2001-10-31 | Lucent Technologies Inc. | A process for fabricating an integrated circuit that has embedded dram and logic devices |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209836A (ja) * | 2004-01-22 | 2005-08-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-11-09 JP JP2302764A patent/JP3064003B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1150348A1 (en) * | 2000-04-26 | 2001-10-31 | Lucent Technologies Inc. | A process for fabricating an integrated circuit that has embedded dram and logic devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3064003B2 (ja) | 2000-07-12 |
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