JPH01258470A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01258470A JPH01258470A JP63086622A JP8662288A JPH01258470A JP H01258470 A JPH01258470 A JP H01258470A JP 63086622 A JP63086622 A JP 63086622A JP 8662288 A JP8662288 A JP 8662288A JP H01258470 A JPH01258470 A JP H01258470A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は絶縁ゲート型半導体装置を有した半導体装置に
関するもので、特に金属−酸化膜−半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）に使用されるものである。
関するもので、特に金属−酸化膜−半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）に使用されるものである。
（従来の技術）
この種の半導体装置の従来例を第４図、第５図に示す、
第４図は断面図、第５図はそのパターン平面図であり、
１はＰ形半導体基板、２はＮ形不純物領域、３．１２は
Ｐ“形不純物領域、４はＮ１形ソース領域、５はＮ１形
ドレイン領域、６はゲート酸化膜、７はゲート電極、８
は層間絶縁膜、９はソース配線電極、１０はドレイン配
線量、極、１１はゲート配、！！；掻である。
第４図は断面図、第５図はそのパターン平面図であり、
１はＰ形半導体基板、２はＮ形不純物領域、３．１２は
Ｐ“形不純物領域、４はＮ１形ソース領域、５はＮ１形
ドレイン領域、６はゲート酸化膜、７はゲート電極、８
は層間絶縁膜、９はソース配線電極、１０はドレイン配
線量、極、１１はゲート配、！！；掻である。
上記した例ではＰ型半導体基板１の一部上に符号Ｔで示
されるＭ ＯＳ Ｆ Ｅ Ｔとその破壊防止用ダイオー
ドＤが形成されている。ＭＯＳＦＥＴはＰ型半導体基板
１の一部上に形成されたＮ”形不純物頌域４をソースと
し、Ｎ４形不純物領域５をドレインとし、薄いゲート酸
１ヒ膜６を介してゲート；Ｗ！７が形成された構造であ
り、ゲート破壊防止用ダイオードＤはＰ型半導体基板１
の一部上に形成されたＮ形不純物領域２と、Ｎ形不純物
領域２の一部上に形成されたＰ＋型ｗ４域３，１２とか
ら成り、正負双方向の電圧に対して耐圧（トランジスタ
Ｔの動作電圧より高い耐圧）を有している。
されるＭ ＯＳ Ｆ Ｅ Ｔとその破壊防止用ダイオー
ドＤが形成されている。ＭＯＳＦＥＴはＰ型半導体基板
１の一部上に形成されたＮ”形不純物頌域４をソースと
し、Ｎ４形不純物領域５をドレインとし、薄いゲート酸
１ヒ膜６を介してゲート；Ｗ！７が形成された構造であ
り、ゲート破壊防止用ダイオードＤはＰ型半導体基板１
の一部上に形成されたＮ形不純物領域２と、Ｎ形不純物
領域２の一部上に形成されたＰ＋型ｗ４域３，１２とか
ら成り、正負双方向の電圧に対して耐圧（トランジスタ
Ｔの動作電圧より高い耐圧）を有している。
また、第５図に第４図の半導体装置を表面から見た図を
示すが、この第５図かられかるようにＰ＋形不純物領域
３，１２、Ｎ形不純物領域２は同心円状になっている。
示すが、この第５図かられかるようにＰ＋形不純物領域
３，１２、Ｎ形不純物領域２は同心円状になっている。
そして、ＭＯＳＦＥＴのゲート７及びソース４とダイオ
ードのＰ＋形不純物領域１２及び３とがそれぞれ接続さ
れている。この結果、ＭＯＳＦＥＴのゲート７とこのソ
ース４にかかる電圧はダイ−オドＤのＰ”影領域１２と
３間にかかる電圧以下に保持され、過大な電圧がかから
ないようにしている。
ードのＰ＋形不純物領域１２及び３とがそれぞれ接続さ
れている。この結果、ＭＯＳＦＥＴのゲート７とこのソ
ース４にかかる電圧はダイ−オドＤのＰ”影領域１２と
３間にかかる電圧以下に保持され、過大な電圧がかから
ないようにしている。
（発明が解決しようとする課題）
ＭＯＳＦＥＴは構造上静電破壊に対して弱く、十分な破
壊耐量を持たせるためには第４図、第５図に示したよう
にＩＬＩダイオードＤを取り付けることが必要となる。
壊耐量を持たせるためには第４図、第５図に示したよう
にＩＬＩダイオードＤを取り付けることが必要となる。
一方、高周波用のＭＯＳＦＥＴにおいてはＮＦ （雑音
指数）を小さくすること及び高速動牛化が求められてい
るが、このなめには入力容量の低減が必要となる。保護
ダイオードＤはゲート・ソース間に並列に接続されてい
るため、保護ダイオードの容量はＭＯＳＦＥＴの入力容
量に加算されることになり、したがって、ＭＯＳＦＥＴ
の入力容量の低減のためには保護ダイオードの容量を低
減することが重要となる。
指数）を小さくすること及び高速動牛化が求められてい
るが、このなめには入力容量の低減が必要となる。保護
ダイオードＤはゲート・ソース間に並列に接続されてい
るため、保護ダイオードの容量はＭＯＳＦＥＴの入力容
量に加算されることになり、したがって、ＭＯＳＦＥＴ
の入力容量の低減のためには保護ダイオードの容量を低
減することが重要となる。
第４図、第５図に示したような従来の構造の保護ダイオ
ードにおいて容量を低減するためには、接合面積を小さ
くするか、あるいはＮ形不純物領域２の濃度を低くしな
ければならない、しかしながら、接合面積を小さくする
とダイオード自身が破壊に対して弱くなり、Ｎ形不純物
領域２の濃度を低くした場合は保護ダイオードの耐圧か
高くなり、ゲートの破壊耐圧との余裕が小さくなるとい
う問題点があった。
ードにおいて容量を低減するためには、接合面積を小さ
くするか、あるいはＮ形不純物領域２の濃度を低くしな
ければならない、しかしながら、接合面積を小さくする
とダイオード自身が破壊に対して弱くなり、Ｎ形不純物
領域２の濃度を低くした場合は保護ダイオードの耐圧か
高くなり、ゲートの破壊耐圧との余裕が小さくなるとい
う問題点があった。
本発明は、入力容量を低減することが可能であり、また
ゲートの静電破壊に対しても十分な耐量を持つ絶縁ゲー
ト型の半導体装置を提供することを目的とした。
ゲートの静電破壊に対しても十分な耐量を持つ絶縁ゲー
ト型の半導体装置を提供することを目的とした。
［発明の構成コ
（課題を解決するための手段）
本発明は、第１導電型不純物層と第２導電型第１図に示
した実施例では、濃度３×１°Ｏ１″Ｃ１１−’のアン
チモンを含んだシリコン基板１３に、濃度２ Ｘ １０
”ａｍ−’のボロンを含んだエピタキシャル層１７を
６μｍ成長させた後、写真蝕刻工程、拡散工程を行うこ
とにより、Ｎ＋不純物領域１５、Ｐ形不純物領域１４を
形成する。このとき領域１５は例えばリンを加速電圧５
０ｋｅｖ、ドーズ量２．０ＸＩＯ”ＣＩ＋−２にてイオ
ン注入し、窒素雰囲気中にて１１５０°Ｃ１１２時間の
拡散を行うことにより形成され、領域１４はホウ素を加
速電圧４０ｋｅＶ、ドーズ量８ｘｌＯ”■弓にてイオン
注入し、窒素雰囲気内にて１１５０’Ｃ１１５時間の拡
散を行うことにより形成することができる。そ、の後、
酸化工程を行い、ゲート酸化膜６を例えば５００人形成
し、ゲート電極７としてモリブデンシリサイド（Ｍｏｓ
ｔ）を４０００人堆積する。
した実施例では、濃度３×１°Ｏ１″Ｃ１１−’のアン
チモンを含んだシリコン基板１３に、濃度２ Ｘ １０
”ａｍ−’のボロンを含んだエピタキシャル層１７を
６μｍ成長させた後、写真蝕刻工程、拡散工程を行うこ
とにより、Ｎ＋不純物領域１５、Ｐ形不純物領域１４を
形成する。このとき領域１５は例えばリンを加速電圧５
０ｋｅｖ、ドーズ量２．０ＸＩＯ”ＣＩ＋−２にてイオ
ン注入し、窒素雰囲気中にて１１５０°Ｃ１１２時間の
拡散を行うことにより形成され、領域１４はホウ素を加
速電圧４０ｋｅＶ、ドーズ量８ｘｌＯ”■弓にてイオン
注入し、窒素雰囲気内にて１１５０’Ｃ１１５時間の拡
散を行うことにより形成することができる。そ、の後、
酸化工程を行い、ゲート酸化膜６を例えば５００人形成
し、ゲート電極７としてモリブデンシリサイド（Ｍｏｓ
ｔ）を４０００人堆積する。
なお、ゲート酸化膜を形成する前にＭ ＯＳ Ｆ Ｅ
Ｔのしきい値電圧（Ｖ ｔｈ）を制御するなめに適当な
不純物を注入してもかまわない０．ｔな、第１図には示
していないが、ＭＯＳＦＥＴのソース・ドレイン間の漏
れｔ流を防ぐために、高Ｊ度のＰ形不純物領域を適当な
位置に形成してもかまわない。
Ｔのしきい値電圧（Ｖ ｔｈ）を制御するなめに適当な
不純物を注入してもかまわない０．ｔな、第１図には示
していないが、ＭＯＳＦＥＴのソース・ドレイン間の漏
れｔ流を防ぐために、高Ｊ度のＰ形不純物領域を適当な
位置に形成してもかまわない。
ゲート電５７を形成するための写Ｘ蝕刻工程を行った後
、Ｎ１形不純物領域４．５を形成するためにリンを加速
電圧６０ ｋｅＶドーズＩｋ２．ＯＸＩ（１”■−２に
てイオン注入する。また、第１区には示していないが、
ソース・ドレインの配線ｔ５９゜１０とソース・トレイ
ンＮ＋形不純物領域４．５とのコンタクト部形成のため
、ヒ素を加速電圧４０ｋｅＶ、ドーズ量５Ｘ１０口儂−
２にて所定の位置にイオン注入する。その後、層間絶縁
膜８を形成するためにシリコン酸化膜をＣＶ Ｄ （Ｃ
ｈｅｌｌｉｃａｌＶａＤｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により８０００人はど堆積し、１０００°Ｃ１窒素雰
囲気中にて３０分はどアニールを行う、そしてて層間絶
縁ＷＡ８の所定の位置に配線！極とのコンタクト部を設
け、アルミニウムによる配線電極９．１０．１１を形成
する。
、Ｎ１形不純物領域４．５を形成するためにリンを加速
電圧６０ ｋｅＶドーズＩｋ２．ＯＸＩ（１”■−２に
てイオン注入する。また、第１区には示していないが、
ソース・ドレインの配線ｔ５９゜１０とソース・トレイ
ンＮ＋形不純物領域４．５とのコンタクト部形成のため
、ヒ素を加速電圧４０ｋｅＶ、ドーズ量５Ｘ１０口儂−
２にて所定の位置にイオン注入する。その後、層間絶縁
膜８を形成するためにシリコン酸化膜をＣＶ Ｄ （Ｃ
ｈｅｌｌｉｃａｌＶａＤｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により８０００人はど堆積し、１０００°Ｃ１窒素雰
囲気中にて３０分はどアニールを行う、そしてて層間絶
縁ＷＡ８の所定の位置に配線！極とのコンタクト部を設
け、アルミニウムによる配線電極９．１０．１１を形成
する。
保護ダイオードの容量は第１図に示めすように接合Ｊ１
′ （領域１６と領域１４の接合部）の容量と接合Ｊ２
′ （領域１４と領域１５．１３の接合部）の容量の直
列接続となる。第１図に示したようなＮチャネルのＭＯ
ＳＦＥＴにおいて、ＦＥＴが動作状態のときは一般にソ
ースに対してゲートは正にバイアスされている。したが
って、第１図のｇＡ護ダイオードにおいては接合Ｊｌ′
は逆バイアス、接合Ｊ２′は順バイアスされている。
′ （領域１６と領域１４の接合部）の容量と接合Ｊ２
′ （領域１４と領域１５．１３の接合部）の容量の直
列接続となる。第１図に示したようなＮチャネルのＭＯ
ＳＦＥＴにおいて、ＦＥＴが動作状態のときは一般にソ
ースに対してゲートは正にバイアスされている。したが
って、第１図のｇＡ護ダイオードにおいては接合Ｊｌ′
は逆バイアス、接合Ｊ２′は順バイアスされている。
同図かられかるように接合Ｊｌ′は接合Ｊ２’と比べて
面積が小さく、かつ逆バイアスされているなめ、容量は
極めて小さくなり、したがって、接合Ｊｌ′の容量と接
合Ｊ２’の容量の直列接続である保護ダイオード全体の
容量も小さくなる。
面積が小さく、かつ逆バイアスされているなめ、容量は
極めて小さくなり、したがって、接合Ｊｌ′の容量と接
合Ｊ２’の容量の直列接続である保護ダイオード全体の
容量も小さくなる。
一方、第４図に示した従来の保護ダイオードではＮチャ
ネルＭＯ３ＦＥＴが動作状態のとき接合Ｊｌ（領域１２
と領域２の接合部：接合Ｊｌ′に対応）は順バイアス、
接合Ｊ２（Ｒ域３と領域２の接合部：接合Ｊ２’に対応
）は逆バイアスされている。第４図かられかるように接
合Ｊｌの面積は接合Ｊ２の面積より小さくなっているが
、接合Ｊｌは順バイアスされているため容量はかなり大
きくなり、したがって保護ダイオードの容量も大きくな
る。
ネルＭＯ３ＦＥＴが動作状態のとき接合Ｊｌ（領域１２
と領域２の接合部：接合Ｊｌ′に対応）は順バイアス、
接合Ｊ２（Ｒ域３と領域２の接合部：接合Ｊ２’に対応
）は逆バイアスされている。第４図かられかるように接
合Ｊｌの面積は接合Ｊ２の面積より小さくなっているが
、接合Ｊｌは順バイアスされているため容量はかなり大
きくなり、したがって保護ダイオードの容量も大きくな
る。
一例として、接合５１′、接合Ｊ１の面積３１４μｍ２
、接合Ｊ２′、接合Ｊ２の面積７０７μｍ２９！を域２
、領域１４の不純物濃度３×１０１７■−１の場合につ
いて述べると、本発明の保護ダイオード容量 ０．３２
３ＰＦ従来の保護ダイオード容量 ０．４８７ＰＦと
なった。すなわち、形状、及び不純物濃度が同一ならば
、本発明による保護タイオード容量は従来のものと比べ
て、かなり小さくすることが可能である。またｉ護ダイ
オード面積は従来とほとんど同じだから、破壊に対する
問題らない。
、接合Ｊ２′、接合Ｊ２の面積７０７μｍ２９！を域２
、領域１４の不純物濃度３×１０１７■−１の場合につ
いて述べると、本発明の保護ダイオード容量 ０．３２
３ＰＦ従来の保護ダイオード容量 ０．４８７ＰＦと
なった。すなわち、形状、及び不純物濃度が同一ならば
、本発明による保護タイオード容量は従来のものと比べ
て、かなり小さくすることが可能である。またｉ護ダイ
オード面積は従来とほとんど同じだから、破壊に対する
問題らない。
第１図に示した半導体装置ではＮ＋形不純物層１３、Ｐ
形不純物層１７より成る半導体基板を使用したが、第３
図示すようにＰ形半導体基板１８を使用し、所定の位置
にＮ＋形不純物ｆｌｕ域から成る埋め込み層１９を形成
することにより、本発明の半導体装置を構成することも
可能である。また、ＭＯＳＦＥＴは２個のＭＯ３ＦＥＴ
ｆｉ−縦続接続した構造のいわゆるデュアルゲートＭ
ＯＳ Ｆ Ｅ Ｔで第１図に示した実施例では、濃度３
Ｘ１’Ｏ”Ｃａ１−’のアンチモンを含んだシリコン基
板１３に、濃度２Ｘ１０１５ｃ１１１−１のボロンを含
んだエピタキシャル層１７を６μｍ成長させた後、写真
蝕刻工程、拡散工程を行うことにより、Ｎ＋不純物領域
１５、Ｐ形不純物領域１４を形成する。このとき領域１
５は例えばリンを加速電圧５０ｋｅＶ、ドーズ量２．０
ＸＩＯ”Ｃ１１−’にてイオン注入し、窒素雰囲気中に
て１１５０℃、１２時間の拡散を行うことにより形成さ
れ、領ｉｆ！！１１４はホウ素を加速電圧４０ｋｅＶ、
ドーズ量８ Ｘ １０ ”ｃｍ−’にてイオン注入し、
窒素雰囲気内にて１１５０°Ｃ１１５時間の拡散を行う
ことにより形成することができる。その後、酸化工程を
行い、ゲート酸化ｗＡ６を例えば５００人形成し、ゲー
ト電極７としてモリブデンシリサイド（Ｍｏｓｔ）を４
０００人堆積する。
形不純物層１７より成る半導体基板を使用したが、第３
図示すようにＰ形半導体基板１８を使用し、所定の位置
にＮ＋形不純物ｆｌｕ域から成る埋め込み層１９を形成
することにより、本発明の半導体装置を構成することも
可能である。また、ＭＯＳＦＥＴは２個のＭＯ３ＦＥＴ
ｆｉ−縦続接続した構造のいわゆるデュアルゲートＭ
ＯＳ Ｆ Ｅ Ｔで第１図に示した実施例では、濃度３
Ｘ１’Ｏ”Ｃａ１−’のアンチモンを含んだシリコン基
板１３に、濃度２Ｘ１０１５ｃ１１１−１のボロンを含
んだエピタキシャル層１７を６μｍ成長させた後、写真
蝕刻工程、拡散工程を行うことにより、Ｎ＋不純物領域
１５、Ｐ形不純物領域１４を形成する。このとき領域１
５は例えばリンを加速電圧５０ｋｅＶ、ドーズ量２．０
ＸＩＯ”Ｃ１１−’にてイオン注入し、窒素雰囲気中に
て１１５０℃、１２時間の拡散を行うことにより形成さ
れ、領ｉｆ！！１１４はホウ素を加速電圧４０ｋｅＶ、
ドーズ量８ Ｘ １０ ”ｃｍ−’にてイオン注入し、
窒素雰囲気内にて１１５０°Ｃ１１５時間の拡散を行う
ことにより形成することができる。その後、酸化工程を
行い、ゲート酸化ｗＡ６を例えば５００人形成し、ゲー
ト電極７としてモリブデンシリサイド（Ｍｏｓｔ）を４
０００人堆積する。
なお、ゲート酸化膜を形成する前にＭ ＯＳ Ｆ Ｅ
Ｔのしきい値電圧（Ｖ ｔ、）を制御するために適当な
不純物を注入してもかまわない、また、第１図には示し
ていないが、ＭＯＳＦＥＴのソース・ドレイン間の漏れ
電流を防ぐために、高濃度のＰ形不純物領域を適当な位
置に形成してもかまわない。
Ｔのしきい値電圧（Ｖ ｔ、）を制御するために適当な
不純物を注入してもかまわない、また、第１図には示し
ていないが、ＭＯＳＦＥＴのソース・ドレイン間の漏れ
電流を防ぐために、高濃度のＰ形不純物領域を適当な位
置に形成してもかまわない。
ゲートｔ ’ＦＳ ７を形成するための写′Ｘ、蝕刻工
程を行った後、Ｎ＋形不純物領域４．５を形成するため
にリンを加速電圧６０ｋｅシドーズ量２．ＯＸ１０”■
−２にてイオン注入する。また、第１図には示していな
いが、ソース・ドレインの配線電極９゜１０とソース・
トレインＮ“形不純物領域４．５とのコンタクト部形成
のため、ヒ素を加速電圧４０ｋｅｖ、ドーズ１５ Ｘ
１０ ”＞−２Ｃ：テ所定（７’Ｎ；Ｌ置にイオン注入
する。その後、層間絶縁膜８を形成するためにシリコン
酸化膜をＣＶ Ｄ （ＣｈｅｎｉｃａｌＶａｐｅｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法により８０００人はど堆積し、
１０００°Ｃ１窒素雰囲気中にて３０分はどアニールを
行う、そしてて層間絶縁膜８の所定の位１に配線！極と
のコンタクト部を設け、アルミニウムによる配線電極９
，１０．１１を形成する。
程を行った後、Ｎ＋形不純物領域４．５を形成するため
にリンを加速電圧６０ｋｅシドーズ量２．ＯＸ１０”■
−２にてイオン注入する。また、第１図には示していな
いが、ソース・ドレインの配線電極９゜１０とソース・
トレインＮ“形不純物領域４．５とのコンタクト部形成
のため、ヒ素を加速電圧４０ｋｅｖ、ドーズ１５ Ｘ
１０ ”＞−２Ｃ：テ所定（７’Ｎ；Ｌ置にイオン注入
する。その後、層間絶縁膜８を形成するためにシリコン
酸化膜をＣＶ Ｄ （ＣｈｅｎｉｃａｌＶａｐｅｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法により８０００人はど堆積し、
１０００°Ｃ１窒素雰囲気中にて３０分はどアニールを
行う、そしてて層間絶縁膜８の所定の位１に配線！極と
のコンタクト部を設け、アルミニウムによる配線電極９
，１０．１１を形成する。
保護ダイオードの容量は第１図に示めすように接合３１
′ （領域１６と領域１４の接合部）の容量と接合Ｊ２
′ （領域１４と領域１５．１３の接合部）の容量の直
列接続となる。第１図に示したようなＮチャネルのＭＯ
ＳＦＥＴにおいて、ＦＥＴが動作状態のときは一般にソ
ースに対してゲートは正にバイアスされている。したが
って、第１図の保護ダイオードにおいては接合Ｊｌ′は
逆バイアス、接合Ｊ２′は順バイアスされている。
′ （領域１６と領域１４の接合部）の容量と接合Ｊ２
′ （領域１４と領域１５．１３の接合部）の容量の直
列接続となる。第１図に示したようなＮチャネルのＭＯ
ＳＦＥＴにおいて、ＦＥＴが動作状態のときは一般にソ
ースに対してゲートは正にバイアスされている。したが
って、第１図の保護ダイオードにおいては接合Ｊｌ′は
逆バイアス、接合Ｊ２′は順バイアスされている。
同図かられかるように接合Ｊｌ′は接合Ｊ２’と比べて
面積が小さく、かつ逆バイアスされているため、容量は
極めて小さくなり、したがって、接合Ｊｌ′の容量と接
合Ｊ２′の容量の直列接続である保護ダイオード全体の
容量も小さくなる。
面積が小さく、かつ逆バイアスされているため、容量は
極めて小さくなり、したがって、接合Ｊｌ′の容量と接
合Ｊ２′の容量の直列接続である保護ダイオード全体の
容量も小さくなる。
一方、第４図に示した従来の保護ダイオードではＮチャ
ネルＭＯ３ＦＥＴが動作状態のとき接合Ｊｌ（領域１２
と領域２の接合部：接合Ｊｌ′に対応）は順バイアス、
接合Ｊ２（ｆｉｌ域３と領域２の接合部：接合Ｊ２’に
対応）は逆バイアスされている。第４図かられかるよう
に接合Ｊ１の面積は接合Ｊ２の面積より小さくなってい
るが、接合Ｊｌは順バイアスされているなめ容量はかな
り大きくなり、したがって保護ダイオードの容量も大き
くなる。
ネルＭＯ３ＦＥＴが動作状態のとき接合Ｊｌ（領域１２
と領域２の接合部：接合Ｊｌ′に対応）は順バイアス、
接合Ｊ２（ｆｉｌ域３と領域２の接合部：接合Ｊ２’に
対応）は逆バイアスされている。第４図かられかるよう
に接合Ｊ１の面積は接合Ｊ２の面積より小さくなってい
るが、接合Ｊｌは順バイアスされているなめ容量はかな
り大きくなり、したがって保護ダイオードの容量も大き
くなる。
一例として、接合５１′、接合Ｊ１の面積３１４μｍ２
、接合Ｊ２′、接合Ｊ２の面積７０７μｍ２領域２、領
域１４の不純物濃度３×１０１７ｃ１１−３の場合につ
いて述べると、本発明の保護ダイオード容量 ０．３２
３ＰＦ従来の保護ダイオード容量 ０．４８７ＰＦと
なった。すなわち、形状、及び不純物濃度が同一ならば
、本発明による保護タイオード容量は従来のものと比べ
て、かなり小さくすることが可能である。また保護ダイ
オード面積は従来とほとんど同じだから、破壊に対する
問題らない。
、接合Ｊ２′、接合Ｊ２の面積７０７μｍ２領域２、領
域１４の不純物濃度３×１０１７ｃ１１−３の場合につ
いて述べると、本発明の保護ダイオード容量 ０．３２
３ＰＦ従来の保護ダイオード容量 ０．４８７ＰＦと
なった。すなわち、形状、及び不純物濃度が同一ならば
、本発明による保護タイオード容量は従来のものと比べ
て、かなり小さくすることが可能である。また保護ダイ
オード面積は従来とほとんど同じだから、破壊に対する
問題らない。
第１図に示した半導体装置ではＮ＋形不純物層１３、Ｐ
形不純物層１７より成る半導体基板を使用したが、第３
図示すようにＰ形半導体基板１８を使用し、所定の位置
にＮ＋形不純物領域から成る埋め込み層１９を形成する
ことにより、本発明の半導体装置を構成することも可能
である。また、ＭＯＳＦＥＴは２＠のＭＯ８ＦＥＴｔ！
−縦続接続した構造のいわゆるデュアルゲートＭ ＯＳ
Ｆ Ｅ Ｔであってもかまわない。
形不純物層１７より成る半導体基板を使用したが、第３
図示すようにＰ形半導体基板１８を使用し、所定の位置
にＮ＋形不純物領域から成る埋め込み層１９を形成する
ことにより、本発明の半導体装置を構成することも可能
である。また、ＭＯＳＦＥＴは２＠のＭＯ８ＦＥＴｔ！
−縦続接続した構造のいわゆるデュアルゲートＭ ＯＳ
Ｆ Ｅ Ｔであってもかまわない。
［発明の効果］
以上説明した如く本発明によれば、従来のものより入力
容量が低減でき、またゲートの静電破壊に対しても充分
な耐量をもつ絶縁ゲート型の半導体装置が提供できるも
のである。
容量が低減でき、またゲートの静電破壊に対しても充分
な耐量をもつ絶縁ゲート型の半導体装置が提供できるも
のである。
第１図は本発明の一実施例の断面図、第２図は同パター
ン平面図、第３図は本発明の他の実施例の断面図、第４
図は従来装置の断面図、第５図は同パターン平面図であ
る。 ４・・・Ｎ＋形ソース領域、５・・・Ｎ＋形トドレイン
領域６・・・ゲート酸化膜、７・・・ゲート電極、８・
・・層間絶縁膜、９・・・ソース配線；５．１０・・・
ドレイン配線電極、１１・・・ゲート配線【Ｌｉ２・・
・Ｎ＋＋半導体基板、１４・・・Ｐ形不純物領域、１５
．１６・・・Ｎ＋形不純物領域、１７・・・Ｐ形エピタ
キシャル層、１８・・・Ｐ形半導体基板、１つ・・・Ｎ
＋形埋め込み層、Ｔ・・・ＭＯＳＦＥＴ、Ｄ・・・並列
ダイオード。 第１図 第２図 第３図 第４図 第５図
ン平面図、第３図は本発明の他の実施例の断面図、第４
図は従来装置の断面図、第５図は同パターン平面図であ
る。 ４・・・Ｎ＋形ソース領域、５・・・Ｎ＋形トドレイン
領域６・・・ゲート酸化膜、７・・・ゲート電極、８・
・・層間絶縁膜、９・・・ソース配線；５．１０・・・
ドレイン配線電極、１１・・・ゲート配線【Ｌｉ２・・
・Ｎ＋＋半導体基板、１４・・・Ｐ形不純物領域、１５
．１６・・・Ｎ＋形不純物領域、１７・・・Ｐ形エピタ
キシャル層、１８・・・Ｐ形半導体基板、１つ・・・Ｎ
＋形埋め込み層、Ｔ・・・ＭＯＳＦＥＴ、Ｄ・・・並列
ダイオード。 第１図 第２図 第３図 第４図 第５図
Claims (3)
- （１）第１導電型不純物層と第２導電型不純物層とを有
した半導体基板の第１導電型不純物層の一部上に形成さ
れた絶縁ゲート型半導体装置とダイオード素子とから成
る半導体装置において、前記絶縁ゲート型半導体装置は
前記半導体基板の第１導電型不純物層の一部上にソース
及びドレインとなる第２導電型不純物領域をそれぞれ形
成し、これら領域間の前記半導体基板の第１導電型不純
物層の一部上に薄い絶縁層を介してゲートとなる導電性
物質層を形成した構造であり、前記ダイオード素子は前
記半導体基板の第１導電型不純物層の一部に形成された
第１の第２導電型不純物領域と、前記半導体基板の第１
導電型不純物層の一部上に形成されかつ前記第１の第２
導電型不純物領域と前記半導体基板の第２導電型不純物
層とにより周囲を囲まれた構造の第１導電型不純物領域
と、該第１導電型不純物領域の一部上に形成された第２
の第２導電型不純物領域とから構成されており、前記絶
縁ゲート半導体装置のソースと前記ダイオード素子の第
１の第２導電型不純物領域が接続され、前記絶縁ゲート
型半導体装置のゲートと前記ダイオード素子の第２の第
２導電型不純物領域が接続されていることを特徴とする
半導体装置。 - （２）第１導電型半導体基板の一部上に形成された絶縁
ゲート型半導体装置とダイオード素子とを有した半導体
装置において、前記絶縁ゲート型半導体装置は前記第１
導電型半導体基板の一部上にソース及びドレインとなる
第２導電型不純物領域をそれぞれ形成し、これら領域間
の前記第１導電型半導体基板の一部上に薄い絶縁層を介
してゲートとなる導電性物質層を形成した構造であり、
前記ダイオード素子は前記第１導電型半導体基板の一部
に形成された第１の第２導電型不純物領域と、前記第１
導電型半導体基板の一部上に形成されかつ前記第１の第
２導電型不純物領域により周囲を囲まれることにより電
気的に前記第１導電型半導体基板より分離された第１導
電型不純物領域と、該第１導電型不純物領域の一部上に
形成された第２の第２導電型不純物領域とから構成され
ており、前記絶縁ゲート型半導体装置のソースと前記ダ
イオード素子の第１の第２導電型不純物領域が接続され
、前記絶縁ゲート型半導体装置のゲートと前記ダイオー
ド素子の第２の第２導電型不純物領域が接続されている
ことを特徴とする半導体装置。 - （３）前記請求項１または２の半導体装置において、絶
縁ゲート型半導体装置は同じ極性を有する２個の絶縁ゲ
ート型半導体装置が縦続接続されたものであることを特
徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086622A JPH0716005B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
| US07/333,370 US4928157A (en) | 1988-04-08 | 1989-04-05 | Protection diode structure |
| KR1019890004598A KR920005514B1 (ko) | 1988-04-08 | 1989-04-07 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086622A JPH0716005B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258470A true JPH01258470A (ja) | 1989-10-16 |
| JPH0716005B2 JPH0716005B2 (ja) | 1995-02-22 |
Family
ID=13892123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086622A Expired - Fee Related JPH0716005B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4928157A (ja) |
| JP (1) | JPH0716005B2 (ja) |
| KR (1) | KR920005514B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10867945B2 (en) | 2014-01-08 | 2020-12-15 | Rohm Co., Ltd. | Chip parts and method for manufacturing the same, circuit assembly having the chip parts and electronic device |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505653B2 (ja) * | 1989-05-17 | 1996-06-12 | デイビッド サーノフ リサーチ センター，インコーポレイテッド | 電圧ストレス変更可能なｅｓｄ保護構造 |
| GB8911360D0 (en) * | 1989-05-17 | 1989-07-05 | Sarnoff David Res Center | Electronic charge protection devices |
| US5212398A (en) * | 1989-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | BiMOS structure having a protective diode |
| JPH0465878A (ja) * | 1990-07-06 | 1992-03-02 | Fuji Electric Co Ltd | 半導体装置 |
| DE69326749T2 (de) * | 1993-02-17 | 2000-05-11 | St Microelectronics Srl | Nichtflüchtiger Speicher mit Schutzdiode |
| JP3353388B2 (ja) * | 1993-06-23 | 2002-12-03 | 株式会社デンソー | 電力用半導体装置 |
| JPH07106555A (ja) * | 1993-10-01 | 1995-04-21 | Mitsubishi Electric Corp | 入力保護回路 |
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| KR100790475B1 (ko) * | 2006-09-22 | 2008-01-02 | 주식회사 애버드 | 전원라인을 이용한 데이터 통신방법 및 장치 |
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Citations (1)
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| JPS63228667A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体装置 |
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| JPS60247940A (ja) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-04-08 JP JP63086622A patent/JPH0716005B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-05 US US07/333,370 patent/US4928157A/en not_active Expired - Lifetime
- 1989-04-07 KR KR1019890004598A patent/KR920005514B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63228667A (ja) * | 1987-03-18 | 1988-09-22 | Hitachi Ltd | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0716005B2 (ja) | 1995-02-22 |
| US4928157A (en) | 1990-05-22 |
| KR890016679A (ko) | 1989-11-29 |
| KR920005514B1 (ko) | 1992-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |