JPS60247940A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPS60247940A
JPS60247940A JP59102567A JP10256784A JPS60247940A JP S60247940 A JPS60247940 A JP S60247940A JP 59102567 A JP59102567 A JP 59102567A JP 10256784 A JP10256784 A JP 10256784A JP S60247940 A JPS60247940 A JP S60247940A
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JP
Japan
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layer
type
conductivity type
bonding
bonding pad
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JP59102567A
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English (en)
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Toyomasa Koda
幸田　豊正
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野］ 本発明は半導体装置、特に半導体チップ上にボンディン
グパッドをそなえた半導体集積回路装置（以下、ＩＣと
も称て）に関する。
〔背景技術〕
ＩＣたとえばリニアＩＣにおいては、第３図に示すよう
な断面構造が特公昭４６−２５４６６にも記載されてい
る。丁なわち、ｐ−型シリコン結晶基体１の上にエピタ
キシャル成長によるｎ−型シリコン層４が形成され、こ
のｎ−型シリコン層の表面はｐ型層からなるアイソレー
ション層８により、いくつかの半導体領域に電気的に分
離され、分離された半導体領域表面にトランジスタなど
の素子が形成された構造を有する。これら素子に接続さ
れるアルミニウム電極（配線）１６はチップ（基体）周
辺でポンディングパッド２に接続され、ポンディングパ
ッド２及外部リード間にワイヤＪ９がボンディングされ
ることによりＩＣが構成されている。このポンディング
パッド２はシリコン層４の表面絶縁膜であるＳｉｎ、膜
１０上に形成されるが、パッド直下のｓ’１ｏ２１ｉに
ピンホール（微小孔）がある場合、ピンホールから半導
体層４にリ一り電流が流れ、ＩＣを構成する回路動作上
好ましくない影響を与える。前記文献には、このような
電流リークを阻止するために、第３図に示すようにパッ
ドの周辺部の直下にｐ型層からなるアイソレーション層
８を設けてポンディングパッド直下のｎ−型層４ａを７
０−ティング（電気的浮島）にする技術が開示されてい
る。
本発明者等は、上記技術について種々検討を行なった。
第４図は、第３図に示すデバイス構造を実際にＩＣとし
て具体化した場合を想定して、本発明者が描いた第３図
に示すデバイス構造を採用したＩＣの一部平面しイアウ
ド図である。すなわち半導体チップ周縁部のスクライブ
領域２４に近接して配設された複数のパッド２．２の直
下のｎ−型層（４ａ）ｔ’共通のｐ型アイソレーション
層８ａで取り囲み、このアイソレーション層８を接地電
位としている。同図においてｎ−ｆｉ層４ａはアイソレ
ーション層８ａにより囲まれてフローティングされた島
である。４ｂはｎｐｎ）ランジスタ、ｐｎｐトランジス
タ、ダイオード等の素子の形成される領域であって、各
素子間はアイソレーション層８ｂにより分離されるとと
もに、素子の形成される領域４ｂ全体が他の領域（４ａ
、４ｃ）から電気的に離隔されている。５はｐ型拡散抵
抗層であってｎ−型層からなる領域４０表面に設けられ
る。
本発明者等の検討によれば、複数のパッド周辺部ｔアイ
ソレーション層８ａで囲むために、パッド周辺部は素子
形成に使用できないデッドスペースとなり、又、パッド
間に多少スペースがあっても、アイソレーション層で埋
める以外なく、その結果、集積密度の向上に限りがある
ということが明らかとなった。
また、第４図に示すごとき拡散抵抗５の島領域がいぐつ
もあるとき、抵抗の島となる各エピタキシャルｎ−型眉
４Ｃを電源電位（Ｖｃｃ）とするために、各領域ごとに
１つの電源コンタクトを設けなければならず、配線の自
由度が少なくなってしまうことも明らかとなった。
〔発明の目的〕
本発明は上記した問題点を克服するためなされたもので
、その目的とするところは、半導体装置のチップ面積を
増力０させることなく、信頼性を保ちつつ集積度を向上
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面よりあきらかになるであろう
。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、ｐ型シリコンなどの半導体基体の一主面上に
基体と反対導電型であるｎ型シリコン層が形成され、こ
のｎ型シリコン層表面はＳｉｎ、などの絶縁膜で覆われ
、その絶縁膜上にポンディングパッドを含むアルミニウ
ム等の導体膜な有する半導体装置であって、上記ポンデ
ィングパッド直下のシリコン層表面にｐ＋型型数散層、
ポンディングパッドの周縁よりも内側になるように設け
られていることにより、バ・ラド周辺の領域を素子形成
領域として有効に利用でき、チップ面積を増加させるこ
となく高集積化が可能となり前記目的を達成できる。
第１図及び第２図は上記した発明の概要を図面により具
体化したものであって、第１図は半導体装置におけるボ
ンディングバンド近傍を示す平面図、第２図は第１図に
おけるＡ−Ａ’断面図である。
１はｐ−型シリコン半導体基体、４はｎ−９ｘビタキシ
ャル成長シリコン層であって電源電圧ＶＣＣに接続され
る。３はｐ＋型型数散層１ｏは表面酸化膜（Ｓｉｎ、膜
）、２はアルミニウムよりなるポンディングパッドであ
る。上記ｐ＋型型数散層はボンディングバンド２の直下
にあって、とのｐ＋＋散層２はその径ｄ、はボンディン
グバントの径ｄ２よりも小さく、かつ、その周縁がボン
ディングバンド周縁より内側に位ｔするように形成され
る。このような構成をもつ本発明は下記の理由でその目
的が達成できる。
第１の理由としてポンディングパッド２下のエピタキシ
ャルｎ型半導体層４を電源電位とし、パッド直下だけに
設けたｐ＋型型数散層３電気的に７０−　ティング（独
立）させただけで充分にパッド直下をフローティングす
ることができる。
パッド直下をフローティングにすることにより、ワイヤ
ボンディングの際の衝撃で酸化膜にクラックを生じた場
合にも、素子の動作に影響を与えることを防止できる。
また第２の利点はパッド直下が７０−ティング層である
ことにより接合容量が低減でき、それによって素子の高
周波特性が向上することである。
パッド直下のｐ＋型型数散層みが、フローティングにな
っていることである。これによってバンド周辺のデッド
スペースを最小限にすることができ、したがってバッド
周辺領域を素子形成領域とすることができる。
第２の理由としては、下記の事項による。丁なわち、パ
ッド直下のｐ＋型型数散層７０−ティング比するため、
エピタキシャルｎ−型層を電源電位（Ｖｃｃ）としなけ
ればならない。また、ｎ−型層表面に振散抵抗や接合利
用静電破壊防止素子等を設ける場合にも、ｎ−型層を電
源電位としなければならない。そこでこれを利用し同一
の電位領域を一つにまとめることが可能となる。これに
よりエピタキシャル層を電源電位とするための配線をこ
の領域に】個所だけ（従来は各領域に別個に設けた）設
ければよいことになり、配線の自由度が増重ことになる
ということである。
第３の理由としＣは、ボンティングパッド直下のｐ＋型
型数散層電気的にフローティング状態とするために、ポ
ンディングパッド周りにアイソレーション（分離層）を
設ける必要がなく、バンド周辺の領域を素子形成領域と
して使用することかできるということである。
これによりパッド間に静電破壊防止素子、抵抗等を形成
することができ、集積度の向上を図ることができる。
丁なわち、これまでの方法では第５図に示すように隣り
合うバッド２ａ、２ｂ間に素子を形成するためにはバッ
ド周辺部にたとえば幅ｄ、＝７．５μｍのアイソレーシ
ョン層４８を設け、その周辺にアイソレーション余裕を
たとえば幅ａ４＝２０μｍを設ける必要があり、バンド
２２？２ｂ間隔ｄを６０μｍ以上にとらなければならず
、高集積化に適合しないことになる。パッド間隔ｄを６
０μｍ以上はなしてパッド間に素子（たとえば静電破壊
防止素子９）を形成するよりもパッド間にアイソレーシ
ョン層８のみを設ける万が集積度の点で有利であった。
しかし、本発明によれば第６図に示すようにパッド直下
のｐ＋＋散層３　ａ　＋　３　ｂをフローティングする
ことにより、バンド周辺部幅ｄ８＝７．５μｍを設ける
必要がなくなるため、バンド間ｄをたとえば５０μｍ程
度はな丁だげでパッド間に素子を形成することが可能で
あり高集積化が実現できる。
〔実施例ｊコ 第７図は本発明の代表的な実施例の一つであって、半導
体装置におけるポンディングパッド近傍におけるアルミ
ニウム電極パターンを示Ｙ一部平面図、第８図は第７図
におけるｘ−ｘ’断面図である。
１はｐ−型シリコン結晶からなる基体（サブストレート
）であり、この上にエピタキシャルｎ−型シリコン層４
がｎ＋＋埋込層２８を介して形成され、とのｎ−型シリ
コン層の一部４ａはｐ”ｆｆｌアイソレーション層８に
よって他領域４から電気的に分離され、電源電位ＶＣＣ
と同電位とする。２はポンディングパッドであってアル
ミニウム膜よりなりシリコン酸化膜（Ｓｉｎ、膜）１０
を介してｐ型シリコン結晶に形成される。３はｐ＋型型
数散層あって、ポンディングパッドの直下に形成され、
このｐ＋星型拡散層３周縁はポンディングパッド２の周
縁よりも内側になるように形成される。
５は抵抗用ｐ型拡散層であり、６は抵抗素子である。１
６はアルミニウム配線、９は静電破壊防止素子でｐ型拡
散層とｎ＋型型数散層からなる。この静電破壊防止素子
の詳細は、特公昭５３−２１８３８号公報に示されてい
るので、くわしい説明は省略する。１０は表面酸化膜（
Ｓｉｎ、膜）、１５はポリイミド系樹脂のごときパッシ
ベイション膜、７はパッシベイション膜１５にアケたス
ルーホールでこのスルーホールを通してポンディングパ
ッド２の表面が露出する。
第９図は第１図における拡散部分を実線で表わした拡散
パターン平面図である。同図で斜線ハツチングを施した
部分はｐ型拡散層であってアイソレーションｐ＋型層８
、ボンデインクハツト！下のｐ＋＋層３、抵抗用ｐ型拡
散層５がこれに対応する。１２はｎｐｎ）ランジスタ素
子におけるベースｐ型拡散層である。１３はエミッタｎ
＋型拡散層、１４はコレクタ電極取出し拡散層である。
同図において】１はｎ＋＋埋込層の周縁部の位置を示し
、破線をもってあられされて−・る。
これら、第７図乃至第９図において示されるように、ポ
ンディングパッド２厘下にｐ＋型型数散層３有している
ことにより、その部分のエピタキシャルｎ−型層４を電
源電位ＶＣＣにするとボンディングパソド直下のｐ＋型
型数散層３みが電位的忙浮−・た状態、つまり、フロー
ティング層となる。
すなわち、バンド２０周辺には静電破壊防止素子９及び
抵抗素子５等のようなエピタキシャルｎ−型層な電源電
位として使用する素子の形成を可能ならしめる。
このことにより、パッド２周辺を有効に素子形成領域と
して使用することができチップ１の面積の低減及び集積
度の向上が図られる。
また、第８図に示されるようにパッド直下のｐ＋型型数
散層３その上の酸化膜】０がその初期の形成段階で充分
に厚くなるように形成し、ポンディングパッドによる酸
化膜損傷Ｚ受けにくいよ５１７Ｃする。
そのためには、このフローティングのためのｐ＋型型数
散層３たとえばアイソレーション層８の形成後の最も初
期のｐ＋＋拡散工程で行うことが望ましい。本発明者の
使用しているアナログ＋デジタル共存ＩＣ形成プロセス
においては、たとえばデジタル部であるＩ　Ｉ　Ｌ　（
Ｉｎｔｅｇｒａｔｅｄ　Ｉｎｊｅｃ−ｔｉｏｎ　Ｌｏｇ
ｉｃ　）のインジェクタに形成するｐ中型拡散層と同時
に形Ｊｌｉ！する。
このようにｐ＋型型数散層３形成を早期に行うことによ
り、ｐ＋型拡散層゛３上の酸化膜１０は、その後のベー
ス拡散、エミッタ拡散等の熱処理によって膜厚が厚くな
り、ボンディングダメージが加わっても破壊し難い膜厚
を得ることができる。
第１０図乃至第１５図は本発明の地の一実施例であって
、たとえばＩＩＬ素子を有するバイポーラＩＣにおいて
ポンディングパッド領域を形成する場合の製造プロセス
の工程断面図である。
以下、各工程順に説明する。
（ａｌ　通常のバイポーラＩＣプロセスに従って、第１
０図に示すようにｐ−型基板ｊ上に部分的ドナ拡散によ
ってｎ＋＋埋込層１１を形成し、これを埋めるようにｎ
＋型シリコン層４をエピタキシャル成長させる。
ｌｂｌ　表面の酸化膜１０を一部窓開してアクセプタ拡
散を行いアイソレーションｐ型層ＳＶ第１１図のように
形成する。
（Ｃ１酸化［１０の一部をホトレジスト処理により選択
的に一部窓開し、第１２図に示すように、一つの領域４
ｂでＩＩＬのインジェクタのためのｐ十型層３ｂを形成
すると同時に他の領域４ａでボンディングパッドのフロ
ーティングのためのｐ＋＋層３ａを形成する。
（（１１ベース拡散（ＢＲ拡散）を行℃・ＩＩＬ側にイ
ンジェクタのｐ型層５ｂ’及びインバースｎｐｎ）ラン
ジスタのベースのためのｐ型層５ｂを第１３図のように
形成するとともに、ポンディングパッド領域側では静電
破壊防止素子のためのｐ型層５ｃ、抵抗ｐ型層５ａを形
成する。
（ｅｌ　エミッタ折数を行い、ＩＩＬ＠にマルチコレク
タｎ＋型層］７を形成すると同時に、ボンディングバン
ド領域側では静電破壊防止素子のためのｎ＋＋層１８を
第１４図のように形成する。
＋ｆ＋　コンタクトホトエツチングを行った後、アルミ
ニウムを蒸着し、バタ〜ニングエノチングをｈうととに
より、第】５図に示すように、ＩＩＬ側ではインジェク
タ電極１ｎｊ、マルチコレクタ電極Ｃ，，Ｃ２、ベース
電極Ｂを形成すると同時に、ボンディングバンド領域側
ではボンディングバンドＢＰＩ、ＢＰ２及び拡散抵抗端
子Ｒ，、Ｒ，を得る。この後、図示しないが、ポリイミ
ド系樹脂による保護膜が形成され、次に選択的にエツチ
ングされてポンディングパッドＢＰ、、ＢＰ、が露出さ
れる。
上記したＩＩＬプロセスで明らかなＪ−５にポンディン
グパッド直下の酸化膜１０は、インジェクタ拡散と同時
に行うフローティング用拡散層３ａを形成後に、ベース
ｐ型拡散及びマルチコレクタ（エミッタ）拡散等の拡散
工程を経ることにより、充分に厚い酸化膜が形成される
。
因みに通常のベース拡散（ＢＲ拡散）による表面酸化膜
は５０００Ａ程度であり、ＩＩＬのインジェクタ表面酸
化膜は８００００Ａ程度であっ℃、ボンディングダメー
ジに充分に耐えることができる。
第１６図は本発明によるポンディングパッドの拡大断面
図である。
１は半導体チップ（基体）、２はポンディングパッド下
地層、４はパッド直下に設けたｐ＋型型数散層４は電源
電位としたエピタキシャルｎ−型層、】０は表面酸化膜
、１５はパッシベイション膜となるポリイミド系樹脂な
示す。
エピタキシャルｎ−型層４を電源電位とすることにより
バンド２Ｎ下のｐ＋型型数散層３逆バイアスとなり、ｐ
ｎ接合面１７より空乏層が同図で点線で示すように拡が
り、ｐ＋型型数散層３電気的に独立したフローティング
層となる。
同図において注目てべき点は、ｐ＋型型数散層３周縁は
パッド２周縁に達していないことで、これにより寄生Ｍ
Ｏ８）ランジスタのチャネルが形成されないようにして
いるのである。パッド２下の酸化膜］０が破壊されてい
ない通常の場合、バンド直下はフローティングになって
いるため寄生ＭＯ８発生はない。
かりに酸化膜がワイヤボンディング時のショックで第１
７図に示−ｆＢ点で破壊されている場合、ｐ＋型型数散
層３パッド２と同電位となり、寄生ＭＯ８のソースとな
り得るが、矢印で示すパッド下はｐ＋型層が存在しない
部分であるため、この部分では寄生ＭＯ８がＯＮとなる
条件である、ＶＳ−ＶＧ≧ｖｔｈがなりたたない。丁な
ゎち、Ｖｃ−ｖ＝ｏ＜ｖｔｈでＯＦＦ条件となる。すな
わち同図に示すように、低電位アルミニウムからの負電
荷Ｈのチャージマイグレーションが存在してもパッドの
ない部分から図示の点線のようにしかチャネルは形成さ
れず、奇生ＭＯ８）ランジスタ現象は生じることはない
。
第１８図はこれと対照してバンド外部にｐ＋型層が出て
いる場合の例を示１−もので、この場合低電位アルミニ
ウム配線からのもれ電荷（＠にょってｎ−型層表面にチ
ャネルＣＨが形成され、パッド下のｐ型層がソースＳと
なり、アイソレーションｐ型層がドレインＤとなって（
この場合Ｖｓ　−Ｖｃ≧Ｖｒｈの条件を満たす）寄生Ｍ
Ｏ８’ｐランジスタが発生することになる。
〔実施例２］ 第１９図は本発明の他の実施例を示すもσ）であって、
２層配線構造を有する半導体装置のボンディングバンド
の近傍の断面図である。
同図において１はチップ、２はポンディングパッドの下
地となる第１層アルミニウム膜１８はたとえばポリイミ
ド系樹脂からなる層間絶Ｒ膜、】９はポンディングパッ
ドとなる第２層のアルミニウム膜、２０はポンディング
パッド１９に接続された２層目の配線であり、２１はポ
リイミド系樹脂からなる最終プロテクション（保＠）膜
である。
この実施例の場合もポンディングパッドの下地となる第
１層アルミニウム膜とｐ＋型型数散層３の関係は第１６
図で示した１層配線構造であって、前記実施例の場合と
同様の効果を奏するものであ。
る。
〔実施例３〕 第２０図は本発明の他の実施例を示すＩＣの平面図であ
る。同図で斜線ハツチングを施したポンディングパッド
２はパッド直下にｐ＋型型数散層有するパッドを示す。
ノ・ツチングを施さないノくラド２２は直下にｐ＋型層
の形成されないパッドを示す。５は抵抗用拡散層、２３
は素子たとえばｎｐｎ　）７ンジスタを示す。２４は周
縁スクライブ領域を示す。
同図において特徴的なこと′は太線で示される１つのア
イソレーション層８で囲まれた領域２５内に、複数のポ
ンディングパッド２と複数の抵抗素子６とが、共存して
形成されていることである。
パッド２直下のｐ＋型型数散層７０−ティングにするた
めには、エピタキシャルｎ−型層４を電源電位としなけ
ればならない。又エピタキシャルｎ−型層内にｐ型拡散
層により抵抗素子６を形成するとき、又は図示されない
静電破壊防止素子を形成するとき、エピタキシャルｎ一
層を電源電位にしなければならない。これによりて、上
記パッド２、抵抗素子６等をアイソレーション層８で囲
まれた大きな１つの領域２５内に、共存させてまとめる
ことが可能となる。さらに注目すべきことは、これまで
のパッド周辺にアイソレーション層を設ける構造では２
つの領域に分けられる抵抗形成層ＸとＹとを本発明では
同一領域２５として一つにまとめて形成することにより
、設計自由度を増すことができる。それとともに、これ
までは両Ｘ、　Ｙ領域に少なくとも一個所ずつ設ける必
要であったエピタキシャルｎ−型層を電源電位とするた
めのコンタクト電極が本発明ではＸ、Ｙ領域を一つにま
とめることにより、１個所のコンタクト電極２７のみで
領域２５に含まれるエピタキシャルｎ−型層を電源電位
とすることができ、したがって配線のレイアウトが容易
になるという効果が得られる。
この場合、エピタキシャルｎ−型層を電源を位とするた
めのコンタクト電極２７が一個所であることにより、エ
ピタキシャル層に抵抗形成のため一つにまとめた領域Ｘ
Ｙが均一に電源電位とならないと考えられる。
しかし、第８図、第９図に示される様に一つにマドめた
領域Ｘ、　Ｙのエピタキシャル層とｐ−型基板との間に
低抵抗のｎ＋塑埋込層が存在するために、前記領域Ｘ、
Ｙはほぼ均等な電源となる。
すなわちｎ−型層の底部に低抵抗ｎ＋＋埋込層を設ける
だけで、電気的に分離された大きな領域を一定電位に出
来るため、Ｘ、Ｙ領域を一つにまとめたことによる弊害
は全くない。
また、第２０図において、さらに注目すべき点は同一チ
ップ内にパッド直下にｐ＋屋屋敷散層３形成されたパッ
ド２と、ｐ＋型型数散層形成されないパッド２２が在る
ということである。
すなわち、前記エピタキシャル層が電源電位となってい
る領域２５以外の素子形成領域２６にパッドを設けると
きは、本発明を必すしも適用しなくともよい。つまり、
パッド周辺にエピタキシャルｎ−型層を電源電位として
使用する素子が形成されている場合は本発明を適用して
パッド直下Ｋｐ＋型層を設け、そうでない場合はｐ＋型
層を必ずしも設けなくてもよいのである。
なお、同図には領域２６内に形成されているアイソレー
ション層は簡略化され図示されていない。
〔効果〕
以上実施例で述べた本発明による効果をまとめると下記
のとおりである。
（１）ポンディングパッド直下のｐ＋型型数散層みを７
０−ティングすることによりボンディングダメージによ
ってパッドと半導体層が短絡された場合に、他の電子回
路に悪影響を与えることを防止できるとともに、パッド
周辺を素子領域として有効に利用することができる。
（２）上記（１）よりパッド間に素子が形成でき、チッ
プ面積を増加させることなくＩＣの集積星向上が図れる
。
（３）ポンディングパッド直下のｐ＋型型数散層フロー
ティングするために、パッド下部のエピタキシャル層を
電源電位とすることを利用し、エピタキシャル層を電源
電位として使用する抵抗等の素子を一つの電源電位領域
とすることが可能となり、回路設計の自由度が増す。
（４）　上記（３）よりエピタキシャル層を電源電位と
するためのコンタクト電極を１個所だけ設けなげればよ
いことになり、配線自由度をさらに増すことになる。
以上本発明者によってなされた発明を実施例にもとつき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
また、本発明の構造においては、下記の効果をも内存し
ている。
すなわち、ポンディングパッド直下にｐ＋型型数散層有
することから容量の低減にもなる。
すなわち、第２１図に示されるボンディングバンド構造
を有する半導体装置の等価回路は第２２図に示されるよ
うに容量を直列に接続した形となる。
同図においてＣＯＸは酸化膜の容量、Ｃ８はｐ＋・ｎ−
エピタキシャル層間に拡がる空乏層の容量、Ｃ２はｎ＋
　ｐ−基板間の容量をそれぞれ示す。
Ｃｏｘ、Ｃ１＊　Ｃ’２が直列に接続された容量の和は
Ｃｔｏｔ　＝Ｃｏｘ−Ｃ＋　・Ｃ２／（Ｃｏｘ−Ｃ＋＋
　ＣＢ　・Ｃ２＋Ｃ２・Ｃｏｘ） となり、バンド直下の容量はｐ＋型型数散層ない場合の
容量Ｃｔｏｔ＝Ｃｏｘ−Ｃ２／（Ｃｏｘ＋Ｃ，）　、に
りも低減される。このようにパッド直下の容量が減少す
ることにより、半導体装置の動作速度が向上し、素子特
性の向上が図られるというてぐれた効果をも有している
。
〔利用分野〕
以上の説明では王として本発明者によってなされた発明
をその背景となった利用分野である半導体装置に適用し
た場合について説明したが、それに限定されるものでは
ない。
本発明はリニアＩＣ全般に適用でき、とくにリニア＋デ
ジタルＩＣ全般に使用して有効である。
【図面の簡単な説明】
第１図及び第２図は本発明の原理的構成のための例を示
すものであって、第１図は半導体装置におけるポンディ
ングパッド領域の平面図、第２図は第１図におけるＡ　
−Ａ’切断断面図である。 第３図は半導体装置の構造の一例を示す断面図である。 第４図は半導体装置におけるポンディングパッドを有す
る領域のこれまでのレイアウトの例を示す平面図である
。 第５図及び第６図はボンディングバノド周辺領域の利用
例を比較して示すだめの拡大平面図であって、第５図は
これまでの例、第６図は本発明の場合の例を示す。 第７図乃至第９図は本発明の一実施例を示すものであっ
て、このうち、第７図は半導体装置におけるポンディン
グパッドとその周辺領域を示す平面図、第８図は第７図
におけるＸ−Ｘ’切断断面図である。第９図は第７図に
対応する拡散パターン平面図である。 第１０図゛乃至第１５図は本発明の他の一実施例を示す
ものであっ工、ＩＩＬを有する半導体装置の製造プロセ
スの一部を示す工程断面図である。 第１６図乃至第１９図は本発明による半導体装置の作用
効果な駅間するための断面図である。 第２０図は本発明による半導体装置（ＬＣ）における他
の作用効果を説明するための平面図である。 第２１図は本発明による半導体装置の他の効果を説明す
るための断面図、第２２図は第２１図に等価の回路図で
力、る。 １・・°ｐ−ｍシリコン結晶（半導体基体）、２・・・
ボンデインクバンド（アルミニウム）、３・・・ｐ＋型
！散Ｊｉ、　４・・・ｎ−型エピタキシャルシリコン層
、５・・・ｐ型拡散抵抗、６・・・抵抗素子、７・・・
スルーホール、８・・・アイソレーションｐ＋型層、９
・・・静電破壊防止素子、１０・・・表面酸化膜、１１
・・・ｎ＋＋埋込層、１２・・・ｐ型拡散層、１３・・
・ｎ＋型型数散層１４・・・コレクタ電極取出し拡散層
、１５・・・ポリイミド系樹脂、１６・・・アルミニウ
ム配ｆｌＬ　１７，１８・・・ｎ＋型型数散層１９・・
・ワイヤ。 第　１　図 第　２　図 第　３　図 第　４　図 第　５　図 第　６　図 第１０図　４ 第１１図 第１２図 第１３図 第１４図 第　１５　図　ｑ 第１６図 第１７図 第　１８　図 第１９図

Claims (1)

  1. 【特許請求の範囲】 １、第１導電型半導体基体の一工面上に基体と反対導電
    型の第２導電型半導体層が形成され、この第２導電型半
    導体層表面は絶縁膜で覆われ、この絶縁膜上に少なくと
    も］つのボンディングバンドを含む導体膜を有する半導
    体装置であって、上記ポンディングパッド直下の半導体
    層表面に第１導電型不純物導入層が設けられていること
    を特徴とする半導体装置。 ２、前記第１導電型不純物導入層は、その上刃にあるポ
    ンディングパッドの周縁よりも内側に設けられている特
    許請求の範囲第１項記載の半導体装置。 ３、前記第１導電型不純物導入層は複数のボンディング
    バノドのうち特定のポンディングパッド直下に設げられ
    ている特許請求の範囲第１項又は第２項に記載の半導体
    装置。 ４、前記第２導電型半導体層は、前記ポンディングパッ
    ド直下の部分を含む同一電位領域と、これと電気的に離
    隔された他の素子を含む領域とに分けられている特許請
    求の範囲第１項又は第３項に記載の半導体装置。 ５、前記ポンディングパッド直下の部分を含む第２導電
    型半導体層は前記半導体装置の電位に保持される特許請
    求の範囲第４項記載の半導体装置。 ６、第１導電型半導体基体の一工面上に第２導電型半導
    体層を成長させ、この第２導電型半導体層の表面の一部
    に注入集積論理素子！含む集積回路を形成し、この集積
    回路に接続された配線の端子の一部として上記第２導電
    型半導体層の周辺部の表面絶縁膜上にポンディングパッ
    ドを形成するにあたって、上記注入集積論理素子におけ
    る注入部のための第１導電型拡散層をその周縁が上記ポ
    ンディングパッド周縁よりも内側に位置するように形成
    することを特徴とする半導体装置の製造方法。
JP59102567A 1984-05-23 1984-05-23 半導体装置およびその製造方法 Pending JPS60247940A (ja)

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