KR930008980B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR930008980B1
KR930008980B1 KR1019850003113A KR850003113A KR930008980B1 KR 930008980 B1 KR930008980 B1 KR 930008980B1 KR 1019850003113 A KR1019850003113 A KR 1019850003113A KR 850003113 A KR850003113 A KR 850003113A KR 930008980 B1 KR930008980 B1 KR 930008980B1
Authority
KR
South Korea
Prior art keywords
semiconductor
region
type
conductivity type
island
Prior art date
Application number
KR1019850003113A
Other languages
English (en)
Other versions
KR850008052A (ko
Inventor
도요마사 고우다
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미쓰다 가쓰시게 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR850008052A publication Critical patent/KR850008052A/ko
Application granted granted Critical
Publication of KR930008980B1 publication Critical patent/KR930008980B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

내용 없음.

Description

반도체 장치
제 1 도 및 제 2 도는 본 발명의 구체적인 예로서,
제 1 도는 반도체 장치에 있어서의 본딩 패드 영역의 평면도.
제 2 도는 제 1 도에 있어서의 A-A' 절단 단면도.
제 3 도~제 6 도는 본 발명의 실시예로서, 반도체 장치의 작용 효과를 설명하기 위한 단면도.
제 7 도~제 9 도는 본 발명의 1실시예를 도시한 도면으로서,
제 7 도는 반도체 장치에 있어서의 본딩 패드와 그 주변 영역을 도시한 평면도.
제 8 도는 제 7 도에 있어서의 X-X' 절단 단면도.
제 9 도는 제 7 도에 대응하는 확산 패턴 단면도.
제 10 도~제 15 도는 본 발명의 다른 1실시예를 도시한 도면으로서, IIL을 갖는 반도체 장치의 제조 프로세스의 일부를 도시한 공정 단면도.
제 16 도는 본 발명에 의한 반도체 장치(IC)에 있어서의 다른 작용 효과를 설명하기 위한 평면도.
제 17 도 및 제 18 도는 본 발명을 사용한 IC와 종래의 CI와의 본딩 패딩 주변 영역의 이용예를 비교하여 도시하기 위한 확대 평면도로서,
제 17 도는 종래의 예를 도시한 도면.
제 18 도는 본 발명인 경우에 예를 도시한 도면.
제 19 도는 본 발명을 적용하기 않은 종래예인 반도체 장치의 구조의 1예를 도시한 단면도.
제 20 도는 제 19 도에 도시된 단면 구조를 갖는 반도체 장치를 구체화한 경우를 상정하여 본 발명전에 본 발명자에 의해서 구상된 반도체 장치의 평면 레이아웃도.
제 21 도는 본 발명에 의한 반도체 장치의 다른 효과를 설명하기 위한 단면도.
제 22 도는 제 21 도와 등가인 회로도.
제 23 도는 정전 파괴 방지 소자의 디바이스 구조를 도시한 단면도.
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 칩상에 여러개의 본딩 패드를 구비한 반도체 집적 회로 장치(이하, IC라고도 한다)에 이용하여 유효한 발명에 관한 것이다.
반도체 장치는 일반적으로 반도체 칩이 리이드 프레임상에 고정되고, 외부 도출 리이드와 반도체 칩이 금 와이어 등의 도전성이 양호한 와이어에 의해서 전기적으로 접속된 구조로 되어 있다.
반도체 칩에 있어서의 와이어 접속영역은 본딩 패드라고 칭하여 지고, 통상 반도체 기판을 덮는 표면 산화막상에 알루미늄 등의 금속층을 형성하고, 또 금속층을 덮는 최종 비횔성막의 일부를 오픈하여 상기 금속층의 일부의 표면을 노출시킨 구조로 되어 있다.
주지인 바와 같이, 본딩 패드와 와이어의 전기적 접속성(본딩성)은 반도체 장치의 특성에 큰 영향을 미치는 중요한 파라미터이다. 양자의 양호한 접속을 얻기 위해서 여러가지의 와이어 본딩 방법이 개발되고 있지만, 어느 방법도 와이어 선단과 본딩 패드를 강하게 서로 마찰시키는 스크러빙(scrubbing) 공정을 포함하고 있다.
근래의 반도체 장치의 미세화에 의해 반도체 기판 표면에 존재하는 산화막의 두께가 얇게 되고 있으므로, 예를 들면 상기 와이어 본딩 공정에 있어서의 스크러빙 공정에서는 와이어에 하중이 가해져 와이어가 본딩 패드에 서로 마찰시켜지면 그 압력이 본딩 패드 아래의 상기 반도체 기판의 표면을 덮는 얇은 산화막에도 전달되어 이 산화막이 파괴되거나 또는 핀홀이 발생하는 일이 있다.
이와 같이 결함이 발생하면, 와이어와 반도체 기판이 실질적으로 단락된 상태로 되어 신호가 유효하게 반도체 기판내에 형성된 소자에 전달되지 않는 등의 악영향이 생긴다.
상술한 문제점을 해결하기 위한 수단의 하나로서 일본국 특허 공고공보 소화 46-25466호에 개시되는 기술이 제안되어 있다. 그 구체적인 내용이 제 19 도에 도시된다. 즉, p-형 실리콘 단결정 기판(1) 상에 에피택셜 성장에 의해서 형성된 n-형 실리콘층(4)가 형성되고, 이 n-형 실리콘층은 p형 층으로 이루어지는 분리층(8)에 의해서 몇개의 반도체 섬영역으로 전기적으로 분리되고, 분리된 반도체 영역내에 트랜지스터 등의 소자가 형성된 구조를 갖는다. 이들의 소자에 접속되는 알루미늄 전극(배선)(16)은 칩(기판) 주변에서 본딩패드(2)에 접속되고, 본딩패드(2) 및 외부 리이드 사이에 와이어(19)가 본딩되는 것에 의해 IC가 구성되어 있다. 이 본딩 패드(2)는 실리콘층(4)의 표면 절면막인 SiO2막(10)상에 형성되지만, 패드 바로 아래의 SiO2막에 핀홀(미소 구멍)이 있는 경우는 핀홀로부터 반도체 층(4)에 누설전류가 흘러 IC를 구성하는 회로에 바람직하지 않은 영향을 끼친다. 상기 문헌에는 이와 같은 전류의 누설을 저지하기 위하여 제 19 도에 도시한 바와 같이 패드의 주변부로 바로 아래에 p형 층으로 이루어지는 분리층(8)을 마련하여 이 분리층(8)을 최저 동작 전위로 고정하는 것에 의해서 본딩 패드 바로 아래의 n-형 층(4a)를 플로팅(전기적으로 프롤팅인 섬)으로 하는 기술이 개시되어 있다. 이와 같은 구성이면 동일 도면에 도시되는 바와같이, 가령 본딩 패드 아래의 산화막(10)에 결합 B가 발생하고 패드와 n-형 반도체 층(4a)가 단락하였다고 하더라도 신호는 반도체 기판내에 흘러들어오는 일없이 유효하게 소정의 소자 영역에 전달된다는 것이다.
본 발명자들은 상기 기술에 대해서 여러가지 검토를 하였다.
제 20 도는 제 19 도에 도시한 디바이스 구조를 실제로 IC로서 구체화한 경우를 상정하여 본 발명자가 구상한 IC의 일부 평면 레이아웃도이다. 반도체 칩의 둘레 가장자리부의 스크라이브 영역(24)에 근접하여 배치된 여러개의 패드(2a),(2b)의 바로 아래의 n-형 층(4a)를 공통의 p형 분리층(8a)로 둘러싸고, 이 분리층(8)을 접지전위로 하고 있다. n-형 층(4a)는 분리층(8a)에 의해 둘러싸여져 프롤팅된 섬이다. (4b)는 npn 트랜지스터, pnp 트랜지스터, 다이오드 등의 소자가 형성되는 영역으로서, 각 소자 사이는 분리층(8b)에 의해 분리된다. 소자가 형성되는 영역(4b) 전체가 다른 영역(4a),(4c)로부터 전기적으로 분리되어 있다. (5)는 p형 확산저항층으로서, n-형 층으로 이루어지는 영역(4c) 표면에 마련된다.
본 발명자들의 검토에 의하면, 여러개의 패드 주변부를 분리층(8a)로 둘러싸기 때문에, 패드 주변부는 소자 형성에 사용할 수 없는 데드 스페이스로 되고, 또 패드 사이에 다소 스페이스가 있더라도 분리층으로 메울 수밖에 없어, 그 결과 집적 밀도의 향상에 한계가 있다는 것이 명확하게 되었다.
또, 제 20 도에 도시한 바와 같은 확산 저항(5)의 섬영역이 몇개나 있을 때, 저항이 형성되는 섬영역으로 이루어지는 각 n-형 에피택셜층(4c)를 전원전위(Vcc)로 하기 위해서, 각 영역마다 하나의 전원 콘택트를 마련하지 않으면 안되어 배선의 자유도가 적게 되어 버린다는 것도 명확하게 되었다.
본 발명은 상기한 문제점을 극복하기 위해 이루어진 것이다.
본 발명의 목적은 반도체 장치의 칩 면적을 증가시키는 일이 없고, 또한 신뢰성을 유지하면서 집적도를 향상하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것에 개요를 간단하게 설명하면 다음과 같다.
단결정 p형 실리콘 등의 반도체 기판의 1주면상에 기판과 반대 도전형의 n형 실리콘층이 형성되고, 이 n형 실리콘층 표면은 SiO2등의 절연막으로 덮여지고, 그 절연막상에 본딩 패드를 포함하는 알루미늄 등의 도체막을 갖는 반도체 장치이다. 이 본딩 패드 아래의 n형 실리콘층 표면에 p+형 확산층이 마련되어 있는 것에 의해, 본딩 패드 주변의 영역을 소자 형성 영역으로서 유효하게 이용할 수 있어 칩 면적을 증가시키는 일없이 고집적화가 가능하게 되어 상기 목적을 달성할 수 있다.
제 1 도~제 6 도는 본 발명의 구성을 구체적으로 설명하기 위한 도면이다.
본 발명의 특징은 제 3 도에 도시되는 바와 같이 본딩 패드 아래의 반도체 본체(본원 명세서에서는 반도체기판(1), 매립층(11), n-형 에피택셜층(4)를 포함해서 반도체 본체라 한다)의 주면에 p+형 반도체 영역(3)이 형성되어 있고, 또 n-형 에피택셜(4)와 상기 p-형 반도체 영역(3)과는 n-형 에피택셜층(4)가 최고 동작 전위에 접속되는 것에 의해 역바이어스되고, p+형 반도체 영역은 n-형 에피택셜(4)로부터 전기적으로 거리를 두고 떨어져서 플로팅 상태로 되어 있는 점에 있다.
이와 같은 구성으로 하는 것에 의해 제 3 도에 도시되는 바와 같이, 가령 본딩 패드(2)와 p+형 반도체 영역(3) 사이에 개재하는 절연막(실리콘 산화막)(10)의 일부에 결합 B가 생겨 와이어(19)와 p+형 반도체층이 실질적으로 단락 상태로 되었다고 하더라도 신호가 이 단락된 경로를 거쳐서 반도체 기판내로 흘러들어오는 일은 없다.
제 3 도에서 명확한 바와 같이, 본딩 패드 아래에 p+형 반도체 영역을 형성하는 것만으로 상기 효과가 얻어지고, 집적도의 점에서도 종래예에 비해 훨씬 유리하다.
다음에 본 발명의 보다 바람직한 형태에 대해서 설명한다.
본 발명의 보다 바람직한 형태는 제 2 도나 제 3 도에서도 도시되는 바와 같이, p+형 반도체 영역(3)의 둘레 가장자리가 본딩 패드(2)의 둘레 가장자리보다도 내측에 형성되는 것이다.
제 3 도는 상술한 바와 같이 본 발명에 의한 본딩 패드의 확대 단면도로서, (1)은 반도체 기판, (2)는 본딩 패드, (3)은 패드 바로 아래에 마련한 p+형 반도체 영역, (4)는 전원 전위로 한 n-형 에피택셜층, (10)은 절연막(실리콘 산화막), (15)는 비활성화막으로 되는 폴리 이미드계 수지를 나타낸다.
n-형 에피택셜층(4)를 전원전위로 하는 것에 의해 패드(2) 바로 아래의 p+형 확산층(3)은 역바이어스로 되고, pn접합면(17)보다 공핍층이 동일도면에서 점선으로 도시한 바와 같이 넓어지고, p+형 확산층(3)은 전기적으로 독립한 플로팅층으로 되는 것은 상술한 바와 같다.
동일 도면에 있어서 또 주목해야할 점은 p+형 확산층(3)의 둘레 가장자리가 패드(2)의 둘레 가장자리에 도달하고 있지 않는 점으로, 이것에 의해 기생 MOS트랜지스터의 채널이 형성되지 않도록 하고 있는 것이다. 패드(2) 아래의 산화막(10)이 파괴되어 있지 않은 통상의 경우, 패드 바로 아래는 플로팅으로 되어 있기 때문에 기생 MOSFET가 발생하는 일은 없다.
가령, 산화막이 와이어 본딩시의 충격에 의해 제 4 도에 도시한 바와 같이 B점에서 파괴되어 있는 경우, p+형 확산층(3)이 패드(2)와 동일 전위로 된다. 패드(2)가 고전위로 된 경우에는 이 p+형 확산층(3)이 기생 MOS트랜지스터의 소오스로 되고, 섬영역을 형성하기 위한 분리층(100)이 드레인으로 될 우려가 있다. 그런데, 화살표로 나타내는 패드 아래는 p+형 층이 존재하지 않는 부분이기 때문에, 이 부분에서는 기생 MOS트랜지스터가 온상태로 되는 조건, 즉 VS-VG
Figure kpo00001
Vth가 성립하지 않는다. 즉, Vs-VG=O〈Vth에서 오프 조건으로 된다. 즉, 동일 도면에 도시한 바와 같이 저전위 알루미늄으로부터의 부전하(-)의 챠지 마이크레이션이 존재하더라도 패드가 없는 부분으로부터 도시한 점선과 같이 채널은 형성할 수 밖에 없으므로, 기생 MOS트랜지스터 현상이 생기는 일은 없다.
제 5 도는 이것과 대조하여 패드 외부로 P+형 층이 돌출하고 있는 경우에 예를 도시한 것으로서, 이 경우 저전위 알루미늄 배선으로부터의 누설 전화(-)에 의해서 n-형 층 표면에 CH가 형성되고, 패드 아래의 p형 층이 소오스 S로 되고, p형 분리층이 드레인 D로 되어(이 경우 VG-VS
Figure kpo00002
Vth의 조건을 충족한다) 기생 MOS트랜지스터가 발생할 우려가 높다. 따라서, 본 발명에서 보다 바람직하게는 상기한 바와 같이 p+형 반도체 영역(3)의 둘레 가장자리가 패드(2)의 둘레 가장자리보다도 내측에 위치하는 것이 좋다.
제 6 도는 본 발명의 다른 실시예를 도시한 것으로서, 2층 배선 구조를 갖는 반도체 장치의 본딩 패드의 근방의 단면도이다.
동일 도면에 있어서 (1)은 기판, (2)은 본딩 패드의 하지막으로 되는 제 1 층 알루미늄막, (18)은 예를 들면 폴리 이미드계 수지로 이루어지는 층간 절연막이다. 이 수지막은 탄력이 있어 와이어 본딩시의 충격을 완화하는 작용이 있으므로 층간 절연막으로서 수지막을 이용하는 효과와 본원 발명의 효과가 합쳐져서 IC의 신뢰성을 더욱더 높인다.
제 6 도에 있어서 또, (2)는 본딩 패드로 이루어지는 제 1 층의 알루미늄막, (20)은 본딩패드(2)에 접속된 2층째의 배선이고, (21)은 폴리이미드계 수지로 이루어지는 최종 보호막이다.
이 실시예의 경우도 본딩 패드의 하지막으로 되는 제 1 층의 알루미늄막과 p+형 확산층(3)의 관계는 제 3 도에 도시한 1층 배선구조의 것과 동일하므로 상기 실시예의 경우와 마찬가지로 효과를 얻을 수 있는 것이다.
다음에 본 발명의 효과를 본딩 패드 주변의 이용 효율의 향상이라는 관점에서 설명한다.
제 1 도 및 제 2 도는 본 발명의 실시예를 도시한 도면으로서, 제 1 도는 반도체 장치에 있어서의 본딩 패드 근방에 도시한 평면도, 제 2 도는 제 1 도에 있어서의 A-A 단면도이다.
제 1 도에 있어서 (1)은 단결정 p-형 실리콘 반도체 기판, (4)는 n-형 에피택셜 성장 실리콘층으로서, 전원전압 Vcc에 접속된다. (3)은 p+형 확산층, (8)은 분리층, (10)은 표면 산화막(SiO2막), (2)는 알루미늄으로 이루어지는 본딩 패드이다. 상기 p+형 확산층(3)은 본딩 패드(2)의 바로 아래에 있고 이 p+형 확산층(3)은 그 폭 d1이 본딩 패드의 폭 d2보다도 작고, 또한 그의 둘레 가장자리가 본딩 패드의 둘레가장자리보다 내측에 위치하도록 형성되어 있다. 집적도의 관점에서 보면, 종래 기술에서는 제 17 도에 도시한 바와 같이 서로 인접하는 패드(2a),(2b) 사이에 소자를 형성하기 위해서 패드의 주변부에, 예를 들면 폭 d3=7.5㎛의 분리층(4a)를 마련하고, 그 주변에 분리 여유로서, 예를 들면 폭 d4=20㎛를 마련할 필요가 있어, 패드(2a),(2b)의 간격 d를 60㎛이상으로 취하지 않으면 안되어 고집적화에 적합하지 않게 된다. 패드 간격 d를 60㎛이상 거리를 두고 패드 사이에 소자(예를 들면, 정전파괴 방지 소자(9))를 형성하는 것보다도 패드 사이에 분리층(8)만을 마련하는 쪽이 집적도의 점에서 유리하였다. 그러나, 본 발명에 의하면 제 18 도에 도시한 바와 같이 패드 바로 아래의 p+형 확산층(3a),(3b)를 플로팅으로 하는 것에 의해, 패드 주변부에 폭 d3=7.5㎛를 마련할 필요가 없게 되기 때문에, 패드 사이 d를, 예를 들면 50㎛ 정도 거리를 두는 것만으로 패드 사이에 소자를 형성하는 것이 가능하여 고집적화를 실현할 수 있다.
고집적화를 도모할 수 있는 다른 이유도 있다. 패드 바로 아래의 p+형 확산층을 플로팅으로 하기 위해서, n-형 에피택셜(섬영역)의 전위는 전원전압(Vcc)으로 유지된다. 한편, n-형 층 표면에 p형 확산 저항이나 pn접합을 이용한 정전 파괴 방지 소자 등을 마련하는 경우에도 n-형 층을 전원전위로 할 필요가 있다. 그래서, 이것을 이용하여 동일한 전위 영역을 하나로 모으는 것이 가능하게 된다. 이것에 의해, 에피택셜층을 전원전위로 하기 위한 배선을 이 영역에 1개소만(제 20 도와 같이 종래는 각 소자 형성영역에 개별적으로 마련하였다) 마련하면 좋게되어(제 16 도 참조) 배선의 자유도가 증가한다. 즉, 동일 면적에 소자를 다수 형성하더라도 배선상에 문제는 없다.
이 효과는 상당히 중요한 효과이므로, 제 16 도를 사용하여 더욱 상세하게 설명한다. 동일 도면에서 가느다란 사선 해칭을 실시한 본딩 패드(2)는 패드 바로 아래에 p+형 확산층을 갖는 패드를 나타낸다. 해칭을 실시하지 않은 패드(22)는 바로 아래에 p+형 층이 형성되지 않은 패드를 나타낸다. (5)는 저항용 확산층, (23)은 소자, 예를 들면 npn트랜지스터를 나타낸다. (24)는 둘레 가장자리 스크라이브 영역을 나타낸다.
동일 도면에 있어서 특징적인 것은 굵은 선으로 도시되는 하나의 분리층(8)로 둘러싸여진 섬영역(25)(간격이 넓은 해칭이 실시된 영역)내에 여러개의 본딩 패드(2)와 여러개의 저항소자(6)이 공존하여 형성되어 있는 것이다. 패드(2)의 바로 아래의 p+형 확산층을 플로팅으로 하기 위해서는 n-형 에피택셜층(4)를 전원전위로 하지 않으면 안된다. 또, n-형 에피택셜내에 p형 확산층에 의해 저항소자(6)을 형성할 때, 또는 도시되지 않은 정전 파괴 방지 소자를 형성할 때 n-형 에피택셜층을 전원전 위로 하지 않으면 안된다. 이것에 의해서, 상기 패드(2), 저항 소자(6)등을 분리층(8)로 둘러싸여진 큰 하나의 영역(25)내에 공존시켜 모으는 것이 가능하게 된다. 또 주목해야 할 것은 이제까지의 패드 주변에 분리층을 마련하는 구조에서는 두개의 영역으로 분리되는 저항 형성층 X와 Y를 본 발명에서는 동일 영역(25)로 해서 하나로 모아서 형성하는 것에 의해서, 설계 자유도를 놓일 수가 있다. 그것과 함께, 지금까지는 양 X, Y영역에 적어도 1개소씩 마련할 필요가 있던 n-형 에피택셜층을 전원전위로 하기 위한 콘택트 전극이 본 발명에서는 X, Y영역을 하나로 모으는 것에 의해, 1개소의 콘텍트 전극(27)만으로 영역(25)에 포함되는 N-형 에피택셜층을 전원전위로 할 수 있고, 따라서 배선의 레이아웃이 용이하게 된다는 효과가 얻어진다.
또, 제 8 도, 제 9 도에 도시되는 바와 같이 하나로 모아진 영역 X,Y의 에피택셜층과 p-형 기판 사이에 저저항의 n+형 매립층이 존재하기 때문에, 상기 영역 X, Y는 대략 균등한 전원으로 된다. 즉, n-형 층의 바닥부에 저저항 n+형 매립층을 마련하는 것만으로 전기적으로 분리된 큰 영역을 일정 전위로 할 수 있으므로, X, Y영역을 하나로 모은 Vcc와의 접속선을 하나로 한 것에 의한 장해는 전혀 없다.
또, 제 16 도에 있어서 주목해야할 점은 패드 바로 아래에 p+형 확산층(3)이 형성된 패드(2)와 p+형 확산층이 형성되지 않은 패드(22)가 동일 칩내에 있다는 것이다.
즉, 상기 에피택셜층이 전원전위로 되어 있는 영역(25) 이외의 소자 형성 영역(26)에 패드를 마련할 때는 본 발명을 반드시 적용하지 않아도 좋다. 즉, 주변에 n-형 에피택셜층을 전원전위로서 사용하는 소자가 형성되어 있는 경우는 본 발명을 적용하여 패드 바로 아래에 p+형 층을 마련하고, 그렇지 않은 경우는 p+형 층을 반드시 마련하지 않아도 좋은 것이다.
또한, 동일 도면에는 영역(26)내에 형성되어 있는 분리층이 생략되어 도시되어 있지 않다.
다음에, 몇개의 도면을 사용하여 본 발명의 내용을 더욱 상세하게 설명한다. 제 7 도는 본 발명의 실시예로서, 반도체 장치에 있어서의 본딩 패드 근방에 있어서의 알루미늄 전극 패턴을 도시한 일부 평면도, 제 8 도는 제 7 도에 있어서의 X-X' 단면도이다.
제 8 도에 있어서 (1)은 p-형 실리콘 단결정으로 이루어지는 기판으로서, 이 위에 n-형 에피택셜 실리콘층(반도체층)(4)가 n+형 매립층(11)을 거쳐서 형성된다. 이 n-형 실리콘층의 일부(4a)는 p+형 분리층(8)에 의해서 다른 영역(4)로부터 전기적으로 분리되고, 전원전위 Vcc와 동일 전위로 되어 있다. (2)는 본딩 패드로서, 알루미늄막으로 이루어지고 실리콘 산화막(SiO2) 막(10)을 거쳐서 p형 실리콘층상에 형성된다. (3)은 p+형 확산층으로서, 본딩 패드의 바로 아래에 형성되고, 이 p+형 확산층(3)의 둘레 가장자리는 본딩패드(2)의 둘레가장자리보다도 내측으로 되도록 형성된다. (5)는 저항용 p형 확산층이고, (6)은 저항소자이다. (16)은 알류미늄 배선, (9)는 정전파괴 방지 소자로서, p형 확산층과 n+형 확산층으로 이루어진다. 이 정전 파괴 방지 소자에 대한 상세한 내용은 일본국 공고공보 소화 53-21838호에 개시되어 있는 것이다.
참고를 위해 간단히 그 구조와 동작을 제 23 도를 사용하여 설명해 둔다.
정전 파괴 방지 소자를 본딩 패드와 본딩 패드로부터 입력되는 입력 신호를 받는 소자 QA와의 사이에 삽입되는 것으로서, 가령 입력단자 IN에 큰 정의 펄스가 순간적으로 입력되었을 때는 기생 트랜지스터 Q2가 온하고, n형 에피택셜층(130)으로 정의 펄스를 흐르게 한다. 또, 부의 펄스가 순간적으로 입력단자 IN에 인가되었을 때는 트랜지스터 Q1이 온하고, n형 에피택셜층(130)으로부터 전류를 흡입하여 부의 펄스를 상쇄한다.
이와 같이 기생 트랜지스터를 이용하여 정, 부 양쪽의 펄스에 대해서 반도체 소자 QA를 보호하는 것이다. (10)은 표면 산화막(SiO2막), (15)는 폴리 이미드계 수지와 같은 비활성화막, (7)은 비활성화막(15)에 마련한 스루홀로서, 이 스루홀을 통해서 본딩패드(2)의 표면이 노출한다.
제 9 도는 제 1 도에 있어서의 확산 부분을 실선으로 나타낸 확산 패턴 평면도이다. 동일 도면에서 사선 해칭을 실시한 부분을 p형 확산층으로서, p+형 분리층(8), 본딩 패드 바로 아래의 p+형 층(3), 저항용 p형 확산층(5)가 이것에 대응한다.
(12)는 npn트랜지스터 소지에 있어서의 베이스 p형 확산층이다. (13)은 에미터 n+형 확산층, (14)는 콜렉터 전극 인출 확산층이다.
동일 도면에 있어서 (11)은 n+형 매립층의 둘레 가장자리부의 위치를 나타내고, 점선으로서 표시하고 있다.
제 7 도~제 9 도에 있어서 본딩 패드(2)의 바로 아래에 p+형 확산층(3)을 마련하고 있는 것에 의해서, 그 부분의 n-형 에피택셜층(4a)를 전원전위 Vcc로 하면 본딩 패드 바로 아래의 p+형 확산층(3)만이 전위적으로 뜬 상태, 즉 플로팅층으로 된다.
즉, 패드(2)의 주변에는 정전 파괴 방지 소자(9) 및 저항 소자(5) 등과 같은 n-형 에피택셜층을 전원전위로서 사용하는 소자의 형성을 가능하게 한다.
이것에 의해, 패드(2) 주변을 유효하게 소자 형성 영역으로서 사용할 수 있어 기판(1)의 면적의 저감 및 집적도의 향상이 도모된다.
또, 제 8 도에 도시된 바와 같이 패드 바로 아래의 p+형 확산층(3)은 그 위의 산화막(10)이 그 초기의 형성 단계에서 충분히 두껍게 되도록 형성하여 본딩 패드에 의한 산화막 손상을 받기 어렵게 한다.
그것을 위해서는 이 플로팅을 위한 p+형 확산층(3)을, 예를 들면 분리층(8)의 형성후의 가장 초기의 p+형 확산 공정에서 실행하는 것이 바람직하다. 본 발명자가 사용하고 있는 아날로그+디지탈 공준 IC 형성 프로세스에 있어서는, 예를 들면 디지탈부인 IIL(Integrated Injection Logic)의 인젝터에 형성하는 P+형 확산층과 동시에 형성한다.
이와같이 p+형 확산층(3)의 형성을 조기에 실행하는 것에 의해, p+형 확산층(3)상의 산화막(10)은 그후의 베이스 확산에, 에미터 확산 등의 열처리에 의해 막두께가 두껍게 되어 본딩 손상이 가해지더라도 잘 파괴되지 않는 막두께를 얻을 수가 있다.
제 10 도~제 15 도는 본 발명의 다른 1실시예로서, 예를 들면 IIL 소자를 갖는 바이폴라 IC에 있어서 본딩 패드 영역을 형성하는 경우의 제조 프로세스의 고정 단면도이다.
이하, 각 공정순으로 설명한다.
(a) 통상의 바이폴라 IC 프로세스에 따라서 제 10 도에 도시한 바와같이 p+형 실리콘 단결정 기판(비저항-20Ωcm~50Ωcm)(1)상에 부분적으로 도우너 혹산에 의해서 n+형 매립층(시트저항=20±8Ωcm)(11)을 형성하고, 이것을 메우도록 n+형 실리콘층(막두께=4~5.8㎛, 비저항=0.7Ωcm(4)를 에피택셜 성장시킨다. 그후, 1100℃, 110분 정도의 열처리를 산소분위기 중에서 실행하여 8000Å 정도의 표면 산화막을 형성한다.
(b) 표면의 산화막(10)을 일부 오픈하여(보론등의) 액셉터 불순물을 1045℃에서 퇴적하고, 그 후의 열처리(1000℃, 20분)로 확산 실행하여 p형 분리층(8)을 제 11 도에 도시한 바와같이 형성한다.
(c) 산화막(10)의 일부를 포토레지스트 처리에 의해 선택적으로 일부 오픈하고, 제 12 도에 도시한 바와같이 보론을 1045℃에서 퇴적하고, 950℃웨트 산소 분위기중에서 확산시킨다. 확산층의 시이트 저하은 12~14Ωcm이다. 이것에 의해, 하나의 영역(4b)에서 IIL의 인젝터를 위한 p+형 층(3b)를 형성함과 동시에, 다른 영역(4a)에서 본딩 패트의 프로팅을 위한 p+형 층(3a)를 형성한다.
(d) 다음에 바라는 부분의 산화막을 에칭하고 보론을 980℃, 20분 (0.04mmHg 분위기중)에서 퇴적한 후, 1100℃, 20분에서 베이스 확산(BR 확산)을 실행하고, 시이트 저항 ρs=175Ω/㎠의 p형 층을 형성한다. 이것에 의해, IIL측에 인젝터의 p형 층(5b) 및 인버어스 npn 트랜지스터의 베이스를 위한 p형층 (5b)를 제 13 도와 같이 형성함과 동시에, 본딩 패드 영역측에서는 정전 파괴 방지 소자를 위한 p형 층(5c), 저항층(5a)를 형성한다.
(e) 다음에 에미터 부분의 산화막을 제거하여 인 실리케이트 글라스를 110℃, 30분에서 성장시킨다. 그후, 1050℃, 15분 정도의 열처리로 확산을 실행하여 시이트 저항 8.4Ω/㎠의 IIL측에 멀티 콜렉터 n+형 층(17)을 형성함과 동시에, 본딩패드 영역측에서는 정전 파괴 방지 소자를 위한 n+형 층(18)을 제 14 도와 같이 형성한다.
(f) 콘택트 포토 에칭을 실행한 후 알루미늄을 증착하고 패터닝 에칭을 실행하는 것에 의해, 제 15 도에 도시한 바와같이 IIL측에서는 인젝터 전극 Inj, 멀티 콜렉터 전극 C1, C2, 베이스 전극 B를 형성함과 동시에, 본딩 패드 영역측에서는 본딩 패드 BP1, BP2및 확산 저항 단자 R1, R2를 얻는다. 그후 도시하지 않지만, 폴리 이미드계, 수지에의한 보호막이 형성되고, 다음에 선택적으로 에칭되어 본딩 패드 BP1, BP2가 노출된다.
상기한 IIL 프로세스에서 명확한 바와같이 본딩패드 바로 아래의 산화막(10)은 인젝터 확산과 동시에 실행하는 플로팅용 확산층(3a)를 형성한 후에 비이스 p형 확산 및 멀티 콜렉터(에미터)확산 등의 확산 공정을 거치는 것에 의해서, 충분히 두꺼운 산화막이 형성된다.
이와 관련해서, 통산의 베이스 확산(BR 확산에 의한 표면 산화막 5000Å 정도이고, IIL의 인젝터 표면 산화막은 80000Å 정도로서, 본딩 손상에 충분히 견딜 수가 있다.
이상 실시예에서 기술한 본 발명에 의한 효과를 정리하면 다음과 같다.
(1) 본딩 패드 바로 아래의 p+형 확산층만을 플로팅하는 것에 의해 본딩 손상에 의해 패드와 반도체층이 단락된 경우에 다른 전자 회로에 악영향을 끼치는 것을 방지할 수 있음과 동시에, 패드 주변을 소자 영역으로서 유효하게 이용할 수 있다.
(2) 상기(1)에 의해 패드 사이에 소자를 형성할 수 있고, 칩면적을 증가시키는 일없이 IC의 집적도 향상이 도모된다.
(3) 본당 패드 바로 아래의 p+형 확산층을 플로팅하기 위해 패드 하부의 에피택셜층을 전원전위로 하는 것을 이용하고, 섬영역으로 되는 에피택셜층을 전원전위로서 사용하는 저항등의 소자를 하나의 전원전위 영역으로 하는 것이 가능하게 되어 회로 설계의 자유도를 높일 수 있다.
(4) 상기 (3)에 의해 에피택셜층을 전원전위로 하기 위한 콘택트 전극을 1개소만 마련하면 좋게 되어 배선 자유도를 더욱 높일 수 있게 된다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.
또, 본 발명의 구조는 하기의 효과도 얻을 수 있다. 즉, 본딩 패드 바로 아래에 p+형 확산층을 갖는 것에 의해 용량도 저감하게 된다. 즉, 제 21 도에 도시되는 본딩 패드 구조를 갖는 반도체 장치의 등가 회로는 제 22 도에 도시되는 바와같이 용량을 직렬로 접속한 형태로 된다.
동일 도면에 있어서, Cox는 산화막의 용량, C1은 p+형 에피택셜층과 n-형 에피택셜층 사이로 넓어지는 공핍층의 용량, C2는 n+기판과 p-기판 사이의 용량을 각각 나타낸다. Cox, C1, C2가 직렬로 접속된 용량의 합은
Ctft=Cox·C1·C2/(Cox·C1+C1·C2+C2·Cox)
로 되고, 패드 바로 아래의 용량은 p+형 확산층이 없는 경우의 용량 Ctot=Cox·C2/(Cox+C2)보다도 저감된다. 이와같이 패드 바로 아래의 용량이 감소하는 것에 의해 반도체 장치의 동작 속도가 향상하고, 소자 특성의 향상이 도모된다는 효과도 갖고 있다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 반도체 장치에 적용한 경우에 대해서 설명하였지만, 그것에 한정되는 것은 아니다.
본 발명은 리니어 IC, MOS IC 전반에 적용할 수 있고, 특히 리니어+디지탈 IC 전반에 사용하여 유효하다. 또, 에피택셜층이 없는 반도체 기판에도 유효하다.

Claims (24)

  1. (a) 제 1 도전형과 반대의 제 2 도전형의 반도체 기판(1)상에 선택적으로 형성되고, 전원에 전기적으로 접속되는 제 1 도전형의 섬영역(4), (b) 상기 섬영역(4)의 표면에 형성되고, 또한 상기 반도체 기판(1)과 전기적으로 절연되는 제 2 도전형의 반도체 영역(3), (c) 상기 반도체 영역(3), 상기 섬영역(4) 및 상기 반도체 기판(1)의 표면에 형성된 절연막(10), (d) 상기 반도체 영역(3)상에 위치한 상기 절연막(10)의 일부분상에 형성되고, 상기 반도체 영역(3)과 전기적으로 절연되는 본딩 패드(2), (e) 상기 본딩 패드(2)에 접속된 본딩 화이어(19)를 포함하고, 상기 제 1 도전형의 섬영역(4)와 상기 제 2 도전형의 반도체 영역(3)에 의해 구성되는 pn집합은 역바이어스 되고 평면적으로 보았을 때 상기 본딩 패드(2)의 주변보다 내측에 상기 반도체 영역(3)의 전체가 완전하게 위치하도록, 상기 제 2 도전형의 반도체 영역(3)은 상기 본딩 패드(2)의 평면 형상보다 작은 평면 형상을 갖는 것을 특징으로 하는 반도체 장치.
  2. 특허청구의 범위 제 1 항에 있어서, 상기 제 1 도전형의 섬영역(4)는 n형 반도체로 이루어지고, 상기 제 2 도전형의 반도체 영역(3)은 p형 반도체로 이루어지며, 상기 제 1 도전형의 섬영역(4)는 최고 동작 전위로 유지되는 반도체 장치.
  3. 특허청구 범위 제 1 항에 있어서, 또 상기 반도체 기판(1)상에 형성된 제 1 도전형의 다른 섬영역(4)를 포함하고, 이것에 의해 여러개의 제 1 도전형의 섬영역(4)가 상기 반도체 기판(1)상에 마련되고, 상기 제 1 도전형의 섬영역(4)는 상기 다른 섬영역(4)와 전기적으로 분리되는 반도체 장치.
  4. 특허청구의 범위 제 1 항에 있어서, 상기 본딩 패드(2)는 알루미늄으로 이루어지고, 상기 절연막(10)은 이산화 실리콘막으로 이루어지고, 상기 제 2 도전형의 반도체 영역(3)은 상기 반도체 기판(1) 보다도 불순물이 고농도로 도입되어 이루어지는 반도체 영역을 포함하는 반도체 장치.
  5. 특허청구의 범위 제 1 항에 있어서, 또 상기 섬영역(4)의 아래에 형성된 제 1 도전형의 매립층(11)을 포함하고, 상기 매립층(11)은 그 불순물 농도가 상기 섬영역(4) 보다도 높은 반도체 장치.
  6. 특허청구의 범위 제 1 항에 있어서, 상기 본딩 패드(2)는 단일의 금속층으로 이루어지는 반도체 장치.
  7. 특허청구의 범위 제 5 항에 있어서, 또 상기 제 1 도전형의 섬영역(4)내에 형성되고, 또한 상기 본딩 패드(2)의 아래에 형성된 상기 반도체 영역(3)과 거리를 두고 떨어져 있는 제 2 도전형의 제 1 반도체층(5)를 갖는 적어도 하나의 반도체 소자를 포함하는 반도체 장치.
  8. 특허청구의 범위 제 7 항에 있어서, 또 상기 제 2 도전형의 제 1 반도체층(5)를 사용하는 것에 의해 형성된 저항(6)을 포함하는 반도체 장치.
  9. 특허청구의 범위 제 7 항에 있어서, 상기 적어도 하나의 반도체 소자는 상기 제 1 도전형의 섬영역(4)내에 형성된 제 2 도전형의 반도체층과 상기 제 2 도전형의 반도체 층내에 형성된 제 1 도전형의 반도체 층으로 이루어지고, 상기 제 1 도전형의 반도체층의 한쪽끝을 신호의 입력단으로 하고, 상기 제 1 도전형의 반도체층과 상기 제 2 도전형의 반도체층의 공통 접속단을 출력단으로 하는 정전 파괴 방지 소자(9)를 포함하는 반도체 장치.
  10. 특허청구의 범위 제 1 항에 있어서, 상기 제 2 도전형의 반도체 영역(3)은 제 1 도전형의 섬영역과 전기적으로 절연되고 플로팅 상태로 되는 반도체 장치.
  11. 특허청구의 범위 제 1 항에 있어서, 또 상기 제 1 도전형의 섬영역(4)내에 형성된 적어도 하나의 반도체 소자를 포함하는 반도체 장치.
  12. 특허청구의 범위 제 1 항에 있어서, 또 소정의 전위를 공급하는 전원 수단과 상기 전원 수단으로부터 상기 제 1 도전형의 섬영역(4)에 상기 소정의 전위를 인가하는 배선수단을 포함하는 반도체 장치.
  13. 특허청구의 범위 제 12 항에 있어서, 또 상기 제 1 도전형의 섬영역내에 형성된 적어도 하나의 반도체 소자를 포함하는 반도체 장치.
  14. 특허청구의 범위 제 13 항에 있어서, 상기 소정의 전위가 공급된 상기 제 1 도전형 섬영역(4)를 사용하는 적어도 하나의 반도체 소자를 포함하는 반도체 장치.
  15. 특허청구의 범위 제 3 항에 있어서, 상기 제 1 도전형의 섬영역(4)는 제 2 도전형의 절연층(8)에 의해 다른 섬영역(4)와 전기적으로 절연되는 반도체 장치.
  16. 특허청구의 범위 제 3 항에 있어서, 또 상기 다른 섬영역(4)내에 형성된 제 2 도전형의 영역(3b)를 포함하는 적어도 하나의 반도체 소자를 포함하고, 상기 다른 섬영역(4)내의 적어도 하나의 소자의 상기 제 2 도전형의 영역(3b)의 가판 표면으로부터의 깊이는 상기 섬영역(4)내에 형성된 제 2 도전형 반도체 영역(3a)의 기판 표면으로부터의 깊이와 동일한 반도체 장치.
  17. 특허청구의 범위 제 11 항에 있어서, 상기 적어도 하나의 반도체 소자는 제 2 도전형의 다른 반도체 영역을 사용하는 것에 의해 형성된 저항을 포함하는 반도체 장치.
  18. 특허청구의 범위 제 11 항에 있어서, 상기 적어도 하나의 반도체 소자는 상기 제 1 도전형의 섬영역(4)내에 형성된 제 2 도전형의 다른 반도체 영역과 상기 제 2 도전형의 다른 반도체 영역내에 형성된 제 1 도전형의 반도체 영역으로 이루어지고, 상기 제 1 도전형의 반도체 영역의 한쪽끝을 신호의 입력단으로 하고, 상기 제 1 도전형의 반도체 영역과 상기 제 2 도전형의 다른 반도체 영역의 공통 접속단을 출력단으로 하는 정전파괴 방지 소자(9)를 포함하는 반도체 장치.
  19. (a) 제 1 도전형과 반대의 제 2 도전형의 반도체 기판(1)상에 형성되고, 또한 전원에 전기적으로 접속되는 제 1 도전형의 섬영역(4), (b) 상기 섬영역(4)의 표면에 형성되고, 또한 상기 반도체 기판(1)과 거리를 두고 떨어져 있는 제 2 도전형의 반도체 영역(3), (c) 상기 반도체 영역(3) 및 상기 섬영역(4)의 표면에 형성된 절연막(10), (d) 상기 반도체 영역(3)상에 위치한 상기 절연막(10)상에 형성되고, 상기 반도체 영역(3)과 전기적으로 절연되는 본딩 패드, (e) 상기 본딩 패드에 접속된 본딩 와이어(19)를 포함하고, 상기 제 1 도전형의 섬영역(4)와 상기 제 2 도전형의 반도체 영역(3)에 의해 구성되는 pn접합은 역바이어스되고, 상기 제 2 도전형의 반도체 영역(3)은 평면적으로 보았을 때 상기 본딩 패드의 주변보다 내측에 상기 반도체 영역(3)의 전체가 완전하게 위치하도록, 상기 본딩 패드의 평면 형상보다 작은 평면 형상을 갖고, 상기 본딩 패드는 제 1 및 제 2 금속층(2,20)으로 이루어지고, 상기 제 1 금속층(2)는 상기 절연막(10)상에 형성되고, 상기 제 2 금속층(20)은 상기 제 1 금속층(2)상에 형성되고, 또한 상기 절연막(10)의 표면과 상기 제 1 금속층(2)의 주변의 표면에 형성된 층간 절연막(18)을 포함하는 반도체 장치.
  20. 특허청구의 범위 제 19 항에 있어서, 상기 층간 절연막(18)은 상기 제 1 금속층(2)의 주변에 있어서 상기 제 1 및 제 2 금속층(2,20) 사이를 연장함과 동시에, 수지막으로 이루어지는 반도체 장치.
  21. 특허청구의 범위 제 20 항에 있어서, 상기 수지막은 폴리 이미드계 수지로 이루어지는 반도체 장치.
  22. (a) p형 반도체의 반도체 기판(1) 상에 선택적으로 형성되고, 또한 최고 동작 전위로 유지되는 n형 반도체의 섬영역, (b) 상기 섬영역의 표면에 형성되고, 그 각각이 상기 반도체 기판(1)과 전기적으로 절연되는 p형 반도체의 여러개의 반도체 영역, (c) 상기 섬영역의 아래에 형성되고, 그 불순물 농도가 상기 섬영역보다 높은 n형 반도체 영역의 매립층(11), (d) 상기 여러개의 반도체 영역 및 상기 섬영역의 표면에 형성된 저연막(10), (e) 상기 여러개의 반도체 영역상에 위치한 상기 절연막상에 형성되고, 상기 여러개의 반도체 영역과 전기적으로 절연되는 각각의 본딩 패드(2), (f) 각각의 본딩 패드(2)에 접속된 본딩 와이어 (19), (g) 소정의 전위를 공급하는 전원수단, 전원수단에서의 상기 섬영역으로 상기 소정의 전위를 공급하는 배선 수단, (h) 상기 n형 반도체의 섬영역내에 형성된 적어도 하나의 반도체 소자를 포함하고, 상기 n형 반도체의 섬영역과 상기 p형 반도체의 여러개의 반도체 영역에 위해 구성되는 pn접합의 각각은 역바이어스 되고, 평면도상에서 볼 때 p형 반도체의 상기 여러개의 반도체 영역의 전체의 주변을 각각의 p형 반도체의 반도체 영역상에 존재하는 본딩 패드(2)의 주변의 내부에 각각의 상기 반도체 영역의 전체가 완전하게 위치하도록, 각각의 상기 본딩 패드(2)의 전체의 주변 보다도 내측에 위치하는 것을 특징으로 하는 반도체 장치.
  23. 특허청구의 범위 제 22 항에 있어서, 상기 적어도 하나의 반도체 소자는 p형 반도체의 상기 여러개의 반도체 영역 사이에 있는 상기 섬영역의 일부분에 형성되는 반도체 장치.
  24. (a) p형 반도체의 반도체 기판상에 선택적으로 형성되고, 또한 최고 동작 전위로 유지되는 n형 반도체의 섬영역, (b) 상기 섬영역의 표면에 형성되고, 또한 상기 반도체 기판과 전기적으로 잘연되는 p형 반도체의 반도체 영역, (c) 상기 섬영역 아래에 형성되고, 그 불순물 농도가 상기 섬영역보다도 높은 n형 반도체의 매립층(11), (d) 상기 반도체 영역 및 상기 섬영역의 표면에 형성된 절연막(10), (e) 상기 반도체 영역상에 위치한 상기 절연막(10)상에 형성되고, 상기 반도체 영역과 전기적으로 절연되는 본딩 패드(2), (f) 상기 본딩 패드(2)에 접속된 본딩 와이어(19), (g) 소정의 전위를 공급하는 전원수단과 상기 전원수단에서 상기 섬영역으로 상기 소정의 전위를 공급하는 배선수단, (h) 상기 n형 반도체의 섬영역내에 형성됨과 동시에, 상기 본딩 패드(2)의 아래에 형성된 상기 반도체 영역과 거리를 두고 떨어져 있는 p형 반도체의 제 1 반도체 영역을 포함하는 적어도 하나의 반도체 소자를 포함하고, 상기 n형 반도체의 섬영역과 상기 p형 반도체의 여러개의 반도체 영역에 의해 구성되는 pn접합의 각각은 역바이어스되고, 평면도상에서 볼 때 상기 p형 반도체의 반도체 영역의 전체의 주변은 상기 p형 반도체의 반도체 영역상에 존재하는 본딩 패드(2)의 주변의 내부에 상기 반도체 영역의 전체가 완전하게 위치하도록, 상기 본딩 패드의 전체의 주변도다 내측에 위치하는 것을 특징으로 하는 반도체 장치.
KR1019850003113A 1984-05-23 1985-05-08 반도체 장치 KR930008980B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP102567 1984-05-23
JP59102567A JPS60247940A (ja) 1984-05-23 1984-05-23 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR850008052A KR850008052A (ko) 1985-12-11
KR930008980B1 true KR930008980B1 (ko) 1993-09-17

Family

ID=14330795

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850003113A KR930008980B1 (ko) 1984-05-23 1985-05-08 반도체 장치

Country Status (3)

Country Link
US (2) US4803541A (ko)
JP (1) JPS60247940A (ko)
KR (1) KR930008980B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3786693T2 (de) * 1986-04-17 1994-02-10 Exar Corp Programmierbarer Kontaktfleck.
US4949150A (en) * 1986-04-17 1990-08-14 Exar Corporation Programmable bonding pad with sandwiched silicon oxide and silicon nitride layers
JPS63253664A (ja) * 1987-04-10 1988-10-20 Sony Corp バイポ−ラトランジスタ
DE68922767T2 (de) * 1988-03-18 1995-09-28 Fujitsu Ltd Verbindungsstruktur zum Verbinden von Leitern in einem elektronischen Apparat.
JPH0716005B2 (ja) * 1988-04-08 1995-02-22 株式会社東芝 半導体装置
US4998160A (en) * 1989-01-23 1991-03-05 Motorola, Inc. Substrate power supply contact for power integrated circuits
JPH0817203B2 (ja) * 1989-08-18 1996-02-21 三菱電機株式会社 半導体装置およびその製造方法
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
SE465193B (sv) * 1989-12-06 1991-08-05 Ericsson Telefon Ab L M Foer hoegspaenning avsedd ic-krets
US5243219A (en) * 1990-07-05 1993-09-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having impurity diffusion region formed in substrate beneath interlayer contact hole
JPH0465167A (ja) * 1990-07-05 1992-03-02 Mitsubishi Electric Corp 半導体装置
DE4200884A1 (de) * 1991-01-16 1992-07-23 Micron Technology Inc Integrierte halbleiterschaltungsvorrichtung
TW347149U (en) * 1993-02-26 1998-12-01 Dow Corning Integrated circuits protected from the environment by ceramic and barrier metal layers
US5652689A (en) * 1994-08-29 1997-07-29 United Microelectronics Corporation ESD protection circuit located under protected bonding pad
US5874354A (en) * 1995-09-26 1999-02-23 Siemens Aktiengesellschaft Method for electrically connecting a semiconductor chip to at least one contact surface and smart card module and smart card produced by the method
JP3422209B2 (ja) * 1997-03-17 2003-06-30 株式会社デンソー 半導体装置
JPH11261010A (ja) * 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6341071B1 (en) 1999-03-19 2002-01-22 International Business Machines Corporation Stress relieved ball grid array package
JP3770763B2 (ja) * 1999-12-07 2006-04-26 ローム株式会社 電気機器駆動装置
US6348832B1 (en) * 2000-04-17 2002-02-19 Taiwan Semiconductor Manufacturing Co., Inc. Reference current generator with small temperature dependence
US6477023B1 (en) * 2000-07-12 2002-11-05 United Microelectronics Corp. Electrostatic discharge protection apparatus
EP1717863B1 (en) * 2005-04-28 2011-11-02 Ixys Corporation Semiconductor power device with passivation layers
JP5194009B2 (ja) * 2008-02-28 2013-05-08 パナソニック株式会社 電極パッドを有する半導体装置、及び該半導体装置を備えた無線回路装置
US8058674B2 (en) * 2009-10-07 2011-11-15 Moxtek, Inc. Alternate 4-terminal JFET geometry to reduce gate to source capacitance
US10068834B2 (en) * 2013-03-04 2018-09-04 Cree, Inc. Floating bond pad for power semiconductor devices
WO2016084664A1 (ja) * 2014-11-28 2016-06-02 日立オートモティブシステムズ株式会社 熱式流量センサ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4625466Y1 (ko) * 1967-10-03 1971-09-02
BE756190A (fr) * 1969-09-17 1971-02-15 Rca Corp Circuit integre a haute tension comportant un chenal d'inversion
US3961358A (en) * 1973-02-21 1976-06-01 Rca Corporation Leakage current prevention in semiconductor integrated circuit devices
JPS5321838B2 (ko) * 1973-02-28 1978-07-05
DE2315710C3 (de) * 1973-03-29 1975-11-13 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Herstellen einer Halbleiteranordnung
US4033788A (en) * 1973-12-10 1977-07-05 Hughes Aircraft Company Ion implanted gallium arsenide semiconductor devices fabricated in semi-insulating gallium arsenide substrates
US4161740A (en) * 1977-11-07 1979-07-17 Microwave Semiconductor Corp. High frequency power transistor having reduced interconnection inductance and thermal resistance
JPS57202749A (en) * 1981-06-08 1982-12-11 Toshiba Corp Semiconductor device
DE3276513D1 (en) * 1982-11-26 1987-07-09 Ibm Self-biased resistor structure and application to interface circuits realization
US4523372A (en) * 1984-05-07 1985-06-18 Motorola, Inc. Process for fabricating semiconductor device

Also Published As

Publication number Publication date
US4803541A (en) 1989-02-07
JPS60247940A (ja) 1985-12-07
KR850008052A (ko) 1985-12-11
US4855257A (en) 1989-08-08

Similar Documents

Publication Publication Date Title
KR930008980B1 (ko) 반도체 장치
US4888304A (en) Method of manufacturing an soi-type semiconductor device
US4806999A (en) Area efficient input protection
US6040604A (en) Semiconductor component comprising an electrostatic-discharge protection device
JPH1070245A (ja) 基板から誘電的に絶縁されたデバイス及び接合絶縁されたデバイスを含む集積回路
US6104078A (en) Design for a semiconductor device having elements isolated by insulating regions
US3981070A (en) LSI chip construction and method
JP4540895B2 (ja) 半導体装置
EP0187767A1 (en) Integrated circuit having buried oxide isolation and low resistivity substrate for power supply interconnection
JPH049378B2 (ko)
JPS5852347B2 (ja) 高耐圧半導体装置
JP2001015547A (ja) 半導体装置
US5424575A (en) Semiconductor device for SOI structure having lead conductor suitable for fine patterning
JPS6323335A (ja) 半導体装置及びその製造方法
JPS6366948A (ja) プログラマブルボンデイングパツド
JP3211871B2 (ja) 入出力保護回路
JPH0311107B2 (ko)
JP3217552B2 (ja) 横型高耐圧半導体素子
JP3329150B2 (ja) 絶縁分離型半導体装置
JP2664911B2 (ja) 半導体装置
JPS6153756A (ja) 半導体装置
JPH02283070A (ja) 入力保護回路を備えた半導体集積回路装置
KR100305676B1 (ko) 바이폴라 트랜지스터가 내장된 반도체 칩
JP2001223277A (ja) 入出力保護回路
JPH0629466A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19960912

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee