JPH1070245A - 基板から誘電的に絶縁されたデバイス及び接合絶縁されたデバイスを含む集積回路 - Google Patents
基板から誘電的に絶縁されたデバイス及び接合絶縁されたデバイスを含む集積回路Info
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- JPH1070245A JPH1070245A JP9168992A JP16899297A JPH1070245A JP H1070245 A JPH1070245 A JP H1070245A JP 9168992 A JP9168992 A JP 9168992A JP 16899297 A JP16899297 A JP 16899297A JP H1070245 A JPH1070245 A JP H1070245A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【課題】 本発明は、複雑でない充分な絶縁を可能にす
る相互接続された半導体デバイスを提供することを目的
とする。 【解決手段】 集積回路（２００）は、少なくとも１つ
の相互接続されたデバイス（２２０）は基板（２０１）
から誘電的に絶縁され、少なくとも１つの他の相互接続
されたデバイス（２１０）は基板（２０１）から接合絶
縁される、複数の相互接続された半導体デバイスからな
る。実施例では、少なくとも１つの接合絶縁されたデバ
イスは、ＥＳＤ保護回路（１００）からなる。ＥＳＤ保
護回路（１００）はツェナーダイオード（１０９）を含
み、更にバイポーラトランジスタ（１０３）、ダイオー
ド（１０１）、及び抵抗（１０２）を含み、基板の導電
型と逆の導電型の半導体層からなる溝で絶縁されたアイ
ランド（２２０）の中に形成される。基板の導電型と同
じ導電型の強くドープドされた埋込半導体領域は、基板
に隣接するアイランド半導体層の中に形成される。
る相互接続された半導体デバイスを提供することを目的
とする。 【解決手段】 集積回路（２００）は、少なくとも１つ
の相互接続されたデバイス（２２０）は基板（２０１）
から誘電的に絶縁され、少なくとも１つの他の相互接続
されたデバイス（２１０）は基板（２０１）から接合絶
縁される、複数の相互接続された半導体デバイスからな
る。実施例では、少なくとも１つの接合絶縁されたデバ
イスは、ＥＳＤ保護回路（１００）からなる。ＥＳＤ保
護回路（１００）はツェナーダイオード（１０９）を含
み、更にバイポーラトランジスタ（１０３）、ダイオー
ド（１０１）、及び抵抗（１０２）を含み、基板の導電
型と逆の導電型の半導体層からなる溝で絶縁されたアイ
ランド（２２０）の中に形成される。基板の導電型と同
じ導電型の強くドープドされた埋込半導体領域は、基板
に隣接するアイランド半導体層の中に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、そのうちの少なく
とも１つは基板から誘電的に絶縁され、他の少なくとも
１つは基板から接合絶縁される半導体デバイスの集積回
路に関する。
とも１つは基板から誘電的に絶縁され、他の少なくとも
１つは基板から接合絶縁される半導体デバイスの集積回
路に関する。
【０００２】
【従来の技術】半導体デバイスの高電力及び低電力の構
成部分の電子的な絶縁が要求されている。絶縁技術は、
二つの基本的な部類、即ち誘電的な絶縁及び接合絶縁の
うちの１つとなる。電力集積回路では、誘電的な絶縁
は、低い寄生容量及び低い熱発生電流という利点を有す
る。しかしながら、熱発生を引き起こすＳｉＯ2 層の大
きな熱抵抗のため、従来の誘電的に絶縁された集積回路
の出力電流は、非常に低い値に制限される。この問題の
解法として、「Novel Dielectrically Isolated Intell
igent Power IC Technology Using Vertical Lateral C
omposite Structure(VCLS)」（ＩＥＤＭ、１９８７年、
７６２乃至７６５頁）は、電流がアイランドの表面か
ら、アイランドの中のデバイスを通り、アイランドの底
面の絶縁酸化層の孔を通り、単結晶シリコンから形成さ
れる基板を通り、そして基板の底面から外へ流れる、電
力デバイスのためのアイランドを提案している。単結晶
シリコン層は低い電気及び熱抵抗を有するため、高い電
流容量が可能である。しかしながらこの利点の実現は、
明らかに電力デバイスを含むアイランドの下に絶縁がな
いことを必要とする。
成部分の電子的な絶縁が要求されている。絶縁技術は、
二つの基本的な部類、即ち誘電的な絶縁及び接合絶縁の
うちの１つとなる。電力集積回路では、誘電的な絶縁
は、低い寄生容量及び低い熱発生電流という利点を有す
る。しかしながら、熱発生を引き起こすＳｉＯ2 層の大
きな熱抵抗のため、従来の誘電的に絶縁された集積回路
の出力電流は、非常に低い値に制限される。この問題の
解法として、「Novel Dielectrically Isolated Intell
igent Power IC Technology Using Vertical Lateral C
omposite Structure(VCLS)」（ＩＥＤＭ、１９８７年、
７６２乃至７６５頁）は、電流がアイランドの表面か
ら、アイランドの中のデバイスを通り、アイランドの底
面の絶縁酸化層の孔を通り、単結晶シリコンから形成さ
れる基板を通り、そして基板の底面から外へ流れる、電
力デバイスのためのアイランドを提案している。単結晶
シリコン層は低い電気及び熱抵抗を有するため、高い電
流容量が可能である。しかしながらこの利点の実現は、
明らかに電力デバイスを含むアイランドの下に絶縁がな
いことを必要とする。
【０００３】デバイスの他の説明である「ESD Reliabil
ity and Protection Schemes in SOICMOS Output Buffe
rs」（ＩＥＥＥ電子デバイスについての議事録、１９９
５年、第４２巻、第１０号、１８１６乃至１８２１頁）
は、静電放電電流を、ＳＩＭＯＸ（打込み酸素による分
離）誘電的に絶縁されたウェーハの基板の中で吸収す
る、ＮＭＯＳＦＥＴの形成を提案している。そのような
デバイスは、ＮＭＯＳＦＥＴが形成されるべき領域を露
出させるため、表面絶縁シリコン層及びその下にある絶
縁酸化物の除去を必要とし、それは取り除かれた上にあ
る層が、アイランド及び露出された基板の両方の中で同
時デバイス形成処理を可能にするよう、充分に平坦な構
造を残すのに充分薄い場合にのみ実行できる。そのよう
な回路以上のものが同じダイの中に必要とされれば、絶
縁の追加的な複雑さが生ずる。
ity and Protection Schemes in SOICMOS Output Buffe
rs」（ＩＥＥＥ電子デバイスについての議事録、１９９
５年、第４２巻、第１０号、１８１６乃至１８２１頁）
は、静電放電電流を、ＳＩＭＯＸ（打込み酸素による分
離）誘電的に絶縁されたウェーハの基板の中で吸収す
る、ＮＭＯＳＦＥＴの形成を提案している。そのような
デバイスは、ＮＭＯＳＦＥＴが形成されるべき領域を露
出させるため、表面絶縁シリコン層及びその下にある絶
縁酸化物の除去を必要とし、それは取り除かれた上にあ
る層が、アイランド及び露出された基板の両方の中で同
時デバイス形成処理を可能にするよう、充分に平坦な構
造を残すのに充分薄い場合にのみ実行できる。そのよう
な回路以上のものが同じダイの中に必要とされれば、絶
縁の追加的な複雑さが生ずる。
【０００４】「Novel IC Structure for 150V High-Vol
tage Consumer IC」（ＩＥＥＥ電子デバイスについての
議事録、１９８０年、第ＣＥ２６巻、３６７乃至３７４
頁）の中で説明されている更なるデバイスは、異なるエ
ピタキシアル層の厚さの２つの種類の絶縁アイランドを
有する構造である。薄いエピタキシアル層を有するアイ
ランドの中には小さな信号のデバイスが形成され、厚い
層を有するアイランドの中には高圧デバイスが形成され
る。
tage Consumer IC」（ＩＥＥＥ電子デバイスについての
議事録、１９８０年、第ＣＥ２６巻、３６７乃至３７４
頁）の中で説明されている更なるデバイスは、異なるエ
ピタキシアル層の厚さの２つの種類の絶縁アイランドを
有する構造である。薄いエピタキシアル層を有するアイ
ランドの中には小さな信号のデバイスが形成され、厚い
層を有するアイランドの中には高圧デバイスが形成され
る。
【０００５】「Quasi-Dielectrically Isolated Bipola
r Junction Transistor with Subcollector Fabricated
Using Silicon Selective Epitaxy」（ＩＥＥＥ電子デ
バイスについての議事録、１９９１年、第３８巻、１６
６０乃至１６６５頁）に示される他のデバイスは、低圧
ＮＰＮを伴った、高電力デバイスとしての純誘電的に絶
縁されたバイポーラ接合トランジスタ（ＱＤＩ−ＢＪ
Ｔ）である。上述のデバイスの場合と同様、構造は、低
電力及び高電力領域では異なるエピタキシアル層の厚さ
を有する。ＱＤＩ−ＢＪＴは酸化物で覆われた溝の底面
の酸化層の中に孔を形成し、次に単結晶シリコンの２段
階の選択的エピタキシアル成長によって溝を充填するこ
とによって作成される。ＳｉＯ2 と比較してより低い程
度の熱抵抗のオーダを有する単結晶シリコンは、電力デ
バイスと、熱シンクとの間に直接的な接点を提供する。
絶縁接合ＱＤＩ−ＢＪＴは、エピタキシアル層と基板と
の間にあり、そのため絶縁空乏領域は、この接合から基
板へと伸びる。
r Junction Transistor with Subcollector Fabricated
Using Silicon Selective Epitaxy」（ＩＥＥＥ電子デ
バイスについての議事録、１９９１年、第３８巻、１６
６０乃至１６６５頁）に示される他のデバイスは、低圧
ＮＰＮを伴った、高電力デバイスとしての純誘電的に絶
縁されたバイポーラ接合トランジスタ（ＱＤＩ−ＢＪ
Ｔ）である。上述のデバイスの場合と同様、構造は、低
電力及び高電力領域では異なるエピタキシアル層の厚さ
を有する。ＱＤＩ−ＢＪＴは酸化物で覆われた溝の底面
の酸化層の中に孔を形成し、次に単結晶シリコンの２段
階の選択的エピタキシアル成長によって溝を充填するこ
とによって作成される。ＳｉＯ2 と比較してより低い程
度の熱抵抗のオーダを有する単結晶シリコンは、電力デ
バイスと、熱シンクとの間に直接的な接点を提供する。
絶縁接合ＱＤＩ−ＢＪＴは、エピタキシアル層と基板と
の間にあり、そのため絶縁空乏領域は、この接合から基
板へと伸びる。
【０００６】
【発明が解決しようとする課題】様々な応用において有
用な電力集積回路は、高電力半導体デバイス及び低電力
制御論理を含む。高電力及び低電力のデバイスの両方
を、単一のチップの中で集積させることは非常に望まし
く、より少ない別々の構成部分及びより複雑でない回路
によって費用の節約を提供する。更に、集積されたデバ
イスは、回路の全体の大きさの減少、それにより回路密
度の増加を可能にする。
用な電力集積回路は、高電力半導体デバイス及び低電力
制御論理を含む。高電力及び低電力のデバイスの両方
を、単一のチップの中で集積させることは非常に望まし
く、より少ない別々の構成部分及びより複雑でない回路
によって費用の節約を提供する。更に、集積されたデバ
イスは、回路の全体の大きさの減少、それにより回路密
度の増加を可能にする。
【０００７】
【課題を解決するための手段】都合のいいことには、集
積回路は、複数の相互接続された半導体デバイスからな
り、相互接続されたデバイスの少なくとも１つは基板か
ら誘電的に絶縁されており、相互接続されたデバイスの
他の少なくとも１つは基板から接合絶縁されている。本
発明の集積回路からなる相互接続された半導体デバイス
は、ＰＮダイオード、バイポーラトランジスタ、ＭＯＳ
トランジスタ、抵抗及びコンデンサからなるグループか
ら選択された少なくとも１つのデバイスを含む。接合絶
縁されたデバイスの少なくとも１つは静電放電（ＥＳ
Ｄ）保護回路からなる。
積回路は、複数の相互接続された半導体デバイスからな
り、相互接続されたデバイスの少なくとも１つは基板か
ら誘電的に絶縁されており、相互接続されたデバイスの
他の少なくとも１つは基板から接合絶縁されている。本
発明の集積回路からなる相互接続された半導体デバイス
は、ＰＮダイオード、バイポーラトランジスタ、ＭＯＳ
トランジスタ、抵抗及びコンデンサからなるグループか
ら選択された少なくとも１つのデバイスを含む。接合絶
縁されたデバイスの少なくとも１つは静電放電（ＥＳ
Ｄ）保護回路からなる。
【０００８】望ましくはツェナーダイオードをダイオー
ドを含み、更にバイポーラトランジスタ、ダイオード、
及び抵抗を含むＥＳＤ保護回路は、基板の導電型と逆の
導電型を有する半導体層からなる溝によって絶縁された
アイランドの中に形成される。基板の導電型と同じ導電
型の強くドープドされた埋込半導体領域は、基板に隣接
するアイランド半導体層の中に形成されている。
ドを含み、更にバイポーラトランジスタ、ダイオード、
及び抵抗を含むＥＳＤ保護回路は、基板の導電型と逆の
導電型を有する半導体層からなる溝によって絶縁された
アイランドの中に形成される。基板の導電型と同じ導電
型の強くドープドされた埋込半導体領域は、基板に隣接
するアイランド半導体層の中に形成されている。
【０００９】集積回路は、第１の導電型の半導体基板
と、複数の相互接続された半導体デバイスとからなり、
該デバイスのうち少なくとも１つは基板から誘電的に絶
縁され、該デバイスのうち他の少なくとも１つは基板か
ら接合絶縁されている。本発明による方法は、基板上に
複数の相互接続された半導体デバイスからなる集積回路
を形成し、該デバイスのうち少なくとも１つは該基板か
ら誘電的に絶縁されたアイランドの中に配置され、該デ
バイスのうちの他の少なくとも１つは該基板から接合絶
縁されたアイランドの中に配置される方法であって、単
結晶シリコンウェーハ上に二酸化ケイ素マスク層を形成
し、該二酸化ケイ素マスク層上に窒化ケイ素層を形成
し、窒化物マスクを形成するために、接合絶縁されたア
イランド底面の位置に対応して該窒化ケイ素層をパター
ン化し、該窒化ケイ素層の部分を選択的に取り除き、該
接合絶縁されたアイランド底面の位置に対応する部分の
みを残し、酸化物マスクを形成するために、接合絶縁さ
れたアイランド底面及び誘電的に絶縁されたアイランド
底面の位置に対応して該窒化ケイ素層をパターン化し、
該窒化ケイ素マスク層の部分を選択的に取り除き、該接
合絶縁されたアイランド底面及び誘電的に絶縁されたア
イランド底面の位置に対応する部分のみを残し、該窒化
物マスク及び該窒化物マスクの下の二酸化ケイ素マスク
層を取り除いて、該窒化物マスクによって保護されてい
ない該溝の側壁及びアイランドの底面上の二酸化ケイ素
絶縁層を形成し、該単結晶シリコンウェーハの上部を、
該溝の側壁上の該絶縁層の部分によって画成された単結
晶シリコンの誘電的に絶縁されたアイランドを形成する
面へと取り除いて、アイランド底面上に第１の導電型の
多結晶シリコンの層を形成し、該多結晶シリコン層は該
集積回路の基板からなり、複数の相互接続された半導体
デバイスを形成し、該デバイスの少なくとも１つは該基
板から誘電的に絶縁されたアイランドの中に配置され、
該デバイスの他の少なくとも１つは基板から接合絶縁さ
れたアイランドの中に配置されることを含む。
と、複数の相互接続された半導体デバイスとからなり、
該デバイスのうち少なくとも１つは基板から誘電的に絶
縁され、該デバイスのうち他の少なくとも１つは基板か
ら接合絶縁されている。本発明による方法は、基板上に
複数の相互接続された半導体デバイスからなる集積回路
を形成し、該デバイスのうち少なくとも１つは該基板か
ら誘電的に絶縁されたアイランドの中に配置され、該デ
バイスのうちの他の少なくとも１つは該基板から接合絶
縁されたアイランドの中に配置される方法であって、単
結晶シリコンウェーハ上に二酸化ケイ素マスク層を形成
し、該二酸化ケイ素マスク層上に窒化ケイ素層を形成
し、窒化物マスクを形成するために、接合絶縁されたア
イランド底面の位置に対応して該窒化ケイ素層をパター
ン化し、該窒化ケイ素層の部分を選択的に取り除き、該
接合絶縁されたアイランド底面の位置に対応する部分の
みを残し、酸化物マスクを形成するために、接合絶縁さ
れたアイランド底面及び誘電的に絶縁されたアイランド
底面の位置に対応して該窒化ケイ素層をパターン化し、
該窒化ケイ素マスク層の部分を選択的に取り除き、該接
合絶縁されたアイランド底面及び誘電的に絶縁されたア
イランド底面の位置に対応する部分のみを残し、該窒化
物マスク及び該窒化物マスクの下の二酸化ケイ素マスク
層を取り除いて、該窒化物マスクによって保護されてい
ない該溝の側壁及びアイランドの底面上の二酸化ケイ素
絶縁層を形成し、該単結晶シリコンウェーハの上部を、
該溝の側壁上の該絶縁層の部分によって画成された単結
晶シリコンの誘電的に絶縁されたアイランドを形成する
面へと取り除いて、アイランド底面上に第１の導電型の
多結晶シリコンの層を形成し、該多結晶シリコン層は該
集積回路の基板からなり、複数の相互接続された半導体
デバイスを形成し、該デバイスの少なくとも１つは該基
板から誘電的に絶縁されたアイランドの中に配置され、
該デバイスの他の少なくとも１つは基板から接合絶縁さ
れたアイランドの中に配置されることを含む。
【００１０】
【発明の実施の形態】以下、本発明を添付の図面を参照
して例を用いて説明する。図１には、ツェナーダイオー
ド１０１、抵抗１０２、ＰＮＰトランジスタ１０３及び
ダイオード１０４を含むＥＳＤ保護回路１００の１つの
実施例が系統的に示されている。回路１００は、端子Ａ
で接続されている信号入力と、端子Ｂで接続されている
電力供給の間に配置されている。端子Ａ及びＢの間の正
の電圧は、典型的には約６ボルトであるツェナーダイオ
ード１０１の電圧及びトランジスタ１０３のベース−エ
ミッタ電圧の合計に固定される。固定電圧を超過する正
の電圧によって生じた電流は、トランジスタ１０３を通
される。抵抗１０２は、ツェナーダイオード１０１に対
するよく画成されたバイアス電流を提供する。端子Ａ及
びＢの間の負の電圧は、ダイオード１０４によって固定
される。
して例を用いて説明する。図１には、ツェナーダイオー
ド１０１、抵抗１０２、ＰＮＰトランジスタ１０３及び
ダイオード１０４を含むＥＳＤ保護回路１００の１つの
実施例が系統的に示されている。回路１００は、端子Ａ
で接続されている信号入力と、端子Ｂで接続されている
電力供給の間に配置されている。端子Ａ及びＢの間の正
の電圧は、典型的には約６ボルトであるツェナーダイオ
ード１０１の電圧及びトランジスタ１０３のベース−エ
ミッタ電圧の合計に固定される。固定電圧を超過する正
の電圧によって生じた電流は、トランジスタ１０３を通
される。抵抗１０２は、ツェナーダイオード１０１に対
するよく画成されたバイアス電流を提供する。端子Ａ及
びＢの間の負の電圧は、ダイオード１０４によって固定
される。
【００１１】回路１００といった回路の構成部分は、１
つ以上の構成部分の性能に逆の影響を与えるのに充分に
高く温度を上昇させうる高い一時的な電力消失を受け、
それにより、回路の保護能力を制限する。この望ましく
ない結果は、絶縁酸化物の熱抵抗がアイランド及び基板
のシリコンの熱抵抗よりもずっと高い、誘電的に絶縁さ
れたアイランドの中の回路では特に生じやすい。ＥＳＤ
保護回路１００からなるアイランドに対する接合絶縁の
使用は、基板への低い熱抵抗の路を提供し、回路１００
が、基板から誘電的に絶縁されたアイランドの中に配置
された集積回路の相互接続されたデバイスを保護するた
めに効果的に機能することを可能にする。
つ以上の構成部分の性能に逆の影響を与えるのに充分に
高く温度を上昇させうる高い一時的な電力消失を受け、
それにより、回路の保護能力を制限する。この望ましく
ない結果は、絶縁酸化物の熱抵抗がアイランド及び基板
のシリコンの熱抵抗よりもずっと高い、誘電的に絶縁さ
れたアイランドの中の回路では特に生じやすい。ＥＳＤ
保護回路１００からなるアイランドに対する接合絶縁の
使用は、基板への低い熱抵抗の路を提供し、回路１００
が、基板から誘電的に絶縁されたアイランドの中に配置
された集積回路の相互接続されたデバイスを保護するた
めに効果的に機能することを可能にする。
【００１２】図２は、望ましくは多結晶シリコンであ
る、基板２０１上のＰＮＰトランジスタ２１０を含む、
本発明の集積回路２００を示す。トランジスタ２１０
は、基板２０１に隣接する強くドープドされたＮ+ 埋込
層２０３を含むＰ型コレクタ層２０２を含む。層２０２
及び２０３の間の接合は、トランジスタ２１０に対する
接合絶縁を提供する。
る、基板２０１上のＰＮＰトランジスタ２１０を含む、
本発明の集積回路２００を示す。トランジスタ２１０
は、基板２０１に隣接する強くドープドされたＮ+ 埋込
層２０３を含むＰ型コレクタ層２０２を含む。層２０２
及び２０３の間の接合は、トランジスタ２１０に対する
接合絶縁を提供する。
【００１３】トランジスタ２１０にはまた、Ｎベース２
０４、Ｎ+ ベース接点２０５、Ｐ+エミッタ２０６、及
びＰ+ コレクタ接点２０７が含まれている。トランジス
タ２１０は、夫々が望ましくは二酸化ケイ素である誘電
層２０９を有する溝の側壁２０８によって画成されてい
る。コレクタ接点２０７及びベース接点２０５は夫々、
ダイオード１０４（図１）の陽極及び陰極への接点とし
ても機能しうる。以下説明されるように、ＥＳＤ保護回
路１００（図１）の全ての構成部分は、基板から接合絶
縁された単一のアイランド上に有利に形成されうる。
０４、Ｎ+ ベース接点２０５、Ｐ+エミッタ２０６、及
びＰ+ コレクタ接点２０７が含まれている。トランジス
タ２１０は、夫々が望ましくは二酸化ケイ素である誘電
層２０９を有する溝の側壁２０８によって画成されてい
る。コレクタ接点２０７及びベース接点２０５は夫々、
ダイオード１０４（図１）の陽極及び陰極への接点とし
ても機能しうる。以下説明されるように、ＥＳＤ保護回
路１００（図１）の全ての構成部分は、基板から接合絶
縁された単一のアイランド上に有利に形成されうる。
【００１４】基板２０１はＮ型として示され、絶縁接合
を逆バイアスするよう回路の最も正の電圧にバイアスさ
れているが、基板はＰ型でもよく、その場合は接合絶縁
は背中合わせのＰＮダイオードによって提供される。こ
の構造は、リークが背中合わせのダイオードによって形
成される寄生ＰＮＰ（コレクタ２０２−埋込層２０３−
基板２０１）のＩCEO であるため、より高い絶縁リーク
電流をもたらす；しかしながら、この構造はまた基板の
バイアス電圧に対する制約を取り除く。
を逆バイアスするよう回路の最も正の電圧にバイアスさ
れているが、基板はＰ型でもよく、その場合は接合絶縁
は背中合わせのＰＮダイオードによって提供される。こ
の構造は、リークが背中合わせのダイオードによって形
成される寄生ＰＮＰ（コレクタ２０２−埋込層２０３−
基板２０１）のＩCEO であるため、より高い絶縁リーク
電流をもたらす；しかしながら、この構造はまた基板の
バイアス電圧に対する制約を取り除く。
【００１５】図２に示される集積回路２００には、望ま
しくは二酸化ケイ素である誘電層２１１によって基板２
０１から誘電的に絶縁されたＰＮＰトランジスタ２２０
が含まれている。誘電的に絶縁されたトランジスタ２２
０は、Ｐ型コレクタ層２１２、Ｎベース２１４、Ｎ+ ベ
ース接点２１５、Ｐ+ エミッタ２１６、Ｐ+ コレクタ接
点２１７及び誘電層２１９を有する溝の側壁２１８から
なる。
しくは二酸化ケイ素である誘電層２１１によって基板２
０１から誘電的に絶縁されたＰＮＰトランジスタ２２０
が含まれている。誘電的に絶縁されたトランジスタ２２
０は、Ｐ型コレクタ層２１２、Ｎベース２１４、Ｎ+ ベ
ース接点２１５、Ｐ+ エミッタ２１６、Ｐ+ コレクタ接
点２１７及び誘電層２１９を有する溝の側壁２１８から
なる。
【００１６】図３は、基板３０１上にＭＯＳデバイス３
２０を含む集積回路３００を含む。接合絶縁はＮ- 層３
０３に隣接するＰウェル３０２によって提供される。Ｎ
+ 埋込層３０４は、接合絶縁には必要とされていない
が、絶縁リーク電流を減少させる。ＭＯＳデバイス３２
０はまた、ソース３０５、ゲート３０６、ドレイン３０
７、ボディー接点３０８及び酸化層３０９を含む。デバ
イス３２０は、夫々が望ましくは二酸化ケイ素である誘
電層３１１を有する溝の側壁３１０によって画成されて
いる。
２０を含む集積回路３００を含む。接合絶縁はＮ- 層３
０３に隣接するＰウェル３０２によって提供される。Ｎ
+ 埋込層３０４は、接合絶縁には必要とされていない
が、絶縁リーク電流を減少させる。ＭＯＳデバイス３２
０はまた、ソース３０５、ゲート３０６、ドレイン３０
７、ボディー接点３０８及び酸化層３０９を含む。デバ
イス３２０は、夫々が望ましくは二酸化ケイ素である誘
電層３１１を有する溝の側壁３１０によって画成されて
いる。
【００１７】図３に示される集積回路３００にはまた、
望ましくは二酸化ケイ素である誘電層３３２によって基
板３０１から誘電的に絶縁されたＭＯＳデバイス３４０
が含まれている。誘電的に絶縁されたＭＯＳデバイス３
４０は、Ｐウェル３２２、ソース３２５、ゲート３２
６、ドレイン３２７、ボディー接点３２８、酸化層３２
９及び誘電層３３１を有する溝の側壁３３０を含む。
望ましくは二酸化ケイ素である誘電層３３２によって基
板３０１から誘電的に絶縁されたＭＯＳデバイス３４０
が含まれている。誘電的に絶縁されたＭＯＳデバイス３
４０は、Ｐウェル３２２、ソース３２５、ゲート３２
６、ドレイン３２７、ボディー接点３２８、酸化層３２
９及び誘電層３３１を有する溝の側壁３３０を含む。
【００１８】図２のバイポーラトランジスタの場合と同
様、ＥＳＤ保護回路の構成部分は、図３のＭＯＳデバイ
スの形成と同時に形成されうる。例えば、米国特許第
５，４１６，３５１号の明細書によって開示されるよう
に、ツェナーダイオード１０１（図１）は、ドレイン３
０７の中にはめ込まれてもよい。ＥＳＤ保護回路は、基
板からの誘電側壁絶縁及び接合絶縁を伴って低い熱抵抗
アイランドの中に配置されている。そのようなアイラン
ドは、米国特許第４，４６８，４１４号及び米国特許第
４，７２０，７３９号の明細書で開示されているよう
な、様々な従来の技術によって形成されうる。
様、ＥＳＤ保護回路の構成部分は、図３のＭＯＳデバイ
スの形成と同時に形成されうる。例えば、米国特許第
５，４１６，３５１号の明細書によって開示されるよう
に、ツェナーダイオード１０１（図１）は、ドレイン３
０７の中にはめ込まれてもよい。ＥＳＤ保護回路は、基
板からの誘電側壁絶縁及び接合絶縁を伴って低い熱抵抗
アイランドの中に配置されている。そのようなアイラン
ドは、米国特許第４，４６８，４１４号及び米国特許第
４，７２０，７３９号の明細書で開示されているよう
な、様々な従来の技術によって形成されうる。
【００１９】ＥＳＤ保護回路のための低い熱抵抗アイラ
ンドを形成するため、マスク酸化物の層は、まず単結晶
シリコンウェーハ上に成長される。窒化ケイ素層は、酸
化層の上に形成され、接合絶縁されたアイランドの底面
に対応する領域にのみ残されるようパターン化される。
マスク酸化物は次に、全てのアイランドの底面を画成す
るようパターン化される。露出されたシリコンは、１１
１結晶面によって画成されるＶ字型の溝を形成するよう
エッチングされる。厚い絶縁酸化層は、側壁及びアイラ
ンド底面の上に成長される。窒化層ははがされ、絶縁酸
化層が完全に取り除かれないよう注意しながら、窒化物
の下にある酸化物を取り除くために充分な時間の間、酸
化物エッチングが実行される。充分な多結晶シリコンは
次に、溝を埋め、最後には集積回路の基板となる層を形
成するよう付着される。多結晶シリコンの付着の前に、
接合絶縁層は、基板から接合絶縁されるべきアイランド
の底面に形成される。
ンドを形成するため、マスク酸化物の層は、まず単結晶
シリコンウェーハ上に成長される。窒化ケイ素層は、酸
化層の上に形成され、接合絶縁されたアイランドの底面
に対応する領域にのみ残されるようパターン化される。
マスク酸化物は次に、全てのアイランドの底面を画成す
るようパターン化される。露出されたシリコンは、１１
１結晶面によって画成されるＶ字型の溝を形成するよう
エッチングされる。厚い絶縁酸化層は、側壁及びアイラ
ンド底面の上に成長される。窒化層ははがされ、絶縁酸
化層が完全に取り除かれないよう注意しながら、窒化物
の下にある酸化物を取り除くために充分な時間の間、酸
化物エッチングが実行される。充分な多結晶シリコンは
次に、溝を埋め、最後には集積回路の基板となる層を形
成するよう付着される。多結晶シリコンの付着の前に、
接合絶縁層は、基板から接合絶縁されるべきアイランド
の底面に形成される。
【００２０】多結晶シリコン層の表面及び反対側の単結
晶シリコンウェーハが平行であると確かめた後、多結晶
シリコンの反対の側にある単結晶材料は、Ｖ字型の絶縁
溝の先端が横切られ、望ましいアイランドの厚さが達成
されるまで、研削、エッチング及び研磨といった標準的
な方法によって取り除かれる。この作業は、誘電的に絶
縁された側壁によって画成される単結晶シリコンの桶型
のアイランドを生じさせる。集積回路の望ましいデバイ
スは、従来のドーピング技術によって基盤から誘電的に
絶縁されたアイランドと同様、これらのアイランドの上
に形成されうる。
晶シリコンウェーハが平行であると確かめた後、多結晶
シリコンの反対の側にある単結晶材料は、Ｖ字型の絶縁
溝の先端が横切られ、望ましいアイランドの厚さが達成
されるまで、研削、エッチング及び研磨といった標準的
な方法によって取り除かれる。この作業は、誘電的に絶
縁された側壁によって画成される単結晶シリコンの桶型
のアイランドを生じさせる。集積回路の望ましいデバイ
スは、従来のドーピング技術によって基盤から誘電的に
絶縁されたアイランドと同様、これらのアイランドの上
に形成されうる。
【００２１】底面の酸化物のないアイランドは、底面の
酸化物が絶縁打込みの前にはないとされる領域の酸素移
植マスクを使用する方法によってＳＩＭＯＸ（打込み酸
素による分離）層の中に形成されうる。マスクは、酸素
打込みがマスクされた領域の中のシリコン面に達するこ
とを妨げ、それによってこれらの領域の中の酸化物の形
成を防ぐ。
酸化物が絶縁打込みの前にはないとされる領域の酸素移
植マスクを使用する方法によってＳＩＭＯＸ（打込み酸
素による分離）層の中に形成されうる。マスクは、酸素
打込みがマスクされた領域の中のシリコン面に達するこ
とを妨げ、それによってこれらの領域の中の酸化物の形
成を防ぐ。
【００２２】ボンディングされたウェーハでは、底面絶
縁酸化物のないアイランドは、選択的なエピタキシアル
溝充填方法を使用して形成されうる。この方法では、溝
は、絶縁のためだけでなくアイランド形成にも使用され
ることを除いては、通常の方法でウェーハ内に形成され
る。酸化物は溝の側面及び底面に形成され、次にシリコ
ンの基板を溝の底面に露出させるための反応的なイオン
エッチングによって、水平面から選択的に取り除かれ
る。そのように処理された溝は、選択的なエピタキシア
ル付着によって、単結晶シリコンで充填される。
縁酸化物のないアイランドは、選択的なエピタキシアル
溝充填方法を使用して形成されうる。この方法では、溝
は、絶縁のためだけでなくアイランド形成にも使用され
ることを除いては、通常の方法でウェーハ内に形成され
る。酸化物は溝の側面及び底面に形成され、次にシリコ
ンの基板を溝の底面に露出させるための反応的なイオン
エッチングによって、水平面から選択的に取り除かれ
る。そのように処理された溝は、選択的なエピタキシア
ル付着によって、単結晶シリコンで充填される。
【００２３】ＥＳＤ保護回路の全ての構成部分は、単一
の接合絶縁アイランド上に形成されえ、それにより空間
が節約される。図４及び図５は、図１に示されるＥＳＤ
回路１００の構造を示す。抵抗１０２の端への接点、Ｐ
ＮＰトランジスタ１０３のエミッタ及び端子Ａを形成す
るダイオード１０４の陰極を接続する相互接続、そして
また、トランジスタ１０３のコレクタ及び端子Ｂを形成
するダイオード１０４の陽極を接続する第２の相互接続
は図示されていない。
の接合絶縁アイランド上に形成されえ、それにより空間
が節約される。図４及び図５は、図１に示されるＥＳＤ
回路１００の構造を示す。抵抗１０２の端への接点、Ｐ
ＮＰトランジスタ１０３のエミッタ及び端子Ａを形成す
るダイオード１０４の陰極を接続する相互接続、そして
また、トランジスタ１０３のコレクタ及び端子Ｂを形成
するダイオード１０４の陽極を接続する第２の相互接続
は図示されていない。
【００２４】保護回路１００は、多結晶シリコン基板４
０１上のアイランド４００の中に形成されている。アイ
ランド４００は、Ｎ- 層４０３及び基板４０１に隣接す
る強くドープドされたＮ+ 埋込層４０４を含むＰ型コレ
クタ層４０２を含む。Ｐコレクタ層４０２は、Ｎベース
４０５、Ｐ+ エミッタ４０６及びコレクタ接点４０７と
共に、ＰＮＰトランジスタ１０３（図１）を形成する。
コレクタ接点４０７はまた、ダイオード１０４（図１）
に対する陽極接点を提供し、ダイオードはさらに、Ｐコ
レクタ層４０２、Ｎベース４０８及び陰極接点４０９か
らなる。
０１上のアイランド４００の中に形成されている。アイ
ランド４００は、Ｎ- 層４０３及び基板４０１に隣接す
る強くドープドされたＮ+ 埋込層４０４を含むＰ型コレ
クタ層４０２を含む。Ｐコレクタ層４０２は、Ｎベース
４０５、Ｐ+ エミッタ４０６及びコレクタ接点４０７と
共に、ＰＮＰトランジスタ１０３（図１）を形成する。
コレクタ接点４０７はまた、ダイオード１０４（図１）
に対する陽極接点を提供し、ダイオードはさらに、Ｐコ
レクタ層４０２、Ｎベース４０８及び陰極接点４０９か
らなる。
【００２５】アイランド４００はまた、ツェナーダイオ
ード１０１（図１）のＰ+ 陽極４１０及びＮ+ 陰極４１
１を含む。アイランド４００は、望ましくは二酸化ケイ
素の誘電層４１３によって提供される側壁４１２によっ
て画成される。ツェナーダイオード１０１の陽極４１０
は、集積回路の他の場所でＮＰＮデバイスのベースを形
成するために使用されるのと同じ拡散から作られうる。
ツェナーダイオード１０１は、図４の埋込ツェナーとし
て示されている。埋込ツェナーのかわりに表面ツェナー
が使用されうるが、埋込ツェナーダイオードはより安定
した破壊電圧という利点を有し、実質的に誘電表面の中
の電荷によって影響を受けない。
ード１０１（図１）のＰ+ 陽極４１０及びＮ+ 陰極４１
１を含む。アイランド４００は、望ましくは二酸化ケイ
素の誘電層４１３によって提供される側壁４１２によっ
て画成される。ツェナーダイオード１０１の陽極４１０
は、集積回路の他の場所でＮＰＮデバイスのベースを形
成するために使用されるのと同じ拡散から作られうる。
ツェナーダイオード１０１は、図４の埋込ツェナーとし
て示されている。埋込ツェナーのかわりに表面ツェナー
が使用されうるが、埋込ツェナーダイオードはより安定
した破壊電圧という利点を有し、実質的に誘電表面の中
の電荷によって影響を受けない。
【００２６】図５は、図４の斜視図に対応する平面図で
あるが、Ｎ+ 抵抗接点５０１及びチャネルストップ５０
２も含む。５０２といったチャネルストップは、いずれ
か２つの表面を接続する表面反転に対して完全な保護を
提供するようアイランド表面の中に形成された全ての逆
の導電性の領域を囲むために使用されうる。チャネルス
トップは、アイランド表面に沿って、また側壁２０８を
下りＮ+ 埋込層２０３まで伸びる反転路の形成を防ぐよ
う、Ｎベース２０４（図２）といった単一の層までも囲
むために使用されうる。
あるが、Ｎ+ 抵抗接点５０１及びチャネルストップ５０
２も含む。５０２といったチャネルストップは、いずれ
か２つの表面を接続する表面反転に対して完全な保護を
提供するようアイランド表面の中に形成された全ての逆
の導電性の領域を囲むために使用されうる。チャネルス
トップは、アイランド表面に沿って、また側壁２０８を
下りＮ+ 埋込層２０３まで伸びる反転路の形成を防ぐよ
う、Ｎベース２０４（図２）といった単一の層までも囲
むために使用されうる。
【００２７】本発明の集積回路の基板４０１は、層４０
２及び４０３の間の領域にある絶縁接合を逆バイアスさ
せるため、回路の最も正の電圧にバイアスされているこ
とが望ましい。Ｐコレクタ層４０２に関してより強いド
ーピングレベルのＮ+ 埋込層４０４は、絶縁接合の空乏
層が基板４０１まで伸びないことを確実にし、それは絶
縁リークを最小化する。
２及び４０３の間の領域にある絶縁接合を逆バイアスさ
せるため、回路の最も正の電圧にバイアスされているこ
とが望ましい。Ｐコレクタ層４０２に関してより強いド
ーピングレベルのＮ+ 埋込層４０４は、絶縁接合の空乏
層が基板４０１まで伸びないことを確実にし、それは絶
縁リークを最小化する。
【００２８】集積回路は、複数の相互接続された半導体
デバイスからなり、相互接続されたデバイスの少なくと
も１つは基板から誘電的に絶縁されており、相互接続さ
れたデバイスの他の少なくとも１つは基板から接合絶縁
されている。望ましい実施例では、少なくとも１つの接
合絶縁されたデバイスは、ＥＳＤ保護回路からなる。望
ましくはツェナーダイオードをダイオードを含み、更に
望ましくはバイポーラトランジスタ、ダイオード、及び
抵抗を含むＥＳＤ保護回路は、基板の導電型とは逆の導
電型を有する半導体層からなる溝によって絶縁されたア
イランドの中に形成される。基板の導電型と同じ導電型
の強くドープドされた埋込半導体領域は、基板に隣接す
るアイランド半導体層の中に形成されている。本発明の
集積回路のＥＳＤ保護回路は、静電放電（ＥＳＤ）によ
って誘導されたような、一時的な高圧ピークからの保護
を提供し、保護回路の低められた熱抵抗は、発生した熱
が、集積回路の構成部分を損傷することなく消散させる
ことを可能にする。
デバイスからなり、相互接続されたデバイスの少なくと
も１つは基板から誘電的に絶縁されており、相互接続さ
れたデバイスの他の少なくとも１つは基板から接合絶縁
されている。望ましい実施例では、少なくとも１つの接
合絶縁されたデバイスは、ＥＳＤ保護回路からなる。望
ましくはツェナーダイオードをダイオードを含み、更に
望ましくはバイポーラトランジスタ、ダイオード、及び
抵抗を含むＥＳＤ保護回路は、基板の導電型とは逆の導
電型を有する半導体層からなる溝によって絶縁されたア
イランドの中に形成される。基板の導電型と同じ導電型
の強くドープドされた埋込半導体領域は、基板に隣接す
るアイランド半導体層の中に形成されている。本発明の
集積回路のＥＳＤ保護回路は、静電放電（ＥＳＤ）によ
って誘導されたような、一時的な高圧ピークからの保護
を提供し、保護回路の低められた熱抵抗は、発生した熱
が、集積回路の構成部分を損傷することなく消散させる
ことを可能にする。
【図１】本発明の集積回路の中のＥＳＤ回路の系統図を
示す図である。
示す図である。
【図２】誘電的に絶縁されたアイランド上のＰＮＰトラ
ンジスタ及び基板から絶縁された接合を有する本発明の
回路を示す図である。
ンジスタ及び基板から絶縁された接合を有する本発明の
回路を示す図である。
【図３】誘電的に絶縁されたアイランド上のＭＯＳデバ
イス及び基板から絶縁された接合を有する本発明の回路
を示す図である。
イス及び基板から絶縁された接合を有する本発明の回路
を示す図である。
【図４】図１に示されるＥＳＤ回路の図式的な斜視図を
示す図である。
示す図である。
【図５】図１に示されるＥＳＤ回路の図式的な平面図を
示す図である。
示す図である。
１００ 回路 １０１ ツェナーダイオード １０２ 抵抗 １０３ トランジスタ １０４ ダイオード ２００ 集積回路 ２０１ 基板 ２０２ Ｐ型コレクタ層 ２０３ Ｎ+ 埋込層 ２０４ Ｎベース ２０５ Ｎ+ ベース接点 ２０６ Ｐ+ エミッタ ２０７ Ｐ+ コレクタ接点 ２０８ 溝の側壁 ２０９ 誘電層 ２１０ ＰＮＰトランジスタ ２１１ 誘電層 ２１２ Ｐ型コレクタ層 ２１４ Ｎベース ２１５ Ｎ+ ベース接点 ２１６ Ｐ+ エミッタ ２１７ Ｐ+ コレクタ接点 ２１８ 溝の側壁 ３００ 集積回路 ３０１ 基板 ３０２ Ｐウェル ３０３ Ｎ- 層 ３０４ Ｎ+ 埋込層 ３０５ ソース ３０６ ゲート ３０７ ドレイン ３０８ ボディー接点 ３０９ 酸化層 ３１１ 誘電層 ３２０ ＭＯＳデバイス ３２２ Ｐウェル ３２５ ソース ３２６ ゲート ３２７ ドレイン ３２８ ボディー接点 ３２９ 酸化層 ３３０ 溝の側壁 ３３１ 誘電層 ３３２ 誘電層 ３４０ ＭＯＳデバイス ４００ アイランド ４０１ 基板 ４０２ Ｐコレクタ層 ４０３ Ｎ- 層 ４０４ Ｎ+ 埋込層 ４０５ Ｎベース ４０６ Ｐ+ エミッタ ４０７ コレクタ接点 ４０８ Ｎベース ４０９ 陰極接点 ４１０ Ｐ+ 陽極 ４１１ Ｎ+ 陰極 ４１２ 側壁 ４１３ 誘電層 ５０１ Ｎ+ 抵抗接点 ５０２ チャネルストップ
Claims (16)
- 【請求項１】 第１の導電型の半導体基板と、複数の相
互接続された半導体デバイスとからなり、該デバイスの
うち少なくとも１つは該基板から誘電的に絶縁され、該
デバイスのうち他の少なくとも１つは基板から接合絶縁
されている集積回路。 - 【請求項２】 該相互接続された半導体デバイスは、該
基板上に実質的に同じレベルで形成されることを特徴と
する請求項１記載の集積回路。 - 【請求項３】 該基板から接合絶縁された少なくとも１
つの該デバイスは、ＥＳＤ保護回路からなることを特徴
とする請求項１又は２記載の集積回路。 - 【請求項４】 該基板は多結晶シリコンからなることを
特徴とする請求項１乃至３のうちいずれか１項記載の集
積回路。 - 【請求項５】 該基板はＮ導電型、Ｐ導電型からなるグ
ループのうちの１つから選択されたものであることを特
徴とする請求項４記載の集積回路。 - 【請求項６】 該相互接続された半導体デバイスは、Ｐ
Ｎダイオード、バイポーラトランジスタ、ＭＯＳトラン
ジスタ、抵抗及びコンデンサからなるグループから選択
された少なくとも１つのデバイスを含むことを特徴とす
る請求項１乃至４のうちいずれか１項記載の集積回路。 - 【請求項７】 該ＥＳＤ保護回路は、ダイオード、ツェ
ナーダイオード及びバイポーラトランジスタの抵抗及か
らなるグループから選択されることを特徴とする請求項
３乃至５のうちいずれか１項記載の集積回路。 - 【請求項８】 該ＥＳＤ保護回路は、該第１の導電型と
逆の第２の導電型の半導体層からなる溝で絶縁されたア
イランドの中に形成され、該アイランドは該基板から接
合絶縁されていることを特徴とする請求項３記載の集積
回路。 - 【請求項９】 該半導体層は、該基板に隣接する該第１
の導電型の強くドープドされた埋込半導体領域を含み、
該アイランドは、該半導体層を通って該基板へ伸びる側
壁を有する離間された第１及び第２の絶縁溝によって画
成され、該側壁の夫々は誘電材の層を有することを特徴
とする請求項８記載の集積回路。 - 【請求項１０】 該誘電材は二酸化ケイ素からなり、該
絶縁溝は更に該誘電材の層の上に配置された導電材を含
み、該導電材は多結晶シリコンからなることを特徴とす
る請求項９記載の集積回路。 - 【請求項１１】 該基板から接合絶縁されたデバイス
は、第２の導電型の層によって、該基板から分離された
第１の導電型の表面層からなるアイランドの中に形成さ
れることを特徴とする請求項１記載の集積回路。 - 【請求項１２】 基板上に複数の相互接続された半導体
デバイスからなる集積回路を形成し、該デバイスのうち
少なくとも１つは該基板から誘電的に絶縁されたアイラ
ンドの中に配置され、該デバイスのうちの他の少なくと
も１つは該基板から接合絶縁されたアイランドの中に配
置される方法であって、単結晶シリコンウェーハ上に二
酸化ケイ素マスク層を形成し、該二酸化ケイ素マスク層
上に窒化ケイ素層を形成し、窒化物マスクを形成するた
めに、接合絶縁されたアイランド底面の位置に対応して
該窒化ケイ素層をパターン化し、該窒化ケイ素層の部分
を選択的に取り除き、該接合絶縁されたアイランド底面
の位置に対応する部分のみを残し、酸化物マスクを形成
するために、接合絶縁されたアイランド底面及び誘電的
に絶縁されたアイランド底面の位置に対応して該窒化ケ
イ素層をパターン化し、該窒化ケイ素マスク層の部分を
選択的に取り除き、該接合絶縁されたアイランド底面及
び誘電的に絶縁されたアイランド底面の位置に対応する
部分のみを残し、該窒化物マスク及び該窒化物マスクの
下の二酸化ケイ素マスク層を取り除いて、該窒化物マス
クによって保護されていない該溝の側壁及びアイランド
の底面上の二酸化ケイ素絶縁層を形成し、該単結晶シリ
コンウェーハの上部を、該溝の側壁上の該絶縁層の部分
によって画成された単結晶シリコンの誘電的に絶縁され
たアイランドを形成する面へと取り除いて、アイランド
底面上に第１の導電型の多結晶シリコンの層を形成し、
該多結晶シリコン層は該集積回路の基板からなり、複数
の相互接続された半導体デバイスを形成し、該デバイス
の少なくとも１つは該基板から誘電的に絶縁されたアイ
ランドの中に配置され、該デバイスの他の少なくとも１
つは基板から接合絶縁されたアイランドの中に配置され
ることを含む方法。 - 【請求項１３】 接合絶縁層は、該アイランド底面上に
該多結晶シリコン層を形成する前に、該接合絶縁された
アイランド底面の中に形成されることを特徴とする請求
項１２記載の方法。 - 【請求項１４】 該基板から接合絶縁された該アイラン
ドのうちの少なくとも１つは、ＥＳＤ保護回路を含むこ
とを特徴とする請求項１２又は１３記載の方法。 - 【請求項１５】 該相互接続された半導体デバイスは、
ＰＮダイオード、バイポーラトランジスタ、ＭＯＳトラ
ンジスタ、抵抗及びコンデンサからなるグループから選
択された少なくとも１つのデバイスを含むことを特徴と
する請求項１２乃至１４のうちいずれか１項記載の集積
回路。 - 【請求項１６】 該ＥＳＤ保護回路は、ダイオード、ツ
ェナーダイオード、抵抗又はバイポーラトランジスタか
らなるグループから選択されることを特徴とする請求項
１４記載の集積回路。
Applications Claiming Priority (2)
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