JPH09129741A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH09129741A JPH09129741A JP7284086A JP28408695A JPH09129741A JP H09129741 A JPH09129741 A JP H09129741A JP 7284086 A JP7284086 A JP 7284086A JP 28408695 A JP28408695 A JP 28408695A JP H09129741 A JPH09129741 A JP H09129741A
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ２段エピタキシャル構造により、飽和電圧の
小さい縦型ＰＮＰトランジスタと、基板への漏れ電流の
少ない大電流用途のダイオード素子を効率よく集積化す
る。 【解決手段】 基板２５表面にＮ＋埋め込み層２６を形
成する。基板２５の上に第１と第２のエピタキシャル層
４４、４５を形成する。第１のエピタキシャル層４４表
面に形成する縦型ＰＮＰトランジスタ２３のコレクタ埋
め込み層３１でアノード埋め込み層３７を、コレクタ導
出領域３２でアノード導出領域３８を、ベースコンタク
ト領域３５でカソードコンタクト領域３９を各々形成
し、周囲をＮ＋導出領域４１とＮ＋埋め込み層２６で囲
む。
小さい縦型ＰＮＰトランジスタと、基板への漏れ電流の
少ない大電流用途のダイオード素子を効率よく集積化す
る。 【解決手段】 基板２５表面にＮ＋埋め込み層２６を形
成する。基板２５の上に第１と第２のエピタキシャル層
４４、４５を形成する。第１のエピタキシャル層４４表
面に形成する縦型ＰＮＰトランジスタ２３のコレクタ埋
め込み層３１でアノード埋め込み層３７を、コレクタ導
出領域３２でアノード導出領域３８を、ベースコンタク
ト領域３５でカソードコンタクト領域３９を各々形成
し、周囲をＮ＋導出領域４１とＮ＋埋め込み層２６で囲
む。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ集積回
路の出力トランジスタ保護用のスパークキラーダイオー
ドを内蔵した半導体集積回路に関する。
路の出力トランジスタ保護用のスパークキラーダイオー
ドを内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】２相あるいは３相モータドライバ用等の
バイポーラ集積回路では、その１相分として図６に示し
たように、２つのＮＰＮトランジスタ１、２を用い一方
のトランジスタ１のエミッタと他方のトランジスタ２の
コレクタとの接続点から出力端子３を取り出した回路が
多用されている。２つのトランジスタの１、２の一方が
ＯＮし他方がＯＦＦする事により、出力端子３に接続さ
れたモータ（図示せず）を正方向あるいは逆方向に回転
させるような電流を流すものである。
バイポーラ集積回路では、その１相分として図６に示し
たように、２つのＮＰＮトランジスタ１、２を用い一方
のトランジスタ１のエミッタと他方のトランジスタ２の
コレクタとの接続点から出力端子３を取り出した回路が
多用されている。２つのトランジスタの１、２の一方が
ＯＮし他方がＯＦＦする事により、出力端子３に接続さ
れたモータ（図示せず）を正方向あるいは逆方向に回転
させるような電流を流すものである。
【０００３】モータのような誘導性負荷の場合、モータ
の回転／停止に伴う正／逆方向の起電力が発生する。従
来は、ＩＣ化されたトランジスタ２のコレクタ・エミッ
タ間にダイオード４を接続し、前記逆方向起電力によっ
て出力端子３がＧＮＤ電位より低く又はＶＣＣ電位より
高くなった際にダイオード４がＯＮする事で前記起電力
を固定電位へ逃がし、出力トランジスタ２とＩＣ内部を
保護していた。特にダイオード４に数Ａもの大電流を流
す場合は、ダイオード４として個別部品のショットキバ
リアダイオードを用いて構成していた。
の回転／停止に伴う正／逆方向の起電力が発生する。従
来は、ＩＣ化されたトランジスタ２のコレクタ・エミッ
タ間にダイオード４を接続し、前記逆方向起電力によっ
て出力端子３がＧＮＤ電位より低く又はＶＣＣ電位より
高くなった際にダイオード４がＯＮする事で前記起電力
を固定電位へ逃がし、出力トランジスタ２とＩＣ内部を
保護していた。特にダイオード４に数Ａもの大電流を流
す場合は、ダイオード４として個別部品のショットキバ
リアダイオードを用いて構成していた。
【０００４】ところで、ユーザ側からすれば、機器の部
品点数を減らす為にダイオード４もＩＣ化したいのは当
然の要求である。バイポーラＩＣにおいてダイオードを
構成する場合、多くはＮＰＮトランジスタのＰＮ接合を
利用して形成するのが通常である（例えば、特願平７ー
１４３０２号）。図７を参照して、ＮＰＮトランジスタ
５は、Ｐ基板６上のＮ型エピタキシャル層を分離して形
成した島領域７をコレクタとし、表面にＰ型のベース領
域８とＮ＋エミッタ領域９を形成して構成される。１０
はコレクタコンタクト領域、１１はＮ＋埋め込み層、１
２はＰ＋分離領域である。ダイオード１３は、ＮＰＮト
ランジスタ５のベース・コレクタ接合を利用する。つま
り島領域７をカソードとし、ベース拡散で形成した領域
をアノード領域１４とするのである。この場合エミッタ
は利用しない。他にダイオードを形成する例として、Ｎ
ＰＮトランジスタ５のエミッタ・ベース接合を用いる
例、島領域７と基板６とのＰＮ接合を利用する例がある
が、前者は耐圧が数Ｖしかなく先の用途には不向きであ
り、後者はアノードが接地電位に固定され、且つ基板６
にＯＮ動作時の大電流を流すので、寄生効果防止の点か
ら望ましくない。
品点数を減らす為にダイオード４もＩＣ化したいのは当
然の要求である。バイポーラＩＣにおいてダイオードを
構成する場合、多くはＮＰＮトランジスタのＰＮ接合を
利用して形成するのが通常である（例えば、特願平７ー
１４３０２号）。図７を参照して、ＮＰＮトランジスタ
５は、Ｐ基板６上のＮ型エピタキシャル層を分離して形
成した島領域７をコレクタとし、表面にＰ型のベース領
域８とＮ＋エミッタ領域９を形成して構成される。１０
はコレクタコンタクト領域、１１はＮ＋埋め込み層、１
２はＰ＋分離領域である。ダイオード１３は、ＮＰＮト
ランジスタ５のベース・コレクタ接合を利用する。つま
り島領域７をカソードとし、ベース拡散で形成した領域
をアノード領域１４とするのである。この場合エミッタ
は利用しない。他にダイオードを形成する例として、Ｎ
ＰＮトランジスタ５のエミッタ・ベース接合を用いる
例、島領域７と基板６とのＰＮ接合を利用する例がある
が、前者は耐圧が数Ｖしかなく先の用途には不向きであ
り、後者はアノードが接地電位に固定され、且つ基板６
にＯＮ動作時の大電流を流すので、寄生効果防止の点か
ら望ましくない。
【０００５】
【発明が解決しようとする課題】しかしながら、図７の
構成でも前記アノード領域１４と島領域７との接合面積
を増大することにより数Ａもの電流容量を確保すること
はできるものの、島領域７から基板６への漏れ電流ｉの
存在が無視できなくなる。例えばダイオード１３に１Ａ
の電流を流すと、基板６への漏れ電流ｉが数十ｍＡにも
なり、これが基板６の電位を上昇させて他の素子を誤動
作させたり、最悪の場合はラッチアップに陥ってＩＣの
破壊という事態を招く事になる。
構成でも前記アノード領域１４と島領域７との接合面積
を増大することにより数Ａもの電流容量を確保すること
はできるものの、島領域７から基板６への漏れ電流ｉの
存在が無視できなくなる。例えばダイオード１３に１Ａ
の電流を流すと、基板６への漏れ電流ｉが数十ｍＡにも
なり、これが基板６の電位を上昇させて他の素子を誤動
作させたり、最悪の場合はラッチアップに陥ってＩＣの
破壊という事態を招く事になる。
【０００６】
【課題を解決するための手段】本発明は上記した従来の
欠点に鑑みなされたもので、ダイオードを構成するため
に２段エピタキシャル構造の縦型ＰＮＰトランジスタを
利用するものであり、縦型ＰＮＰトランジスタのコレク
タ埋め込み層、コレクタ導出領域、およびエミッタ領域
をアノードとし、縦型ＰＮＰトランジスタのベースをカ
ソードとし、且つコレクタ埋め込み層とコレクタ導出領
域の周囲をＮ＋埋め込み層とＮ＋導出領域とで囲み、Ｎ
＋埋め込み層とＮ＋導出領域にアノードと同じ電位ある
いはアノードより高い電位を与え、アノードと基板との
間をＮ＋型の高濃度層で分離することにより、アノード
から基板への漏れ電流を大幅に低減するものである。
欠点に鑑みなされたもので、ダイオードを構成するため
に２段エピタキシャル構造の縦型ＰＮＰトランジスタを
利用するものであり、縦型ＰＮＰトランジスタのコレク
タ埋め込み層、コレクタ導出領域、およびエミッタ領域
をアノードとし、縦型ＰＮＰトランジスタのベースをカ
ソードとし、且つコレクタ埋め込み層とコレクタ導出領
域の周囲をＮ＋埋め込み層とＮ＋導出領域とで囲み、Ｎ
＋埋め込み層とＮ＋導出領域にアノードと同じ電位ある
いはアノードより高い電位を与え、アノードと基板との
間をＮ＋型の高濃度層で分離することにより、アノード
から基板への漏れ電流を大幅に低減するものである。
【０００７】
【発明の実施の形態】以下に本発明の１実施例を詳細に
説明する。図１は本発明によって、第１、第２および第
３の島領域２１ａ、２１ｂ、２１ｃに各々ＮＰＮトラン
ジスタ２２、縦型ＰＮＰトランジスタ２３、およびダイ
オード２４を集積化したバイポーラＩＣを示す断面図で
ある。
説明する。図１は本発明によって、第１、第２および第
３の島領域２１ａ、２１ｂ、２１ｃに各々ＮＰＮトラン
ジスタ２２、縦型ＰＮＰトランジスタ２３、およびダイ
オード２４を集積化したバイポーラＩＣを示す断面図で
ある。
【０００８】同図において、２５はＰ型のシリコン半導
体基板、２６はＮ＋型の埋め込み層、２７ａ、２７ｂは
Ｐ＋分離領域、２８はＮＰＮトランジスタ２２のＰ型の
ベース領域、２９はＮＰＮトランジスタ２２のＮ＋型の
エミッタ領域、３０ａ、３０ｂはＮＰＮトランジスタ２
２のＮ＋型のコレクタ低抵抗領域、３１は縦型ＰＮＰト
ランジスタ２３のＰ＋コレクタ埋め込み層、３２はＰ＋
コレクタ導出領域、３３はＮ型のウェル領域、３４はＰ
＋型のエミッタ領域、３５はＮ＋ベースコンタクト領
域、３６ａ、３６ｂは縦型ＰＮＰトランジスタのＮ＋導
出領域、３７はＰ＋アノード埋め込み層、３８はＰ＋ア
ノード導出領域、３９はＮ＋カソードコンタクト領域、
４１ａ、４１ｂはダイオード２４のＮ＋導出領域、４２
は酸化膜、４３は酸化膜４２に設けたコンタクトホール
を介して各拡散領域にコンタクトするアルミ電極、４
４、４５はＮ型の第１と第２のエピタキシャル層であ
る。
体基板、２６はＮ＋型の埋め込み層、２７ａ、２７ｂは
Ｐ＋分離領域、２８はＮＰＮトランジスタ２２のＰ型の
ベース領域、２９はＮＰＮトランジスタ２２のＮ＋型の
エミッタ領域、３０ａ、３０ｂはＮＰＮトランジスタ２
２のＮ＋型のコレクタ低抵抗領域、３１は縦型ＰＮＰト
ランジスタ２３のＰ＋コレクタ埋め込み層、３２はＰ＋
コレクタ導出領域、３３はＮ型のウェル領域、３４はＰ
＋型のエミッタ領域、３５はＮ＋ベースコンタクト領
域、３６ａ、３６ｂは縦型ＰＮＰトランジスタのＮ＋導
出領域、３７はＰ＋アノード埋め込み層、３８はＰ＋ア
ノード導出領域、３９はＮ＋カソードコンタクト領域、
４１ａ、４１ｂはダイオード２４のＮ＋導出領域、４２
は酸化膜、４３は酸化膜４２に設けたコンタクトホール
を介して各拡散領域にコンタクトするアルミ電極、４
４、４５はＮ型の第１と第２のエピタキシャル層であ
る。
【０００９】第１、第２、第３の島領域２１ａ、２１
ｂ、２１ｃは、基板２５の上に形成した第１と第２のエ
ピタキシャル層４４、４５をＰ＋分離領域２７ａ、２７
ｂで接合分離することにより形成されている。ＮＰＮト
ランジスタ２２のコレクタ低抵抗領域３０ａ、３０ｂ
は、第１の島領域２１ａの表面からＮ＋埋め込み層２６
に達し、ＮＰＮトランジスタ２２のコレクタ直列抵抗を
減じる働きを有する。従ってこのトランジスタは高耐
圧、大電流型であり図６の回路用途に適している。
ｂ、２１ｃは、基板２５の上に形成した第１と第２のエ
ピタキシャル層４４、４５をＰ＋分離領域２７ａ、２７
ｂで接合分離することにより形成されている。ＮＰＮト
ランジスタ２２のコレクタ低抵抗領域３０ａ、３０ｂ
は、第１の島領域２１ａの表面からＮ＋埋め込み層２６
に達し、ＮＰＮトランジスタ２２のコレクタ直列抵抗を
減じる働きを有する。従ってこのトランジスタは高耐
圧、大電流型であり図６の回路用途に適している。
【００１０】縦型ＰＮＰトランジスタ２３は、第１と第
２のエピタキシャル層４４、４５の間に埋め込まれＮ＋
埋め込み層２６に達するＰ＋コレクタ埋め込み層３１が
コレクタとなり、コレクタ埋め込み層３１に達するコレ
クタ導出領域３２で囲まれたＮ型領域をベースとする。
この例ではＮウェル領域３３を設けて、電界加速による
高ｈｆｅ化とベース幅減による高ｆｔ化、および高耐圧
化（ＶCEO）を図っている。コレクタ導出領域３２の外
側にはＮ＋導出領域３６ａ、３６ｂを設けてこれを囲
み、図示せぬ電極により電源電位ＶＣＣあるいはエミッ
タ領域３４の電位を印加している。これはコレクタ導出
領域３２をエミッタ、島領域２１ｂをベース、分離領域
２７ａ、２７ｂをコレクタとする寄生ＰＮＰトランジス
タの発生を抑制するためであり、この縦型ＰＮＰトラン
ジスタを前記大電力ＮＰＮトランジスタと相補対にでき
る大電力型のＰＮＰトランジスタとすることができる。
２のエピタキシャル層４４、４５の間に埋め込まれＮ＋
埋め込み層２６に達するＰ＋コレクタ埋め込み層３１が
コレクタとなり、コレクタ埋め込み層３１に達するコレ
クタ導出領域３２で囲まれたＮ型領域をベースとする。
この例ではＮウェル領域３３を設けて、電界加速による
高ｈｆｅ化とベース幅減による高ｆｔ化、および高耐圧
化（ＶCEO）を図っている。コレクタ導出領域３２の外
側にはＮ＋導出領域３６ａ、３６ｂを設けてこれを囲
み、図示せぬ電極により電源電位ＶＣＣあるいはエミッ
タ領域３４の電位を印加している。これはコレクタ導出
領域３２をエミッタ、島領域２１ｂをベース、分離領域
２７ａ、２７ｂをコレクタとする寄生ＰＮＰトランジス
タの発生を抑制するためであり、この縦型ＰＮＰトラン
ジスタを前記大電力ＮＰＮトランジスタと相補対にでき
る大電力型のＰＮＰトランジスタとすることができる。
【００１１】ダイオード２４の構造は、基本的に縦型Ｐ
ＮＰトランジスタ２３と同様である。即ち、第１と第２
のエピタキシャル層４４、４５の間にＮ＋埋め込み層２
６に達するように形成したＰ＋アノード埋め込み層３
７、島領域２１ｃ表面からアノード埋め込み層３７に達
するＰ＋アノード導出領域３８で囲まれた島領域２１ｃ
のＮ型層４６をカソードとしてＰＮ接合ダイオードが構
成される。
ＮＰトランジスタ２３と同様である。即ち、第１と第２
のエピタキシャル層４４、４５の間にＮ＋埋め込み層２
６に達するように形成したＰ＋アノード埋め込み層３
７、島領域２１ｃ表面からアノード埋め込み層３７に達
するＰ＋アノード導出領域３８で囲まれた島領域２１ｃ
のＮ型層４６をカソードとしてＰＮ接合ダイオードが構
成される。
【００１２】また、アノード導出領域３８で囲まれたＮ
型層４６に図示せぬＰ型のアノード領域を形成し、該ア
ノード領域とアノード導出領域３８とを電極で短絡し
て、ＰＮ接合面積を増大した構成としても良い。これを
ＰＮＰトランジスタでいえば、エミッタ・コレクタ間を
短絡して形成したダイオードということになる。但し前
記囲まれたＮ型層４６にはＮウェル領域３３を形成しな
い。これは高濃度接合になることによるＰＮ接合の逆方
向リーク電流が増大することを防止するものである。
型層４６に図示せぬＰ型のアノード領域を形成し、該ア
ノード領域とアノード導出領域３８とを電極で短絡し
て、ＰＮ接合面積を増大した構成としても良い。これを
ＰＮＰトランジスタでいえば、エミッタ・コレクタ間を
短絡して形成したダイオードということになる。但し前
記囲まれたＮ型層４６にはＮウェル領域３３を形成しな
い。これは高濃度接合になることによるＰＮ接合の逆方
向リーク電流が増大することを防止するものである。
【００１３】更に縦型ＰＮＰトランジスタ２３と同じ
く、アノード埋め込み層３７とアノード導出領域３８を
囲むように島領域２１ｃ表面から埋め込み層２６に達す
るＮ＋型の導出領域４１が設けられ、電極４３により傳
原電Ｖｃｃの様な、アノード領域３８と同じ電位あるい
はアノード領域３８より高い電位が与えられる。ＮＰＮ
トランジスタ２２が図６に示す出力トランジスタ１、ダ
イオード２４が図６のダイオード４として構成される。
決選は前記アルミ電極配線４３により行われる。
く、アノード埋め込み層３７とアノード導出領域３８を
囲むように島領域２１ｃ表面から埋め込み層２６に達す
るＮ＋型の導出領域４１が設けられ、電極４３により傳
原電Ｖｃｃの様な、アノード領域３８と同じ電位あるい
はアノード領域３８より高い電位が与えられる。ＮＰＮ
トランジスタ２２が図６に示す出力トランジスタ１、ダ
イオード２４が図６のダイオード４として構成される。
決選は前記アルミ電極配線４３により行われる。
【００１４】図２を参照して、図１のダイオード部分の
拡大断面図を図２（Ｂ）、図７のダイオード部分の拡大
断面図を図２（Ａ）に示す。図２（Ａ）において、ダイ
オードのＯＮ電流ｉの基板への漏れ電流は、アノード領
域１４をエミッタ、島領域７をベース、分離領域１２を
コレクタとする寄生ＰＮＰトランジスタ５０の電流増幅
率に依存するが、電流ｉが流れることは寄生ＰＮＰトラ
ンジスタ５０のベース・エミッタ接合がＯＮであること
を意味するので、寄生ＰＮＰトランジスタ５０は必ずＯ
Ｎ状態となり、基板６への漏れ電流を止めることは不可
能である。
拡大断面図を図２（Ｂ）、図７のダイオード部分の拡大
断面図を図２（Ａ）に示す。図２（Ａ）において、ダイ
オードのＯＮ電流ｉの基板への漏れ電流は、アノード領
域１４をエミッタ、島領域７をベース、分離領域１２を
コレクタとする寄生ＰＮＰトランジスタ５０の電流増幅
率に依存するが、電流ｉが流れることは寄生ＰＮＰトラ
ンジスタ５０のベース・エミッタ接合がＯＮであること
を意味するので、寄生ＰＮＰトランジスタ５０は必ずＯ
Ｎ状態となり、基板６への漏れ電流を止めることは不可
能である。
【００１５】これに対し図２（Ｂ）の構成では、アノー
ド導出領域３８からＮ型層４６およびアノード埋め込み
層３７からＮ型層４６へＯＮ電流ｉが流れ、このときの
基板２５への漏れ電流は、Ｎ型層４６をエミッタ、アノ
ード埋め込み層３７をベース、Ｎ＋埋め込み層２６をコ
レクタとする寄生ＮＰＮトランジスタ５１と、アノード
埋め込み層３７をエミッタ、Ｎ＋埋め込み層２６をベー
ス、基板２５をコレクタとする寄生ＰＮＰトランジスタ
５２との動作に依存する。
ド導出領域３８からＮ型層４６およびアノード埋め込み
層３７からＮ型層４６へＯＮ電流ｉが流れ、このときの
基板２５への漏れ電流は、Ｎ型層４６をエミッタ、アノ
ード埋め込み層３７をベース、Ｎ＋埋め込み層２６をコ
レクタとする寄生ＮＰＮトランジスタ５１と、アノード
埋め込み層３７をエミッタ、Ｎ＋埋め込み層２６をベー
ス、基板２５をコレクタとする寄生ＰＮＰトランジスタ
５２との動作に依存する。
【００１６】本発明では、Ｎ＋埋め込み層２６が基板２
５表面からの拡散により、Ｐ＋アノード埋め込み層３７
が第１のエピタキシャル層４４表面からの拡散により形
成されているので、Ｎ＋埋め込み層２６の不純物濃度の
最も高い部分がＰ＋アノード埋め込み層３７に浸食され
ることが無く、またＰ＋アノード埋め込み層３７の不純
物濃度の最も高い部分がＮ＋埋め込み層２６に浸食され
ることもない。さらに、Ｐ＋アノード埋め込み層３７が
第１のエピタキシャル層４４表面から拡散されているの
で、アノード埋め込み層３７の縦方向の厚みを大にでき
る。従って、寄生ＮＰＮトランジスタ５１ではベースと
なるアノード埋め込み層３７の不純物濃度と厚み（ベー
ス幅）が大になるので、その電流増幅率を小にできる。
寄生ＰＮＰトランジスタ５２では、Ｎ＋埋め込み層２６
の不純物濃度が大になるので、その電流増幅率を小にで
き、さらにはＮ＋埋め込み層２６に導出領域４１を介し
てアノード埋め込み層３７と同電位あるいはそれより高
い電位を与えるので、寄生ＰＮＰトランジスタ５２のベ
ース・エミッタ接合をＯＦＦさせている。さらに、アノ
ード埋め込み層３７の比抵抗が小さいので、電位の上昇
も少ない。従って、寄生ＰＮＰトランジスタ５２は容易
にはＯＮできず、その電流増幅率も小さい。このよう
に、基板２５への漏れ電流に関係する寄生トランジスタ
５１の電流増幅率を小さくし、寄生ＰＮＰトランジスタ
５２が容易にはＯＮできないような電位関係と構成に
し、寄生ＰＮＰトランジスタ５２の電流増幅率も小さく
したので、ダイオード電流の基板２５への漏れ電流を殆
ど皆無にできるものである。
５表面からの拡散により、Ｐ＋アノード埋め込み層３７
が第１のエピタキシャル層４４表面からの拡散により形
成されているので、Ｎ＋埋め込み層２６の不純物濃度の
最も高い部分がＰ＋アノード埋め込み層３７に浸食され
ることが無く、またＰ＋アノード埋め込み層３７の不純
物濃度の最も高い部分がＮ＋埋め込み層２６に浸食され
ることもない。さらに、Ｐ＋アノード埋め込み層３７が
第１のエピタキシャル層４４表面から拡散されているの
で、アノード埋め込み層３７の縦方向の厚みを大にでき
る。従って、寄生ＮＰＮトランジスタ５１ではベースと
なるアノード埋め込み層３７の不純物濃度と厚み（ベー
ス幅）が大になるので、その電流増幅率を小にできる。
寄生ＰＮＰトランジスタ５２では、Ｎ＋埋め込み層２６
の不純物濃度が大になるので、その電流増幅率を小にで
き、さらにはＮ＋埋め込み層２６に導出領域４１を介し
てアノード埋め込み層３７と同電位あるいはそれより高
い電位を与えるので、寄生ＰＮＰトランジスタ５２のベ
ース・エミッタ接合をＯＦＦさせている。さらに、アノ
ード埋め込み層３７の比抵抗が小さいので、電位の上昇
も少ない。従って、寄生ＰＮＰトランジスタ５２は容易
にはＯＮできず、その電流増幅率も小さい。このよう
に、基板２５への漏れ電流に関係する寄生トランジスタ
５１の電流増幅率を小さくし、寄生ＰＮＰトランジスタ
５２が容易にはＯＮできないような電位関係と構成に
し、寄生ＰＮＰトランジスタ５２の電流増幅率も小さく
したので、ダイオード電流の基板２５への漏れ電流を殆
ど皆無にできるものである。
【００１７】尚、縦型ＰＮＰトランジスタ２３において
は、コレクタ埋め込み層３１の比抵抗が小さいことは、
トランジスタの飽和電圧を小さくできることを意味す
る。図３以降は上記の構造の製造方法を工程順に示す断
面図である。以下、図面に従って製造方法を詳細に説明
する。まず図３（Ａ）を参照して、基板となるＰ型の単
結晶シリコン半導体基板２５を準備する。基板２５の表
面を熱酸化して酸化膜を形成し、該酸化膜の上にレジス
トを塗布、露光、現像し該レジストパターンをマスクと
して前記酸化膜をエッチングすることにより酸化膜パタ
ーンを形成する。前記レジストマスクの除去後、前記酸
化膜パターンをマスクとして基板２５表面にアンチモン
または砒素を初期拡散して複数のＮ＋埋め込み層２６を
形成する。
は、コレクタ埋め込み層３１の比抵抗が小さいことは、
トランジスタの飽和電圧を小さくできることを意味す
る。図３以降は上記の構造の製造方法を工程順に示す断
面図である。以下、図面に従って製造方法を詳細に説明
する。まず図３（Ａ）を参照して、基板となるＰ型の単
結晶シリコン半導体基板２５を準備する。基板２５の表
面を熱酸化して酸化膜を形成し、該酸化膜の上にレジス
トを塗布、露光、現像し該レジストパターンをマスクと
して前記酸化膜をエッチングすることにより酸化膜パタ
ーンを形成する。前記レジストマスクの除去後、前記酸
化膜パターンをマスクとして基板２５表面にアンチモン
または砒素を初期拡散して複数のＮ＋埋め込み層２６を
形成する。
【００１８】図３（Ｂ）を参照して、拡散に使用した酸
化膜を除去した後基板２５の上に膜厚５〜１０μのＮ型
の第１のエピタキシャル層４４をエピタキシャル成長さ
せる。その第１のエピタキシャル層４４の表面にボロン
を選択的に初期拡散してＰ＋型のコレクタ埋め込み層３
１、アノード埋め込み層３７、分離領域２７ａを形成
し、続いてアンチモン又はヒ素を選択的に初期拡散して
コレクタ低抵抗領域３０ａ、導出領域３６ａ、４１ａを
形成する。
化膜を除去した後基板２５の上に膜厚５〜１０μのＮ型
の第１のエピタキシャル層４４をエピタキシャル成長さ
せる。その第１のエピタキシャル層４４の表面にボロン
を選択的に初期拡散してＰ＋型のコレクタ埋め込み層３
１、アノード埋め込み層３７、分離領域２７ａを形成
し、続いてアンチモン又はヒ素を選択的に初期拡散して
コレクタ低抵抗領域３０ａ、導出領域３６ａ、４１ａを
形成する。
【００１９】図４（Ａ）を参照して、拡散に使用した酸
化膜を除去して第１のエピタキシャル層４４表面を露出
した後、全面に再度エピタキシャル成長法により膜厚８
〜１０μの第２のエピタキシャル層４５を形成する。続
いて第２のエピタキシャル層４５表面に選択的にリンを
初期拡散してＮ＋コレクタ導出領域３０ｂ、縦型ＰＮＰ
トランジスタ２３のＮ＋導出領域３６ｂ、およびダイオ
ード２４のＮ＋導出領域４１ｂを同時に形成する。
化膜を除去して第１のエピタキシャル層４４表面を露出
した後、全面に再度エピタキシャル成長法により膜厚８
〜１０μの第２のエピタキシャル層４５を形成する。続
いて第２のエピタキシャル層４５表面に選択的にリンを
初期拡散してＮ＋コレクタ導出領域３０ｂ、縦型ＰＮＰ
トランジスタ２３のＮ＋導出領域３６ｂ、およびダイオ
ード２４のＮ＋導出領域４１ｂを同時に形成する。
【００２０】図４（Ｂ）を参照して、第２のエピタキシ
ャル層４５表面に縦型ＰＮＰトランジスタ２３のＮウェ
ル領域３３をイオン注入により形成し、基板２５全体に
約１１００℃、３〜４時間の熱処理を加えることによ
り、Ｎ型ウェル領域３３他を熱拡散する。図５（Ａ）を
参照して、第２のエピタキシャル層４５表面からＰ＋分
離領域２７を形成し、第１と第２のエピタキシャル層４
４、４５を複数の島領域２１ａ、２１ｂ、２１ｃに分離
する。同時に縦型ＰＮＰトランジスタ２３のコレクタ導
出領域３２とダイオード２４のアノード導出領域３８を
形成する。Ｎ＋埋め込み層２６の不純物濃度のピークは
基板２５表面にあり、Ｐ＋アノード埋め込み層３７の不
純物濃度のピークは第１のエピタキシャル層４４表面に
位置する。
ャル層４５表面に縦型ＰＮＰトランジスタ２３のＮウェ
ル領域３３をイオン注入により形成し、基板２５全体に
約１１００℃、３〜４時間の熱処理を加えることによ
り、Ｎ型ウェル領域３３他を熱拡散する。図５（Ａ）を
参照して、第２のエピタキシャル層４５表面からＰ＋分
離領域２７を形成し、第１と第２のエピタキシャル層４
４、４５を複数の島領域２１ａ、２１ｂ、２１ｃに分離
する。同時に縦型ＰＮＰトランジスタ２３のコレクタ導
出領域３２とダイオード２４のアノード導出領域３８を
形成する。Ｎ＋埋め込み層２６の不純物濃度のピークは
基板２５表面にあり、Ｐ＋アノード埋め込み層３７の不
純物濃度のピークは第１のエピタキシャル層４４表面に
位置する。
【００２１】図５（Ｂ）を参照して、第２のエピタキシ
ャル層４５表面からボロンを拡散することによりＮＰＮ
トランジスタ２２のＰ型ベース領域２８を形成し、更に
ボロンをイオン注入してＰ＋型のエミッタ領域３４を形
成し、更にリン又は砒素を拡散してカソードコンタクト
領域３９、ベースコンタクト領域３５、エミッタ領域２
９を形成する。尚、縦型ＰＮＰトランジスタ２４のエミ
ッタ形成と同時に、ダイオードのＮ型層４６表面にアノ
ード領域４７を形成してアノード導出領域３８と短絡し
ても良い。
ャル層４５表面からボロンを拡散することによりＮＰＮ
トランジスタ２２のＰ型ベース領域２８を形成し、更に
ボロンをイオン注入してＰ＋型のエミッタ領域３４を形
成し、更にリン又は砒素を拡散してカソードコンタクト
領域３９、ベースコンタクト領域３５、エミッタ領域２
９を形成する。尚、縦型ＰＮＰトランジスタ２４のエミ
ッタ形成と同時に、ダイオードのＮ型層４６表面にアノ
ード領域４７を形成してアノード導出領域３８と短絡し
ても良い。
【００２２】その後、集積回路の回路網を構成するため
にアルミ材料による電極配線（図示せず）を形成する。
この様に、縦型ＰＮＰトランジスタ２３の工程を共用す
ることにより、ダイオード２４を効率よく組み込むこと
ができる。
にアルミ材料による電極配線（図示せず）を形成する。
この様に、縦型ＰＮＰトランジスタ２３の工程を共用す
ることにより、ダイオード２４を効率よく組み込むこと
ができる。
【００２３】
【発明の効果】以上に説明したとおり、本発明によれば
２段エピタキシャル構造によって寄生トランジスタ５
１、５２の電流増幅率を極めて小にできるので、基板２
５への漏れ電流を大幅に低減したダイオード素子２４を
集積化できる利点を有する。漏れ電流を低減すること
で、集積回路における誤動作、ラッチアップの防止を図
ることができる。従って出力トランジスタのスパークキ
ラーダイオードをも集積化できるので、電子機器の小型
化、高密度化に寄与できるものである。また、縦型ＰＮ
Ｐトランジスタ２３の構造を利用できるので、工程を複
雑にすることなく、集積化できる利点を有する。その縦
型ＰＮＰトランジスタにあっては、コレクタ抵抗を減じ
て飽和電圧を小にできるものである。
２段エピタキシャル構造によって寄生トランジスタ５
１、５２の電流増幅率を極めて小にできるので、基板２
５への漏れ電流を大幅に低減したダイオード素子２４を
集積化できる利点を有する。漏れ電流を低減すること
で、集積回路における誤動作、ラッチアップの防止を図
ることができる。従って出力トランジスタのスパークキ
ラーダイオードをも集積化できるので、電子機器の小型
化、高密度化に寄与できるものである。また、縦型ＰＮ
Ｐトランジスタ２３の構造を利用できるので、工程を複
雑にすることなく、集積化できる利点を有する。その縦
型ＰＮＰトランジスタにあっては、コレクタ抵抗を減じ
て飽和電圧を小にできるものである。
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明の製造方法を説明する断面図である。
【図４】本発明の製造方法を説明する断面図である。
【図５】本発明の製造方法を説明する断面図である。
【図６】従来例を説明する回路図である。
【図７】従来例を説明する断面図である。
Claims (4)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板の上に形成した第１、第２の逆導電型の
エピタキシャル層と、 前記半導体基板と前記第１のエピタキシャル層との間に
形成した複数の逆導電型の埋め込み層と、 前記第１と第２のエピタキシャル層を、前記埋め込み層
の各々を囲むように分離することで形成した少なくとも
第１、第２、及び第３の島領域と、 前記第１の島領域に形成した、一導電型のベース領域、
及び前記一導電型のベース領域の表面に形成した逆導電
型のエミッタ領域と、 前記第１の島領域の表面から前記逆導電型の埋め込み層
に達するコレクタ低抵抗領域と、 前記第２の島領域の前記第１と第２のエピタキシャル層
との間に、前記逆導電型の埋め込み層に接するように形
成した、一導電型のコレクタ埋め込み層と、 前記第２の島領域の表面から前記コレクタ埋め込み層に
達する一導電型のコレクタ導出領域と、 前記コレクタ導出領域で囲まれた逆導電型のベース領域
と、 前記ベース領域の表面に形成した一導電型のエミッタ領
域と、 前記第３の島領域の前記第１と第２のエピタキシャル層
との間に前記逆導電型の埋め込み層に接するように形成
した、一導電型のアノード埋め込み層と、 前記第３の島領域の表面から前記アノード埋め込み層に
達する一導電型のアノード導出領域と、 前記アノード導出領域で囲まれた逆導電型の領域の表面
に形成した、逆導電型のカソードコンタクト領域と、 前記エピタキシャル層の表面から前記逆導電型の埋め込
み層に達し、前記アノード埋め込み層を囲む逆導電型の
導出領域とを具備することを特徴とする半導体集積回
路。 - 【請求項２】 前記カソードコンタクト領域が前記コレ
クタ低抵抗領域と、前記アノード導出領域が前記エミッ
タ領域に各々接続され且つ前記コレクタ低抵抗領域が出
力端子に接続されていることを特徴とする請求項１記載
の半導体集積回路。 - 【請求項３】 一導電型の半導体基板の表面に複数の逆
導電型の埋め込み層を形成する工程と、 前記基板の上に逆導電型の第１のエピタキシャル層を形
成する工程と、 前記第１のエピタキシャル層の表面に、一方導電型トラ
ンジスタの一導電型のコレクタ埋め込み層とダイオード
素子のアノード埋め込み層を形成する工程と、 前記第１のエピタキシャル層の上に逆導電型の第２のエ
ピタキシャル層を形成する工程と、 前記第２のエピタキシャル層表面に他方導電型トランジ
スタの逆導電型のコレクタ低抵抗領域と前記ダイオード
素子の逆導電型の導出領域とを形成する工程と、 前記第１と第２のエピタキシャル層を分離して少なくと
も第１、第２、及び第３の島領域を形成する工程と、 前記第１の島領域に一導電型のベース領域と逆導電型の
エミッタ領域を形成して前記第１の島領域をコレクタと
する他方導電型トランジスタを形成する工程と、 前記第２の島領域の前記コレクタ導出領域で囲まれた領
域に一導電型のエミッタ領域を形成し、前記コレクタ導
出領域で囲まれた領域をベースとする一方導電型トラン
ジスタを構成する工程と、 前記第３の島領域のアノード導出領域で囲まれた逆導電
型の領域に逆導電型のカソードコンタクト領域を形成
し、前記囲まれた領域をカソードとするダイオードを形
成する工程と、を具備することを特徴とする半導体集積
回路の製造方法。 - 【請求項４】 前記第２の島領域のエミッタ領域の形成
と前記第３の島領域のアノード領域とを同時に形成する
ことを特徴とする請求項３記載の半導体集積回路の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28408695A JP3306273B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路とその製造方法 |
| US08/742,184 US5798560A (en) | 1995-10-31 | 1996-10-30 | Semiconductor integrated circuit having a spark killer diode |
| KR1019960050255A KR100208632B1 (ko) | 1995-10-31 | 1996-10-30 | 반도체 집적 회로 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28408695A JP3306273B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129741A true JPH09129741A (ja) | 1997-05-16 |
| JP3306273B2 JP3306273B2 (ja) | 2002-07-24 |
Family
ID=17674070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28408695A Expired - Fee Related JP3306273B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5798560A (ja) |
| JP (1) | JP3306273B2 (ja) |
| KR (1) | KR100208632B1 (ja) |
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| JP2009049317A (ja) * | 2007-08-22 | 2009-03-05 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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| CN102386121B (zh) * | 2010-09-01 | 2014-11-05 | 无锡华润上华半导体有限公司 | 半导体器件和半导体埋层的制造方法 |
| US8415763B2 (en) * | 2011-03-31 | 2013-04-09 | International Business Machines Corporation | Tunable semiconductor device |
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