JP2002198436A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 出力トランジスタ保護に適したスパークキラ
ーダイオードを内蔵した半導体集積回路装置において、
基板への漏れ電流を低減し、順方向電流能力を大幅に向
上させるダイオード素子を効率よく、集積化することを
目的とする。 【解決手段】 この半導体集積回路装置では、基板２４
上に２層のエピタキシャル層２５、２６を積層し、これ
らをＰ＋型の分離領域２７により３つの島領域２８、２
９、３０に電気的に分離する。この第１の島領域２８に
ダイオード素子２１を形成するが、Ｎ＋型のカソード導
出領域５４に重畳してＮ＋型ウェル領域３９を形成す
る。そのことで、ＰＮ接合のＮ型領域の抵抗値が下がる
ことにより順方向電圧（ＶBEF）が低減し、順方向にお
ける電流（Ｉｆ）能力を大幅に向上させることができ
る。
ーダイオードを内蔵した半導体集積回路装置において、
基板への漏れ電流を低減し、順方向電流能力を大幅に向
上させるダイオード素子を効率よく、集積化することを
目的とする。 【解決手段】 この半導体集積回路装置では、基板２４
上に２層のエピタキシャル層２５、２６を積層し、これ
らをＰ＋型の分離領域２７により３つの島領域２８、２
９、３０に電気的に分離する。この第１の島領域２８に
ダイオード素子２１を形成するが、Ｎ＋型のカソード導
出領域５４に重畳してＮ＋型ウェル領域３９を形成す
る。そのことで、ＰＮ接合のＮ型領域の抵抗値が下がる
ことにより順方向電圧（ＶBEF）が低減し、順方向にお
ける電流（Ｉｆ）能力を大幅に向上させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、出力トランジスタ
保護に適したスパークキラーダイオードを内蔵した半導
体集積回路装置に関する。
保護に適したスパークキラーダイオードを内蔵した半導
体集積回路装置に関する。
【０００２】
【従来の技術】例えば、３相モータドライバは、図１１
のように直流電源ＶＣＣ、ＧＮＤ間に直列接続されたト
ランジスタ（Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４、Ｔｒ５
―Ｔｒ６）が並列接続され、Ｔｒ１―Ｔｒ２、Ｔｒ３―
Ｔｒ４およびＴｒ５―Ｔｒ６の間から取り出された出力
端子をモータＭに接続した回路構成を採用する。
のように直流電源ＶＣＣ、ＧＮＤ間に直列接続されたト
ランジスタ（Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４、Ｔｒ５
―Ｔｒ６）が並列接続され、Ｔｒ１―Ｔｒ２、Ｔｒ３―
Ｔｒ４およびＴｒ５―Ｔｒ６の間から取り出された出力
端子をモータＭに接続した回路構成を採用する。
【０００３】このように負荷が誘導性負荷の場合、モー
タの回転／停止に伴う正／逆方向の起電力が発生する。
従来は、ＩＣ化された直列接続トランジスタのコレクタ
・エミッタ間に保護ダイオードを接続し、前記逆方向起
電力によって出力端子がＧＮＤ電位より低く又はＶＣＣ
電位より高くなった際にダイオード４がＯＮする事で前
記起電力を固定電位へ逃がし、直列接続されたトランジ
スタを含むＩＣの内部を保護していた。特にダイオード
４に数Ａもの大電流を流す場合は、ダイオード４として
個別部品を用いて構成していた。
タの回転／停止に伴う正／逆方向の起電力が発生する。
従来は、ＩＣ化された直列接続トランジスタのコレクタ
・エミッタ間に保護ダイオードを接続し、前記逆方向起
電力によって出力端子がＧＮＤ電位より低く又はＶＣＣ
電位より高くなった際にダイオード４がＯＮする事で前
記起電力を固定電位へ逃がし、直列接続されたトランジ
スタを含むＩＣの内部を保護していた。特にダイオード
４に数Ａもの大電流を流す場合は、ダイオード４として
個別部品を用いて構成していた。
【０００４】ここで、ユーザ側からすれば、機器の部品
点数を減らす為にダイオード４もＩＣ化したいとの要望
もある。しかし、数Ａもの大電流を流すダイオードを集
積化すると、集積回路内で不可避的に発生する寄生トラ
ンジスタ効果によって寄生電流が流れ、無効電流が流れ
るほか最悪の場合はラッチアップに至るという危険性を
はらんでいる。
点数を減らす為にダイオード４もＩＣ化したいとの要望
もある。しかし、数Ａもの大電流を流すダイオードを集
積化すると、集積回路内で不可避的に発生する寄生トラ
ンジスタ効果によって寄生電流が流れ、無効電流が流れ
るほか最悪の場合はラッチアップに至るという危険性を
はらんでいる。
【０００５】そこで、寄生電流を防止する構造として例
えば特開平６―１００４５９号公報に記載された構造が
提案された。
えば特開平６―１００４５９号公報に記載された構造が
提案された。
【０００６】図１２を参照して、Ｐ型半導体基板１とＮ
型半導体基板２との間にＮ＋型の埋め込み層３が設けら
れ、この埋め込み層３を囲むようにＰ＋型の分離領域４
が半導体層２表面から半導体基板１まで拡散され、１つ
のアイランド５を形成している。前記埋め込み層３の上
には一部重なるようにＰ＋型の埋め込み層６が形成され
ている。このＰ＋型の埋め込み層６を囲み、半導体層２
表面からＮ＋型の埋め込み層３に到達するＮ＋型の導出
領域７が設けられ、この囲まれた領域にはＮ＋型の拡散
領域８が形成されている。更には導出領域７で囲まれた
領域において、前記拡散領域８を囲み、半導体層２から
Ｐ＋型の埋め込み層６に到達するＰ＋型の導出領域９が
設けられている。更には、前記拡散領域８にはカソード
電極１０が、Ｐ＋型の導出領域９にはアノード電極１１
が設けられ、この電極はＮ＋型の導出領域７と電気的に
接続されている。
型半導体基板２との間にＮ＋型の埋め込み層３が設けら
れ、この埋め込み層３を囲むようにＰ＋型の分離領域４
が半導体層２表面から半導体基板１まで拡散され、１つ
のアイランド５を形成している。前記埋め込み層３の上
には一部重なるようにＰ＋型の埋め込み層６が形成され
ている。このＰ＋型の埋め込み層６を囲み、半導体層２
表面からＮ＋型の埋め込み層３に到達するＮ＋型の導出
領域７が設けられ、この囲まれた領域にはＮ＋型の拡散
領域８が形成されている。更には導出領域７で囲まれた
領域において、前記拡散領域８を囲み、半導体層２から
Ｐ＋型の埋め込み層６に到達するＰ＋型の導出領域９が
設けられている。更には、前記拡散領域８にはカソード
電極１０が、Ｐ＋型の導出領域９にはアノード電極１１
が設けられ、この電極はＮ＋型の導出領域７と電気的に
接続されている。
【０００７】つまりＰ＋型の導出領域９とＰ＋型の埋め
込み層６がアノード領域、Ｎ＋型の拡散領域８と導出領
域９で囲まれたＮ型の半導体領域がカソード領域とな
り、ダイオードが構成されている。
込み層６がアノード領域、Ｎ＋型の拡散領域８と導出領
域９で囲まれたＮ型の半導体領域がカソード領域とな
り、ダイオードが構成されている。
【０００８】斯かるダイオード素子においては、Ｎ＋型
の埋め込み層３をベース、Ｐ＋型の埋め込み層６をエミ
ッタ、Ｐ型の半導体基板１やＰ＋型の分離領域４をコレ
クタとするＰＮＰ型の寄生トランジスタＴｒ２が生じる
が、アノード電極の接続によりこの寄生トランジスタＴ
ｒ２のベースとエミッタ間が同電位となるので、寄生Ｐ
ＮＰトランジスタＴｒ２がＯＮ動作することを防止でき
る。
の埋め込み層３をベース、Ｐ＋型の埋め込み層６をエミ
ッタ、Ｐ型の半導体基板１やＰ＋型の分離領域４をコレ
クタとするＰＮＰ型の寄生トランジスタＴｒ２が生じる
が、アノード電極の接続によりこの寄生トランジスタＴ
ｒ２のベースとエミッタ間が同電位となるので、寄生Ｐ
ＮＰトランジスタＴｒ２がＯＮ動作することを防止でき
る。
【０００９】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路装置では、図１１に示したように、負荷
が誘導性負荷の場合、モータの回転／停止に伴う正／逆
方向の起電力が発生するため、ＩＣ化された直列接続ト
ランジスタのコレクタ・エミッタ間に保護ダイオードを
接続し、前記逆方向起電力によって出力端子がＧＮＤ電
位より低く又はＶＣＣ電位より高くなった際にダイオー
ド４がＯＮする事で前記起電力を固定電位へ逃がし、直
列接続されたトランジスタを含むＩＣの内部を保護して
いた。特にダイオード４に数Ａもの大電流を流す場合
は、ダイオード４として個別部品を用いて構成してい
た。
半導体集積回路装置では、図１１に示したように、負荷
が誘導性負荷の場合、モータの回転／停止に伴う正／逆
方向の起電力が発生するため、ＩＣ化された直列接続ト
ランジスタのコレクタ・エミッタ間に保護ダイオードを
接続し、前記逆方向起電力によって出力端子がＧＮＤ電
位より低く又はＶＣＣ電位より高くなった際にダイオー
ド４がＯＮする事で前記起電力を固定電位へ逃がし、直
列接続されたトランジスタを含むＩＣの内部を保護して
いた。特にダイオード４に数Ａもの大電流を流す場合
は、ダイオード４として個別部品を用いて構成してい
た。
【００１０】そして、機器の部品点数を減らす為にダイ
オード４もＩＣ化したいとの要望等により、数Ａもの大
電流を流すダイオードを集積化したが、集積回路内で不
可避的に発生する寄生トランジスタ効果によって寄生電
流が流れ、無効電流が流れる等の問題より、図１２に示
すようなダイオードをＩＣの内部に取り入れた構造とし
た。
オード４もＩＣ化したいとの要望等により、数Ａもの大
電流を流すダイオードを集積化したが、集積回路内で不
可避的に発生する寄生トランジスタ効果によって寄生電
流が流れ、無効電流が流れる等の問題より、図１２に示
すようなダイオードをＩＣの内部に取り入れた構造とし
た。
【００１１】しかし、ここで、図１２に示す構造におい
て、ダイオードをＩＣの内部に取り入れることはできた
が、基板１への漏れ電流を完全に防止することは不可能
であるという課題が生じた。
て、ダイオードをＩＣの内部に取り入れることはできた
が、基板１への漏れ電流を完全に防止することは不可能
であるという課題が生じた。
【００１２】
【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、一導電タイプの縦型トランジスタと、
逆導電タイプの縦型トランジスタと、及びダイオード素
子とを共通基板上に集積化した半導体集積回路装置であ
って、一導電型の半導体基板と、該基板表面に積層した
逆導電型の第１および第２のエピタキシャル層と、該第
１および第２のエピタキシャル層を分離して島領域を形
成する一導電型の分離領域と、前記基板と前記第１のエ
ピタキシャル層との間に形成される逆導電型の埋め込み
層と、前記第１および第２のエピタキシャル層を分離し
て第１、第２および第３の島領域を形成する一導電型の
分離領域と、前記第１の島領域に形成される前記ダイオ
ード素子の逆導電型および一導電型のアノード導出領域
および逆導電型のカソード導出領域と、前記第２の島領
域に形成される前記一導電タイプの縦型トランジスタの
コレクタ導出領域、エミッタ領域およびベース導出領域
と、前記第３の島領域に形成される前記逆導電タイプの
トランジスタのコレクタ導出領域、エミッタ領域および
ベース領域とを備え、前記第１の島領域の前記逆導電型
のカソード導出領域と重畳して形成される逆導電型のウ
ェル領域を有することを特徴とする。
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、一導電タイプの縦型トランジスタと、
逆導電タイプの縦型トランジスタと、及びダイオード素
子とを共通基板上に集積化した半導体集積回路装置であ
って、一導電型の半導体基板と、該基板表面に積層した
逆導電型の第１および第２のエピタキシャル層と、該第
１および第２のエピタキシャル層を分離して島領域を形
成する一導電型の分離領域と、前記基板と前記第１のエ
ピタキシャル層との間に形成される逆導電型の埋め込み
層と、前記第１および第２のエピタキシャル層を分離し
て第１、第２および第３の島領域を形成する一導電型の
分離領域と、前記第１の島領域に形成される前記ダイオ
ード素子の逆導電型および一導電型のアノード導出領域
および逆導電型のカソード導出領域と、前記第２の島領
域に形成される前記一導電タイプの縦型トランジスタの
コレクタ導出領域、エミッタ領域およびベース導出領域
と、前記第３の島領域に形成される前記逆導電タイプの
トランジスタのコレクタ導出領域、エミッタ領域および
ベース領域とを備え、前記第１の島領域の前記逆導電型
のカソード導出領域と重畳して形成される逆導電型のウ
ェル領域を有することを特徴とする。
【００１３】本発明の半導体集積回路装置は、好適に
は、前記ダイオード素子の前記逆導電型のカソード導出
領域と重畳して前記逆導電型のウェル領域を形成するこ
とに特徴を有する。そのことにより、ＰＮ接合のＮ型領
域の抵抗値が下がることにより順方向電圧（ＶBEF）が
低減することで、順方向における電流（Ｉｆ）能力を大
幅に向上させる半導体集積回路装置を得ることができ
る。
は、前記ダイオード素子の前記逆導電型のカソード導出
領域と重畳して前記逆導電型のウェル領域を形成するこ
とに特徴を有する。そのことにより、ＰＮ接合のＮ型領
域の抵抗値が下がることにより順方向電圧（ＶBEF）が
低減することで、順方向における電流（Ｉｆ）能力を大
幅に向上させる半導体集積回路装置を得ることができ
る。
【００１４】上記した課題を解決するために、本発明の
半導体集積回路装置の製造方法では、同一の半導体基板
上に、ダイオード素子、一導電タイプの縦型トランジス
タ、および、逆導電タイプの縦型トランジスタとを形成
する半導体集積回路装置の製造方法において、一導電型
の半導体基板を準備する工程と、該基板に不純物を拡散
させ、前記ダイオード素子、前記一導電タイプの縦型ト
ランジスタ、および、前記逆導電タイプの縦型トランジ
スタ形成領域にそれぞれ埋め込み層を形成する工程と、
前記基板上に逆導電型の第１のエピタキシャル層を積層
する工程と、該第１のエピタキシャル層上に不純物を拡
散し、前記ダイオード素子、前記一導電タイプの縦型ト
ランジスタ、および、前記逆導電タイプの縦型トランジ
スタ形成領域にそれぞれ埋め込み層を形成する工程と、
前記第１のエピタキシャル層上に第２のエピタキシャル
層を積層する工程と、該第２のエピタキシャル層上に不
純物を拡散し、前記ダイオード素子および前記一導電タ
イプの縦型トランジスタ形成領域に逆導電型のウェル領
域を同時に形成する工程を有することを特徴とする。
半導体集積回路装置の製造方法では、同一の半導体基板
上に、ダイオード素子、一導電タイプの縦型トランジス
タ、および、逆導電タイプの縦型トランジスタとを形成
する半導体集積回路装置の製造方法において、一導電型
の半導体基板を準備する工程と、該基板に不純物を拡散
させ、前記ダイオード素子、前記一導電タイプの縦型ト
ランジスタ、および、前記逆導電タイプの縦型トランジ
スタ形成領域にそれぞれ埋め込み層を形成する工程と、
前記基板上に逆導電型の第１のエピタキシャル層を積層
する工程と、該第１のエピタキシャル層上に不純物を拡
散し、前記ダイオード素子、前記一導電タイプの縦型ト
ランジスタ、および、前記逆導電タイプの縦型トランジ
スタ形成領域にそれぞれ埋め込み層を形成する工程と、
前記第１のエピタキシャル層上に第２のエピタキシャル
層を積層する工程と、該第２のエピタキシャル層上に不
純物を拡散し、前記ダイオード素子および前記一導電タ
イプの縦型トランジスタ形成領域に逆導電型のウェル領
域を同時に形成する工程を有することを特徴とする。
【００１５】本発明の半導体集積回路装置の製造方法
は、好適には、前記ダイオード素子および前記一導電タ
イプの縦型トランジスタ形成領域に逆導電型のウェル領
域を同時に形成することで、本発明の半導体集積回路装
置の構造を容易に形成することができる。
は、好適には、前記ダイオード素子および前記一導電タ
イプの縦型トランジスタ形成領域に逆導電型のウェル領
域を同時に形成することで、本発明の半導体集積回路装
置の構造を容易に形成することができる。
【００１６】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１７】図１は、ダイオード素子２１、縦型ＰＮＰ
トランジスタ２２およびＮＰＮトランジスタ２３とを組
み込んだ半導体集積回路装置の断面図である。
トランジスタ２２およびＮＰＮトランジスタ２３とを組
み込んだ半導体集積回路装置の断面図である。
【００１８】Ｐ型の単結晶シリコン基板２４上には、厚
さ２〜１０μｍの第１のエピタキシャル層２５および厚
さ８〜１０μｍの第２のエピタキシャル層２６が、２層
の合計膜厚が８〜１６μｍ程度になるように形成されて
いる。そして、基板２４と第１および第２のエピタキシ
ャル層２５、２６は、それらを貫通するＰ＋型分離領域
２７によってダイオード素子２１を形成する第１の島領
域２８、縦型ＰＮＰトランジスタ２２を形成する第２の
島領域２９およびＮＰＮトランジスタ２３を形成する第
３の島領域３０が電気的に分離され、形成されている。
さ２〜１０μｍの第１のエピタキシャル層２５および厚
さ８〜１０μｍの第２のエピタキシャル層２６が、２層
の合計膜厚が８〜１６μｍ程度になるように形成されて
いる。そして、基板２４と第１および第２のエピタキシ
ャル層２５、２６は、それらを貫通するＰ＋型分離領域
２７によってダイオード素子２１を形成する第１の島領
域２８、縦型ＰＮＰトランジスタ２２を形成する第２の
島領域２９およびＮＰＮトランジスタ２３を形成する第
３の島領域３０が電気的に分離され、形成されている。
【００１９】この分離領域２７は、基板２４表面から上
下方向に拡散した第１の分離領域３１と、第１および第
２エピタキシャル層２５、２６の境界から上下方向に拡
散した第２の分離領域３２と、第２エピタキシャル層２
６表面から形成した第３の分離領域３３から成り、３者
が連結することで第１および第２のエピタキシャル層２
５、２６を島状に分離する。
下方向に拡散した第１の分離領域３１と、第１および第
２エピタキシャル層２５、２６の境界から上下方向に拡
散した第２の分離領域３２と、第２エピタキシャル層２
６表面から形成した第３の分離領域３３から成り、３者
が連結することで第１および第２のエピタキシャル層２
５、２６を島状に分離する。
【００２０】第１の島領域２３に形成されているダイオ
ード素子２１は、基本的に縦型ＰＮＰトランジスタ２２
と同様の構造を具備している。具体的にいうと、第１お
よび第２のエピタキシャル層２５、２６の境界部分にＰ
＋型の埋め込み層３５がアノード領域として形成されて
おり、第２のエピタキシャル層２６表面からＰ＋型の埋
め込み層３５に達するＰ＋型の拡散領域３８がアノード
導出領域として形成されている。そして、これらＰ＋型
領域に囲まれたＮ−型の第２のエピタキシャル層２６が
カソード領域として形成されることでＰＮ接合ダイオー
ドが構成されている。この時、第２のエピタキシャル層
２６にＮ＋型拡散領域３７をアノード領域として形成
し、Ｐ＋型拡散領域３８とＮ＋型拡散領域３７とを短絡
してアノード導出領域としても良い。これはＮＰＮトラ
ンジスタでいえば、ベース、コレクタ間を短絡して形成
したダイオードということになる。
ード素子２１は、基本的に縦型ＰＮＰトランジスタ２２
と同様の構造を具備している。具体的にいうと、第１お
よび第２のエピタキシャル層２５、２６の境界部分にＰ
＋型の埋め込み層３５がアノード領域として形成されて
おり、第２のエピタキシャル層２６表面からＰ＋型の埋
め込み層３５に達するＰ＋型の拡散領域３８がアノード
導出領域として形成されている。そして、これらＰ＋型
領域に囲まれたＮ−型の第２のエピタキシャル層２６が
カソード領域として形成されることでＰＮ接合ダイオー
ドが構成されている。この時、第２のエピタキシャル層
２６にＮ＋型拡散領域３７をアノード領域として形成
し、Ｐ＋型拡散領域３８とＮ＋型拡散領域３７とを短絡
してアノード導出領域としても良い。これはＮＰＮトラ
ンジスタでいえば、ベース、コレクタ間を短絡して形成
したダイオードということになる。
【００２１】本発明の半導体集積回路装置では、カソー
ド領域として形成されているＰ＋型領域に囲まれたＮ−
型の第２のエピタキシャル層２６に、Ｎ＋型ウェル領域
３９が形成されている。このＮ＋型ウェル領域３９によ
り、ＰＮ接合のＮ型領域の抵抗値が下がることにより順
方向電圧（ＶBEF）が低減することで、順方向における
電流（Ｉｆ）能力を大幅に向上させることができる。
ド領域として形成されているＰ＋型領域に囲まれたＮ−
型の第２のエピタキシャル層２６に、Ｎ＋型ウェル領域
３９が形成されている。このＮ＋型ウェル領域３９によ
り、ＰＮ接合のＮ型領域の抵抗値が下がることにより順
方向電圧（ＶBEF）が低減することで、順方向における
電流（Ｉｆ）能力を大幅に向上させることができる。
【００２２】尚、第２のエピタキシャル層２６の表面は
シリコン酸化膜によって被覆され、酸化膜に形成された
コンタクトホールを介して各種のアルミ電極が設けられ
ている。基板２４には接合分離のための接地電位ＧＮＤ
が印加されている。
シリコン酸化膜によって被覆され、酸化膜に形成された
コンタクトホールを介して各種のアルミ電極が設けられ
ている。基板２４には接合分離のための接地電位ＧＮＤ
が印加されている。
【００２３】ここで、図２（Ａ）はダイオード素子２１
の拡大断面図を表した図であり、図２（Ｂ）は寄生トラ
ンジスタを示す等価回路図である。以下、基板２４への
漏れ電流を左右する寄生トランジスタの動作について説
明する。
の拡大断面図を表した図であり、図２（Ｂ）は寄生トラ
ンジスタを示す等価回路図である。以下、基板２４への
漏れ電流を左右する寄生トランジスタの動作について説
明する。
【００２４】図２（Ａ）に示す如く、寄生ＮＰＮトラン
ジスタＴＲ１は、Ｎ＋型の第１の埋め込み層３４をコレ
クタ、Ｐ＋型の埋め込み層３５をベースおよびＮ＋ウェ
ル領域３９をエミッタとして構成されている。一方、寄
生ＰＮＰトランジスタＴＲ２は、Ｐ型の基板２４をコレ
クタ、Ｎ＋型の第１の埋め込み層３４をベース、Ｐ＋型
の埋め込み層３５をエミッタとして構成されている。
ジスタＴＲ１は、Ｎ＋型の第１の埋め込み層３４をコレ
クタ、Ｐ＋型の埋め込み層３５をベースおよびＮ＋ウェ
ル領域３９をエミッタとして構成されている。一方、寄
生ＰＮＰトランジスタＴＲ２は、Ｐ型の基板２４をコレ
クタ、Ｎ＋型の第１の埋め込み層３４をベース、Ｐ＋型
の埋め込み層３５をエミッタとして構成されている。
【００２５】図２（Ｂ）を参照にして、寄生ＮＰＮトラ
ンジスタＴＲ１のベース・コレクタはアノード電極５３
によって短絡され、同じく寄生ＰＮＰトランジスタＴＲ
２のベース・エミッタ間が短絡される。このとき、寄生
ＮＰＮトランジスタＴＲ１のベース・コレクタ間にはＰ
＋型の拡散領域３８とＰ＋型の埋め込み層３５とが持つ
抵抗成分Ｒ１が接続され、寄生ＰＮＰトランジスタＴＲ
２のベース・エミッタ間にはＮ＋型の拡散領域３７、Ｎ
＋型の第２の埋め込み層３６およびＮ＋型の第１の埋め
込み層３４とが持つ抵抗成分Ｒ２が接続される。本発明
のダイオード素子２１の構造では、寄生ＮＰＮトランジ
スタＴＲ１の抵抗成分Ｒ１の場合は、Ｐ＋型の拡散領域
３８とＰ＋型の埋め込み層３５との連結により構成され
ているため抵抗成分Ｒ１の値は極めて小さくなる。ま
た、寄生ＰＮＰトランジスタＴＲ２の抵抗成分Ｒ２の場
合も、Ｎ＋型の拡散領域３７、Ｎ＋型の第２の埋め込み
層３６およびＮ＋型の第１の埋め込み層３４との連結に
より抵抗成分Ｒ２の値は極めて小さくなる。
ンジスタＴＲ１のベース・コレクタはアノード電極５３
によって短絡され、同じく寄生ＰＮＰトランジスタＴＲ
２のベース・エミッタ間が短絡される。このとき、寄生
ＮＰＮトランジスタＴＲ１のベース・コレクタ間にはＰ
＋型の拡散領域３８とＰ＋型の埋め込み層３５とが持つ
抵抗成分Ｒ１が接続され、寄生ＰＮＰトランジスタＴＲ
２のベース・エミッタ間にはＮ＋型の拡散領域３７、Ｎ
＋型の第２の埋め込み層３６およびＮ＋型の第１の埋め
込み層３４とが持つ抵抗成分Ｒ２が接続される。本発明
のダイオード素子２１の構造では、寄生ＮＰＮトランジ
スタＴＲ１の抵抗成分Ｒ１の場合は、Ｐ＋型の拡散領域
３８とＰ＋型の埋め込み層３５との連結により構成され
ているため抵抗成分Ｒ１の値は極めて小さくなる。ま
た、寄生ＰＮＰトランジスタＴＲ２の抵抗成分Ｒ２の場
合も、Ｎ＋型の拡散領域３７、Ｎ＋型の第２の埋め込み
層３６およびＮ＋型の第１の埋め込み層３４との連結に
より抵抗成分Ｒ２の値は極めて小さくなる。
【００２６】本発明はＮ＋型ウェル領域３９の形成によ
りカソード領域の抵抗を下げることができるので、順方
向電流Ｉｆの能力を向上することができる。
りカソード領域の抵抗を下げることができるので、順方
向電流Ｉｆの能力を向上することができる。
【００２７】一方、寄生ＰＮＰトランジスタＴＲ２のベ
ース・エミッタ間に接続される抵抗成分Ｒ２の値は小さ
くできるので、寄生ＰＮＰトランジスタＴＲ２のベース
電位（Ｎ＋型の第１の埋め込み層３４の電位）をエミッ
タ電位（Ｐ＋型の埋め込み層３５の電位）より高く維持
することができる。従って、寄生ＰＮＰトランジスタＴ
Ｒ２のＯＮ動作を阻止し、基板２４への漏れ電流を小さ
く保つことが可能になる。
ース・エミッタ間に接続される抵抗成分Ｒ２の値は小さ
くできるので、寄生ＰＮＰトランジスタＴＲ２のベース
電位（Ｎ＋型の第１の埋め込み層３４の電位）をエミッ
タ電位（Ｐ＋型の埋め込み層３５の電位）より高く維持
することができる。従って、寄生ＰＮＰトランジスタＴ
Ｒ２のＯＮ動作を阻止し、基板２４への漏れ電流を小さ
く保つことが可能になる。
【００２８】その結果、上記した寄生ＰＮＰトランジス
タＴＲ２において、例えば、従来の構造では１Ａを流し
たとき基板２４への漏れ電流が１００ｍＡであったのに
対して、本発明の構造（抵抗成分Ｒ２の抵抗値を８Ωと
した場合）では２０ｍＡまで低減することができる。
タＴＲ２において、例えば、従来の構造では１Ａを流し
たとき基板２４への漏れ電流が１００ｍＡであったのに
対して、本発明の構造（抵抗成分Ｒ２の抵抗値を８Ωと
した場合）では２０ｍＡまで低減することができる。
【００２９】第２の島領域２９に形成されている縦型Ｐ
ＮＰトランジスタ２２において、第１および第２のエピ
タキシャル層２５、２６の境界部分にＰ＋型の埋め込み
層４２がコレクタ領域として形成されており、第２のエ
ピタキシャル層２６表面からＰ＋型の埋め込み層４２に
達するＰ＋型拡散領域４５がコレクタ導出領域として形
成されている。そして、これらＰ＋型領域に囲まれたＮ
−型の第２のエピタキシャル層２６にＮ＋型のウェル領
域６１がベース領域として形成されており、Ｎ＋型のウ
ェル領域６１にはＰ＋型の拡散領域４６がエミッタ領域
として、また、Ｎ＋型の拡散領域４７がベース導出領域
として形成されることで、縦型ＰＮＰトランジスタ２２
は構成されている。また、Ｐ＋型拡散領域４５を囲むよ
うにＮ＋型拡散領域４４を形成し、Ｎ＋型の第２の埋め
込み層４３を介して第１の埋め込み層２７に連結し、図
示せぬ電極により電源電位Ｖｃｃあるいはエミッタ電極
５６の電位を印加した。これはＰ＋型の拡散領域４５を
エミッタ、第２の島領域２９をベース、Ｐ＋型の分離領
域２７をコレクタとする寄生ＰＮＰトランジスタの発生
を抑制するものであり、この縦型ＰＮＰトランジスタを
大電流用途に適したＰＮＰトランジスタとすることがで
きる。
ＮＰトランジスタ２２において、第１および第２のエピ
タキシャル層２５、２６の境界部分にＰ＋型の埋め込み
層４２がコレクタ領域として形成されており、第２のエ
ピタキシャル層２６表面からＰ＋型の埋め込み層４２に
達するＰ＋型拡散領域４５がコレクタ導出領域として形
成されている。そして、これらＰ＋型領域に囲まれたＮ
−型の第２のエピタキシャル層２６にＮ＋型のウェル領
域６１がベース領域として形成されており、Ｎ＋型のウ
ェル領域６１にはＰ＋型の拡散領域４６がエミッタ領域
として、また、Ｎ＋型の拡散領域４７がベース導出領域
として形成されることで、縦型ＰＮＰトランジスタ２２
は構成されている。また、Ｐ＋型拡散領域４５を囲むよ
うにＮ＋型拡散領域４４を形成し、Ｎ＋型の第２の埋め
込み層４３を介して第１の埋め込み層２７に連結し、図
示せぬ電極により電源電位Ｖｃｃあるいはエミッタ電極
５６の電位を印加した。これはＰ＋型の拡散領域４５を
エミッタ、第２の島領域２９をベース、Ｐ＋型の分離領
域２７をコレクタとする寄生ＰＮＰトランジスタの発生
を抑制するものであり、この縦型ＰＮＰトランジスタを
大電流用途に適したＰＮＰトランジスタとすることがで
きる。
【００３０】第３の島領域に形成されているＮＰＮトラ
ンジスタ２３において、第３の島領域３０をコレクタ領
域としてＰ型の拡散領域をベース領域として、Ｎ＋型の
拡散領域をエミッタ領域として形成されていることで構
成される。そして、基板２４と第１のエピタキシャル層
２５との間に第１のＮ＋型の埋め込み層４８が、また、
第１および第２のエピタキシャル層２５、２６の境界部
分にも第２のＮ＋型の埋め込み層４９が連結して形成さ
れている。更に、Ｎ＋型の拡散領域５０をコレクタ導出
領域とし、Ｎ＋型の拡散領域５０も第２のＮ＋型の埋め
込み層４９と連結して形成されている。このように、コ
レクタ電極６０の下部に高濃度低抵抗領域を構成するこ
とによって、ＮＰＮトランジスタ２３の飽和抵抗Ｖｃｅ
（ｓａｔ）を低減する。従って、このＮＰＮトランジス
タ２３は高耐圧、大電流であり、モータドライバー等の
回路用途に適している。
ンジスタ２３において、第３の島領域３０をコレクタ領
域としてＰ型の拡散領域をベース領域として、Ｎ＋型の
拡散領域をエミッタ領域として形成されていることで構
成される。そして、基板２４と第１のエピタキシャル層
２５との間に第１のＮ＋型の埋め込み層４８が、また、
第１および第２のエピタキシャル層２５、２６の境界部
分にも第２のＮ＋型の埋め込み層４９が連結して形成さ
れている。更に、Ｎ＋型の拡散領域５０をコレクタ導出
領域とし、Ｎ＋型の拡散領域５０も第２のＮ＋型の埋め
込み層４９と連結して形成されている。このように、コ
レクタ電極６０の下部に高濃度低抵抗領域を構成するこ
とによって、ＮＰＮトランジスタ２３の飽和抵抗Ｖｃｅ
（ｓａｔ）を低減する。従って、このＮＰＮトランジス
タ２３は高耐圧、大電流であり、モータドライバー等の
回路用途に適している。
【００３１】次に、図１に示した本発明の半導体集積回
路装置の製造方法について図３〜図１０を参照にして説
明する。
路装置の製造方法について図３〜図１０を参照にして説
明する。
【００３２】先ず、図３に示すように、Ｐ−型の単結晶
シリコン基板２４を準備し、この基板２４の表面を熱酸
化して酸化膜を形成し、Ｎ＋型の第１の埋め込み層３
４、４１、４８に対応する酸化膜をホトエッチングして
選択マスクとする。そして、基板２４表面にＮ＋型埋め
込み層３４、４１、４８を形成するリン（Ｐ）を拡散す
る。
シリコン基板２４を準備し、この基板２４の表面を熱酸
化して酸化膜を形成し、Ｎ＋型の第１の埋め込み層３
４、４１、４８に対応する酸化膜をホトエッチングして
選択マスクとする。そして、基板２４表面にＮ＋型埋め
込み層３４、４１、４８を形成するリン（Ｐ）を拡散す
る。
【００３３】ここで、Ｎ＋型埋め込み層３４、４１、４
８を形成する不純物として、リン（Ｐ）以外でも、アン
チモン（Ｓｂ）やヒ素（Ａｓ）を使用しても形成するこ
とができる。
８を形成する不純物として、リン（Ｐ）以外でも、アン
チモン（Ｓｂ）やヒ素（Ａｓ）を使用しても形成するこ
とができる。
【００３４】次に、図４に示すように、Ｐ＋型の分離領
域２７の第１分離領域３１を形成するため、イオン注入
を行う。図３において選択マスクとして用いた酸化膜を
全て除去した後、公知のフォトリソグラフィ技術により
Ｐ＋型の第１の分離領域３１を形成する部分に開口部が
設けられたフォトレジスト（図示せず）を選択マスクと
して形成する。そして、Ｐ型不純物、例えば、ホウ素
（Ｂ）をイオンエネルギー１６０ｋｅＶ、導入量１．０
×１０14／ｃｍ2でイオン注入する。その後、フォトレ
ジストを除去する。
域２７の第１分離領域３１を形成するため、イオン注入
を行う。図３において選択マスクとして用いた酸化膜を
全て除去した後、公知のフォトリソグラフィ技術により
Ｐ＋型の第１の分離領域３１を形成する部分に開口部が
設けられたフォトレジスト（図示せず）を選択マスクと
して形成する。そして、Ｐ型不純物、例えば、ホウ素
（Ｂ）をイオンエネルギー１６０ｋｅＶ、導入量１．０
×１０14／ｃｍ2でイオン注入する。その後、フォトレ
ジストを除去する。
【００３５】次に、図５に示すように、酸化膜を全て除
去した後、基板２４をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２４に１１４０
℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガ
スとＨ2ガスを導入することにより、低濃度エピ（ρ=
１．２５Ω・ｃｍ）、厚さ２．０〜１０．０μｍの第１
のエピタキシャル層２５を成長させる。そして、第１の
エピタキシャル層２５の表面を熱酸化して酸化膜を形成
した後、Ｎ＋型の第２の埋め込み層３７、４３、４９に
対応する酸化膜をホトエッチングして選択マスクとす
る。そして、基板２４表面にＮ＋型埋め込み層３４、４
１、４８を形成するリン（Ｐ）を拡散する。
去した後、基板２４をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２４に１１４０
℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガ
スとＨ2ガスを導入することにより、低濃度エピ（ρ=
１．２５Ω・ｃｍ）、厚さ２．０〜１０．０μｍの第１
のエピタキシャル層２５を成長させる。そして、第１の
エピタキシャル層２５の表面を熱酸化して酸化膜を形成
した後、Ｎ＋型の第２の埋め込み層３７、４３、４９に
対応する酸化膜をホトエッチングして選択マスクとす
る。そして、基板２４表面にＮ＋型埋め込み層３４、４
１、４８を形成するリン（Ｐ）を拡散する。
【００３６】次に、図６に示すように、酸化膜を全て除
去した後、再び、第１のエピタキシャル層２５の表面を
熱酸化して酸化膜を形成し、公知のフォトリソグラフィ
技術によりＰ＋型の埋め込み層３５、４２およびＰ＋型
の第２の分離領域３９を形成する部分に開口部が設けら
れたフォトレジスト（図示せず）を選択マスクとして形
成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を
イオンエネルギー４０ｋｅＶ、導入量３．０×１０13／
ｃｍ2でイオン注入する。その後、フォトレジストを除
去する。このとき、第２のＮ＋型埋め込み層３６、４
３、４９は同時に拡散され、第１のＮ＋型埋め込み層３
４、４１、４８と連結する。
去した後、再び、第１のエピタキシャル層２５の表面を
熱酸化して酸化膜を形成し、公知のフォトリソグラフィ
技術によりＰ＋型の埋め込み層３５、４２およびＰ＋型
の第２の分離領域３９を形成する部分に開口部が設けら
れたフォトレジスト（図示せず）を選択マスクとして形
成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を
イオンエネルギー４０ｋｅＶ、導入量３．０×１０13／
ｃｍ2でイオン注入する。その後、フォトレジストを除
去する。このとき、第２のＮ＋型埋め込み層３６、４
３、４９は同時に拡散され、第１のＮ＋型埋め込み層３
４、４１、４８と連結する。
【００３７】次に、図７に示すように、酸化膜を全て除
去した後、基板２４をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２４に１１４０
℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガ
スとＨ2ガスを導入することにより、低濃度エピ（ρ=
１．２５Ω・ｃｍ）、厚さ８．０〜１０．０μｍの第２
のエピタキシャル層２６を第１のエピタキシャル層２５
上に成長させる。そして、第２のエピタキシャル層２６
の表面を熱酸化して酸化膜を形成した後、公知のフォト
リソグラフィ技術によりＮ＋型ウェル領域３９、６１を
形成する部分に開口部が設けられたフォトレジスト（図
示せず）を選択マスクとして形成する。そして、Ｎ型不
純物、例えば、リン（Ｐ）をイオンエネルギー１６０ｋ
ｅＶ、導入量１．０×１０12／ｃｍ2でイオン注入す
る。その後、フォトレジストを除去する。このとき、Ｐ
＋型の埋め込み層３５、４２およびＰ＋型の第２の分離
領域３２は同時に拡散され、それぞれ第１のＮ＋型埋め
込み層３４、４１およびＰ＋型の第１の分離領域３１と
連結する。
去した後、基板２４をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２４に１１４０
℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガ
スとＨ2ガスを導入することにより、低濃度エピ（ρ=
１．２５Ω・ｃｍ）、厚さ８．０〜１０．０μｍの第２
のエピタキシャル層２６を第１のエピタキシャル層２５
上に成長させる。そして、第２のエピタキシャル層２６
の表面を熱酸化して酸化膜を形成した後、公知のフォト
リソグラフィ技術によりＮ＋型ウェル領域３９、６１を
形成する部分に開口部が設けられたフォトレジスト（図
示せず）を選択マスクとして形成する。そして、Ｎ型不
純物、例えば、リン（Ｐ）をイオンエネルギー１６０ｋ
ｅＶ、導入量１．０×１０12／ｃｍ2でイオン注入す
る。その後、フォトレジストを除去する。このとき、Ｐ
＋型の埋め込み層３５、４２およびＰ＋型の第２の分離
領域３２は同時に拡散され、それぞれ第１のＮ＋型埋め
込み層３４、４１およびＰ＋型の第１の分離領域３１と
連結する。
【００３８】次に、図８に示すように、第２のエピタキ
シャル層２６の表面を熱酸化して酸化膜を形成し、Ｎ＋
型のコレクタ導出領域３７、４４、５０およびベース導
出領域４７に対応する酸化膜をホトエッチングして選択
マスクとする。そして、第２のエピタキシャル層２６表
面にＮ＋型埋め込み層３７、４４、５０およびベース導
出領域４７を形成するリン（Ｐ）を拡散する。
シャル層２６の表面を熱酸化して酸化膜を形成し、Ｎ＋
型のコレクタ導出領域３７、４４、５０およびベース導
出領域４７に対応する酸化膜をホトエッチングして選択
マスクとする。そして、第２のエピタキシャル層２６表
面にＮ＋型埋め込み層３７、４４、５０およびベース導
出領域４７を形成するリン（Ｐ）を拡散する。
【００３９】次に、図９に示すように、酸化膜を全て除
去した後、再び、第２のエピタキシャル層２６の表面を
熱酸化して酸化膜を形成し、公知のフォトリソグラフィ
技術によりＰ＋型の拡散領域３８、４５、Ｐ＋型のエミ
ッタ領域４６およびＰ＋型の第３の分離領域３３を形成
する部分に開口部が設けられたフォトレジスト（図示せ
ず）を選択マスクとして形成する。そして、Ｐ型不純
物、例えば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅ
Ｖ、導入量３．０×１０13／ｃｍ2でイオン注入する。
その後、フォトレジストを除去する。このとき、第２の
Ｎ＋型埋め込み層３６、４３、４９は同時に拡散され、
第１のＮ＋型埋め込み層３４、４１、４８と連結する。
このとき、Ｎ＋型の拡散領域３７、４４、５０は同時に
拡散され、それぞれ第２のＮ＋型埋め込み層３６、４
３、４９と連結する。その結果、第１の島領域２８には
ダイオード素子２１が完成し、第２の島領域２９には縦
型ＰＮＰトランジスタ２２が完成する。
去した後、再び、第２のエピタキシャル層２６の表面を
熱酸化して酸化膜を形成し、公知のフォトリソグラフィ
技術によりＰ＋型の拡散領域３８、４５、Ｐ＋型のエミ
ッタ領域４６およびＰ＋型の第３の分離領域３３を形成
する部分に開口部が設けられたフォトレジスト（図示せ
ず）を選択マスクとして形成する。そして、Ｐ型不純
物、例えば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅ
Ｖ、導入量３．０×１０13／ｃｍ2でイオン注入する。
その後、フォトレジストを除去する。このとき、第２の
Ｎ＋型埋め込み層３６、４３、４９は同時に拡散され、
第１のＮ＋型埋め込み層３４、４１、４８と連結する。
このとき、Ｎ＋型の拡散領域３７、４４、５０は同時に
拡散され、それぞれ第２のＮ＋型埋め込み層３６、４
３、４９と連結する。その結果、第１の島領域２８には
ダイオード素子２１が完成し、第２の島領域２９には縦
型ＰＮＰトランジスタ２２が完成する。
【００４０】次に、図１０に示すように、第３の島領域
３０にはＰ型のベース領域５１およびＮ＋型のエミッタ
領域５２を形成することで、ＮＰＮトランジスタ２３が
完成する。その後、図１に示すように、ダイオード素子
２１にはアノード電極５３、カソード電極５４が、縦型
ＰＮＰトランジスタ２２にはコレクタ電極５５、エミッ
タ電極５６、ベース電極５７が、ＮＰＮトランジスタ２
３にはエミッタ電極５８、ベース電極５９、コレクタ電
極６０がアルミ材料により形成されることで、外部電極
と接続される。
３０にはＰ型のベース領域５１およびＮ＋型のエミッタ
領域５２を形成することで、ＮＰＮトランジスタ２３が
完成する。その後、図１に示すように、ダイオード素子
２１にはアノード電極５３、カソード電極５４が、縦型
ＰＮＰトランジスタ２２にはコレクタ電極５５、エミッ
タ電極５６、ベース電極５７が、ＮＰＮトランジスタ２
３にはエミッタ電極５８、ベース電極５９、コレクタ電
極６０がアルミ材料により形成されることで、外部電極
と接続される。
【００４１】
【発明の効果】本発明によれば、半導体集積回路装置の
ダイオード素子において、カソード領域として形成され
ているＰ＋型領域に囲まれたＮ−型の第２のエピタキシ
ャル層に、Ｎ＋型ウェル領域が形成されている。このＮ
＋型ウェル領域により、ＰＮ接合のＮ型領域の抵抗値が
下がることにより順方向電圧（ＶBEF）が低減すること
で、順方向における電流（Ｉｆ）能力を大幅に向上させ
ることができる。
ダイオード素子において、カソード領域として形成され
ているＰ＋型領域に囲まれたＮ−型の第２のエピタキシ
ャル層に、Ｎ＋型ウェル領域が形成されている。このＮ
＋型ウェル領域により、ＰＮ接合のＮ型領域の抵抗値が
下がることにより順方向電圧（ＶBEF）が低減すること
で、順方向における電流（Ｉｆ）能力を大幅に向上させ
ることができる。
【００４２】更に、本発明によるＮ＋型ウェル領域形成
により、ダイオード素子内に形成される寄生トランジス
タＴＲ１の電流増幅率は向上し、寄生トランジスタＴＲ
２の電流増幅率は低減することができ、基板への漏れ電
流の抑制効果が高まる。その結果、出力トランジスタ保
護に適したスパークキラーダイオードを半導体集積回路
装置に集積化でき、電子機器の小型化、高密度化に寄与
することができる。
により、ダイオード素子内に形成される寄生トランジス
タＴＲ１の電流増幅率は向上し、寄生トランジスタＴＲ
２の電流増幅率は低減することができ、基板への漏れ電
流の抑制効果が高まる。その結果、出力トランジスタ保
護に適したスパークキラーダイオードを半導体集積回路
装置に集積化でき、電子機器の小型化、高密度化に寄与
することができる。
【図１】本発明の半導体集積回路装置を説明する断面図
である。
である。
【図２】本発明の図１の半導体集積回路装置のダイオー
ド素子を説明するための（Ａ）拡大断面図（Ｂ）等価回
路図である。
ド素子を説明するための（Ａ）拡大断面図（Ｂ）等価回
路図である。
【図３】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図４】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図５】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図６】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図７】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図８】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図９】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図１０】本発明の半導体集積回路装置の製造方法を説
明する断図面である。
明する断図面である。
【図１１】従来の半導体集積回路装置を説明する回路図
である。
である。
【図１２】従来の半導体集積回路装置のダイオード素子
を説明するための断面図である。
を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP04 BA25 BB05 BC02 BC05 BC08 BC90 BF03 BJ03 BJ12 BP21 BP31 5F082 AA03 AA26 BA02 BA12 BA28 BA47 BC04 BC11 EA22 FA13
Claims (4)
- 【請求項１】 ダイオード素子と、一導電タイプの縦型
トランジスタと、及び逆導電タイプの縦型トランジスタ
とを共通基板上に集積化した半導体集積回路装置であっ
て、 一導電型の半導体基板と、 該基板表面に積層されている逆導電型の第１および第２
のエピタキシャル層と、 該第１および第２のエピタキシャル層を分離して島領域
を形成している一導電型の分離領域と、 前記基板と前記第１のエピタキシャル層との間に形成さ
れている逆導電型の埋め込み層と、 前記第１および第２のエピタキシャル層を分離して第
１、第２および第３の島領域を形成している一導電型の
分離領域と、 前記第１の島領域に形成されている前記ダイオード素子
の逆導電型アノード導出領域、一導電型のアノード導出
領域および逆導電型のカソード導出領域と、 前記第２の島領域に形成されている逆導電型のウェル領
域に形成されている前記一導電タイプの縦型トランジス
タのコレクタ導出領域、エミッタ領域およびベース導出
領域と、 前記第３の島領域に形成される前記逆導電タイプのトラ
ンジスタのコレクタ導出領域、エミッタ領域およびベー
ス領域とを備え、 前記第１の島領域の前記逆導電型のカソード導出領域と
重畳して形成されている逆導電型のウェル領域を有する
ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記第１の島領域に形成されている前記
逆導電型のウェル領域と前記第２の島領域に形成されて
いる前記逆導電型のウェル領域とは、同じ拡散工程にて
形成されている拡散領域であることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項３】 同一の半導体基板上に、ダイオード素
子、一導電タイプの縦型トランジスタ、および、逆導電
タイプの縦型トランジスタとを形成する半導体集積回路
装置の製造方法において、 一導電型の半導体基板を準備する工程と、 該基板に不純物を拡散させ、前記ダイオード素子、前記
一導電タイプの縦型トランジスタ、および、前記逆導電
タイプの縦型トランジスタ形成領域にそれぞれ埋め込み
層を形成する工程と、 前記基板上に逆導電型の第１のエピタキシャル層を積層
する工程と、 該第１のエピタキシャル層上に不純物を拡散し、前記ダ
イオード素子、前記一導電タイプの縦型トランジスタ、
および、前記逆導電タイプの縦型トランジスタ形成領域
にそれぞれ埋め込み層を形成する工程と、 前記第１のエピタキシャル層上に第２のエピタキシャル
層を積層する工程と、 該第２のエピタキシャル層上に不純物を拡散し、前記ダ
イオード素子および前記一導電タイプの縦型トランジス
タ形成領域に逆導電型のウェル領域を同じ工程で形成す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 前記ダイオード素子形成領域に形成され
る前記逆導電型のウェル領域はカソード領域として形成
され、前記一導電タイプの縦型トランジスタ形成領域に
形成される前記逆導電型のウェル領域はベース領域とし
て形成されることを特徴とする請求項３記載の半導体集
積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392223A JP2002198436A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路装置およびその製造方法 |
| KR1020010082456A KR100683099B1 (ko) | 2000-12-25 | 2001-12-21 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US10/032,236 US20020079555A1 (en) | 2000-12-25 | 2001-12-21 | Semiconductor integrated circuit device and manufacturing method thereof |
| CNB011338415A CN1199276C (zh) | 2000-12-25 | 2001-12-25 | 半导体集成电路装置及其制造方法 |
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|---|---|---|---|
| JP2000392223A JP2002198436A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002198436A true JP2002198436A (ja) | 2002-07-12 |
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ID=18858244
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|---|---|---|---|
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|---|---|
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| JP (1) | JP2002198436A (ja) |
| KR (1) | KR100683099B1 (ja) |
| CN (1) | CN1199276C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005109052A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP2007266109A (ja) * | 2006-03-27 | 2007-10-11 | Mitsumi Electric Co Ltd | 半導体装置の製造方法 |
| JP2008182121A (ja) * | 2007-01-25 | 2008-08-07 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7633139B2 (en) | 2006-04-18 | 2009-12-15 | Sanyo Electric Co., Ltd. | Semiconductor diode device with lateral transistor |
| CN101945518A (zh) * | 2010-09-16 | 2011-01-12 | 张国鹏 | 一种可适应多种光源的节能调光集成电路的生产方法 |
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|---|---|---|---|---|
| JP3761162B2 (ja) * | 2002-03-27 | 2006-03-29 | ローム株式会社 | バイポーラトランジスタ及びこれを用いた半導体装置 |
| US8513087B2 (en) * | 2002-08-14 | 2013-08-20 | Advanced Analogic Technologies, Incorporated | Processes for forming isolation structures for integrated circuit devices |
| US7834421B2 (en) * | 2002-08-14 | 2010-11-16 | Advanced Analogic Technologies, Inc. | Isolated diode |
| US7939420B2 (en) * | 2002-08-14 | 2011-05-10 | Advanced Analogic Technologies, Inc. | Processes for forming isolation structures for integrated circuit devices |
| US8089129B2 (en) * | 2002-08-14 | 2012-01-03 | Advanced Analogic Technologies, Inc. | Isolated CMOS transistors |
| US7667268B2 (en) * | 2002-08-14 | 2010-02-23 | Advanced Analogic Technologies, Inc. | Isolated transistor |
| US7902630B2 (en) * | 2002-08-14 | 2011-03-08 | Advanced Analogic Technologies, Inc. | Isolated bipolar transistor |
| US7825488B2 (en) | 2006-05-31 | 2010-11-02 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
| US20080197408A1 (en) * | 2002-08-14 | 2008-08-21 | Advanced Analogic Technologies, Inc. | Isolated quasi-vertical DMOS transistor |
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- 2000-12-25 JP JP2000392223A patent/JP2002198436A/ja not_active Ceased
-
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- 2001-12-21 US US10/032,236 patent/US20020079555A1/en not_active Abandoned
- 2001-12-21 KR KR1020010082456A patent/KR100683099B1/ko not_active IP Right Cessation
- 2001-12-25 CN CNB011338415A patent/CN1199276C/zh not_active Expired - Fee Related
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| KR20020052953A (ko) | 2002-07-04 |
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