JPH11214708A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11214708A JPH11214708A JP1625598A JP1625598A JPH11214708A JP H11214708 A JPH11214708 A JP H11214708A JP 1625598 A JP1625598 A JP 1625598A JP 1625598 A JP1625598 A JP 1625598A JP H11214708 A JPH11214708 A JP H11214708A
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- anode
- conductivity type
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Abstract
(57)【要約】
【課題】 基板への漏れ電流の少ない、大電流用途のダ
イオード素子を効率よく集積化する。 【解決手段】 基板２１表面にＮ＋埋め込み層２７を形
成する。Ｎ＋埋め込み層２７に接するようにＰ＋アノー
ド埋め込み層３９を形成する。Ｎ＋埋込み層２７に連結
するＮ＋導出領域４１、アノード埋込み層３９に連結す
るアノード導出領域４０を形成する。アノード導出領域
４０とＮ＋導出領域４１との間のエピタキシャル層表面
に抵抗体４４を形成し、アノード電極から抵抗体４４を
介してアノード導出領域４０に接続するように構成す
る。
イオード素子を効率よく集積化する。 【解決手段】 基板２１表面にＮ＋埋め込み層２７を形
成する。Ｎ＋埋め込み層２７に接するようにＰ＋アノー
ド埋め込み層３９を形成する。Ｎ＋埋込み層２７に連結
するＮ＋導出領域４１、アノード埋込み層３９に連結す
るアノード導出領域４０を形成する。アノード導出領域
４０とＮ＋導出領域４１との間のエピタキシャル層表面
に抵抗体４４を形成し、アノード電極から抵抗体４４を
介してアノード導出領域４０に接続するように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、出力トランジスタ
保護に適したスパークキラーダイオードを内蔵した半導
体集積回路に関する。
保護に適したスパークキラーダイオードを内蔵した半導
体集積回路に関する。
【０００２】
【従来の技術】例えば３相モータドライバは、図７のよ
うに直流電源ＶＣＣ、ＧＮＤ間に直列接続されたトラン
ジスタ（Ｔｒ１−Ｔｒ２，Ｔｒ３−Ｔｒ４，Ｔｒ５−Ｔ
ｒ６）が並列接続され、Ｔｒ１−Ｔｒ２，Ｔｒ３−Ｔｒ
４およびＴｒ５−Ｔｒ６の間から取り出された出力端子
をモータＭに接続した回路構成を具備する。
うに直流電源ＶＣＣ、ＧＮＤ間に直列接続されたトラン
ジスタ（Ｔｒ１−Ｔｒ２，Ｔｒ３−Ｔｒ４，Ｔｒ５−Ｔ
ｒ６）が並列接続され、Ｔｒ１−Ｔｒ２，Ｔｒ３−Ｔｒ
４およびＴｒ５−Ｔｒ６の間から取り出された出力端子
をモータＭに接続した回路構成を具備する。
【０００３】このように負荷が誘導性負荷の場合、モー
タの回転／停止に伴う正／逆方向の起電力が発生する。
従来は、ＩＣ化された直列接続トランジスタのコレクタ
・エミッタ間に保護ダイオードを接続し、前記逆方向起
電力によって出力端子３がＧＮＤ電位より低く又はＶＣ
Ｃ電位より高くなった際にダイオード４がＯＮする事で
前記起電力を固定電位へ逃がし、直列接続されたトラン
ジスタを含むＩＣの内部を保護していた。特にダイオー
ド４に数Ａもの大電流を流す場合は、ダイオード４とし
て個別部品を用いて構成していた。
タの回転／停止に伴う正／逆方向の起電力が発生する。
従来は、ＩＣ化された直列接続トランジスタのコレクタ
・エミッタ間に保護ダイオードを接続し、前記逆方向起
電力によって出力端子３がＧＮＤ電位より低く又はＶＣ
Ｃ電位より高くなった際にダイオード４がＯＮする事で
前記起電力を固定電位へ逃がし、直列接続されたトラン
ジスタを含むＩＣの内部を保護していた。特にダイオー
ド４に数Ａもの大電流を流す場合は、ダイオード４とし
て個別部品を用いて構成していた。
【０００４】ところで、ユーザ側からすれば、機器の部
品点数を減らす為にダイオード４もＩＣ化したいのは当
然の要求である。しかし、数Ａもの大電流を流すダイオ
ードを集積化すると、集積回路内で不可避的に発生する
寄生トランジスタ効果によって寄生電流が流れ、無効電
流が増えるほか最悪の場合はラッチアップに至るという
危険性をはらんでいる。
品点数を減らす為にダイオード４もＩＣ化したいのは当
然の要求である。しかし、数Ａもの大電流を流すダイオ
ードを集積化すると、集積回路内で不可避的に発生する
寄生トランジスタ効果によって寄生電流が流れ、無効電
流が増えるほか最悪の場合はラッチアップに至るという
危険性をはらんでいる。
【０００５】そこで、寄生電流を防止する構造として例
えば特開平６−１００４５９号公報に記載された構造が
発案された。図８を参照して、Ｐ型半導体基板１とＮ型
半導体層２との間にＮ＋型の埋込み層３が設けられ、こ
の埋込み層３を囲むようにＰ＋型の分離領域４が半導体
層２表面から半導体基板１まで拡散され、１つのアイラ
ンド５を形成している。更に前記埋込み層３の上には一
部重なるようにＰ＋型の埋込み層６が形成されている。
このＰ＋型の埋込み層６を囲み、半導体層２表面からＮ
＋型の埋込み層３に到達するＮ＋型の導出領域７が設け
られ、この囲まれた領域にはＮ＋型の拡散領域８が形成
されている。更には導出領域７で囲まれた領域に於い
て、前記拡散領域８を囲み、半導体層２からＰ＋型の埋
込み層６に到達するＰ＋型の導出領域９が設けられてい
る。更には、前記拡散領域８にはカソード電極１０が、
Ｐ＋型の導出領域９にはアノード電極１１が設けられ、
この電極はＮ＋型の導出領域７と電気的に接続されてい
る。
えば特開平６−１００４５９号公報に記載された構造が
発案された。図８を参照して、Ｐ型半導体基板１とＮ型
半導体層２との間にＮ＋型の埋込み層３が設けられ、こ
の埋込み層３を囲むようにＰ＋型の分離領域４が半導体
層２表面から半導体基板１まで拡散され、１つのアイラ
ンド５を形成している。更に前記埋込み層３の上には一
部重なるようにＰ＋型の埋込み層６が形成されている。
このＰ＋型の埋込み層６を囲み、半導体層２表面からＮ
＋型の埋込み層３に到達するＮ＋型の導出領域７が設け
られ、この囲まれた領域にはＮ＋型の拡散領域８が形成
されている。更には導出領域７で囲まれた領域に於い
て、前記拡散領域８を囲み、半導体層２からＰ＋型の埋
込み層６に到達するＰ＋型の導出領域９が設けられてい
る。更には、前記拡散領域８にはカソード電極１０が、
Ｐ＋型の導出領域９にはアノード電極１１が設けられ、
この電極はＮ＋型の導出領域７と電気的に接続されてい
る。
【０００６】つまりＰ＋型の導出領域９とＰ＋埋込み層
６がアノード領域、Ｎ＋型の拡散領域８と導出領域９で
囲まれたＮ型の半導体領域がカソード領域となり、ダイ
オードが構成されている。
６がアノード領域、Ｎ＋型の拡散領域８と導出領域９で
囲まれたＮ型の半導体領域がカソード領域となり、ダイ
オードが構成されている。
【０００７】
【発明が解決しようとする課題】しかしながら、図８に
示したダイオード素子ですら、基板１への漏れ電流を完
全に防止することは不可能であることが明らかになっ
た。同図を参照して、基板１への漏れ電流の発生を説明
する。ダイオードがＯＮ状態にあるとき、この素子では
不可避的に発生する寄生ＮＰＮトランジスタＴＲ１がＯ
Ｎ状態になってアノード・カソード間に順方向電流が流
れる。この電流値が数Ａにも達する時、寄生ＮＰＮトラ
ンジスタＴＲ１は飽和状態に突入し、ベースの電位が上
昇する。寄生ＮＰＮトランジスタのベース電位が上昇す
ることは、アノード埋め込み層６の電位が上昇すること
を意味し、この上昇によってアノード埋め込み層６とＮ
＋埋め込み層３とのＰＮ接合がＯＮ状態となる。する
と、これも不可避的に発生する寄生ＰＮＰトランジスタ
ＴＲ２のベース・エミッタ接合がＯＮし、基板１をコレ
クタとする寄生ＰＮＰトランジスタＴＲ２のコレクタ電
流によって基板１に漏れ電流が発生するのである。
示したダイオード素子ですら、基板１への漏れ電流を完
全に防止することは不可能であることが明らかになっ
た。同図を参照して、基板１への漏れ電流の発生を説明
する。ダイオードがＯＮ状態にあるとき、この素子では
不可避的に発生する寄生ＮＰＮトランジスタＴＲ１がＯ
Ｎ状態になってアノード・カソード間に順方向電流が流
れる。この電流値が数Ａにも達する時、寄生ＮＰＮトラ
ンジスタＴＲ１は飽和状態に突入し、ベースの電位が上
昇する。寄生ＮＰＮトランジスタのベース電位が上昇す
ることは、アノード埋め込み層６の電位が上昇すること
を意味し、この上昇によってアノード埋め込み層６とＮ
＋埋め込み層３とのＰＮ接合がＯＮ状態となる。する
と、これも不可避的に発生する寄生ＰＮＰトランジスタ
ＴＲ２のベース・エミッタ接合がＯＮし、基板１をコレ
クタとする寄生ＰＮＰトランジスタＴＲ２のコレクタ電
流によって基板１に漏れ電流が発生するのである。
【０００８】この様な漏れ電流は、例えば、ダイオード
素子に１Ａの電流を流すと、基板１への漏れ電流が数十
ｍＡにもなることが確認された。
素子に１Ａの電流を流すと、基板１への漏れ電流が数十
ｍＡにもなることが確認された。
【０００９】
【課題を解決するための手段】本発明は上記従来の課題
に鑑み成されたもので、Ｎ＋導出領域はアノード電極に
直接接続し、Ｐ＋導出領域は抵抗体を介してアノード電
極に接続することにより、寄生トランジスタＴＲ１の飽
和動作への突入を緩和し、もって基板への漏れ電流を小
さくするように構成したものである。
に鑑み成されたもので、Ｎ＋導出領域はアノード電極に
直接接続し、Ｐ＋導出領域は抵抗体を介してアノード電
極に接続することにより、寄生トランジスタＴＲ１の飽
和動作への突入を緩和し、もって基板への漏れ電流を小
さくするように構成したものである。
【００１０】
【発明の実施の形態】以下に本発明の１実施の形態を、
図１を参照しながら詳細に説明する。この集積回路は、
共通のＰ型半導体基板２１上にＮＰＮトランジスタ２
２、縦型ＰＮＰトランジスタ２３、およびダイオード２
４を集積化した例である。Ｐ型半導体基板２１の上にＮ
型の第１と第２のエピタキシャル層２５、２６が積層さ
れている。このエピタキシャル層２５、２６は、気相成
長法によって形成されたものであり、合計膜厚が８〜１
６μｍ程度被着されている。第１のエピタキシャル層２
５と前記半導体基板２１との間には、Ｎ＋型の埋込み層
２７が設けられている。各埋め込み層２７を囲むよう
に、第１の第２のエピタキシャル層２５、２６を貫通す
るＰ＋型分離領域２８が形成されている。この分離領域
２８によって、第１と第２のエピタキシャル層２５、２
６が第１、第２、第３の島領域２９ａ、２９ｂ、２９ｃ
にＰＮ接合分離されている。
図１を参照しながら詳細に説明する。この集積回路は、
共通のＰ型半導体基板２１上にＮＰＮトランジスタ２
２、縦型ＰＮＰトランジスタ２３、およびダイオード２
４を集積化した例である。Ｐ型半導体基板２１の上にＮ
型の第１と第２のエピタキシャル層２５、２６が積層さ
れている。このエピタキシャル層２５、２６は、気相成
長法によって形成されたものであり、合計膜厚が８〜１
６μｍ程度被着されている。第１のエピタキシャル層２
５と前記半導体基板２１との間には、Ｎ＋型の埋込み層
２７が設けられている。各埋め込み層２７を囲むよう
に、第１の第２のエピタキシャル層２５、２６を貫通す
るＰ＋型分離領域２８が形成されている。この分離領域
２８によって、第１と第２のエピタキシャル層２５、２
６が第１、第２、第３の島領域２９ａ、２９ｂ、２９ｃ
にＰＮ接合分離されている。
【００１１】第１の島領域２９ａに形成したＮＰＮトラ
ンジスタ２２は、島領域２９ａをコレクタとして、Ｐ型
のベース領域３０とＮ＋型のエミッタ領域３１を形成す
ることにより構成される。そして、第２のエピタキシャ
ル層２６表面からＮ＋埋め込み層２７に達するＮ＋コレ
クタ低抵抗領域３２を設けることで、このＮＰＮトラン
ジスタの飽和抵抗を減じている。従ってこのトランジス
タは高耐圧、大電流型であり、モータドライバー等の回
路用途に適している。
ンジスタ２２は、島領域２９ａをコレクタとして、Ｐ型
のベース領域３０とＮ＋型のエミッタ領域３１を形成す
ることにより構成される。そして、第２のエピタキシャ
ル層２６表面からＮ＋埋め込み層２７に達するＮ＋コレ
クタ低抵抗領域３２を設けることで、このＮＰＮトラン
ジスタの飽和抵抗を減じている。従ってこのトランジス
タは高耐圧、大電流型であり、モータドライバー等の回
路用途に適している。
【００１２】第２の島領域２９ｂに形成した縦型ＰＮＰ
トランジスタ２３は、第１と第２のエピタキシャル層２
５、２６の境界部分にＰ＋型のコレクタ埋め込み層３３
を形成し、第２のエピタキシャル層２６表面からコレク
タ埋め込み層３３に達するＰ＋コレクタ導出領域３４を
形成し、コレクタ導出領域３４で囲まれたＮ型の領域の
表面にＰ型のエミッタ領域３５を形成し、コレクタ導出
領域３４で囲まれたＮ型の領域をベースにすることで構
成される。前記ベース領域となる箇所にＮ型のウェル領
域３６を形成して電界加速による高ｈｆｅ化とベース幅
減による高ｆｔ化、および高耐圧化（ＶCEO）を図って
も良い。また、ベースとなる箇所には電極を配置するた
めのＮ＋ベースコンタクト領域３７を配置した。更には
コレクタ導出領域３４を囲む領域に第２のエピタキシャ
ル層２６表面からＮ＋埋め込み層２７に達するＮ＋型領
域３８を形成してこれを囲み、図示せぬ電極により電源
電位ＶＣＣあるいはエミッタ領域３５の電位を印加し
た。これはコレクタ導出領域３４をエミッタ、島領域２
９ｂをベース、分離領域２８をコレクタとする寄生ＰＮ
Ｐトランジスタの発生を抑制するためであり、この縦型
ＰＮＰトランジスタを大電流用途に適したＰＮＰトラン
ジスタとすることができる。
トランジスタ２３は、第１と第２のエピタキシャル層２
５、２６の境界部分にＰ＋型のコレクタ埋め込み層３３
を形成し、第２のエピタキシャル層２６表面からコレク
タ埋め込み層３３に達するＰ＋コレクタ導出領域３４を
形成し、コレクタ導出領域３４で囲まれたＮ型の領域の
表面にＰ型のエミッタ領域３５を形成し、コレクタ導出
領域３４で囲まれたＮ型の領域をベースにすることで構
成される。前記ベース領域となる箇所にＮ型のウェル領
域３６を形成して電界加速による高ｈｆｅ化とベース幅
減による高ｆｔ化、および高耐圧化（ＶCEO）を図って
も良い。また、ベースとなる箇所には電極を配置するた
めのＮ＋ベースコンタクト領域３７を配置した。更には
コレクタ導出領域３４を囲む領域に第２のエピタキシャ
ル層２６表面からＮ＋埋め込み層２７に達するＮ＋型領
域３８を形成してこれを囲み、図示せぬ電極により電源
電位ＶＣＣあるいはエミッタ領域３５の電位を印加し
た。これはコレクタ導出領域３４をエミッタ、島領域２
９ｂをベース、分離領域２８をコレクタとする寄生ＰＮ
Ｐトランジスタの発生を抑制するためであり、この縦型
ＰＮＰトランジスタを大電流用途に適したＰＮＰトラン
ジスタとすることができる。
【００１３】第３の島領域２９ｃに形成したダイオード
２４は、基本的に縦型ＰＮＰトランジスタ２３と同様の
構造を具備する。即ち、第１と第２のエピタキシャル層
２５、２６の間にＮ＋埋め込み層２７に達するようにＰ
＋アノード埋め込み層３９を形成し、第２のエピタキシ
ャル層２６表面からアノード埋め込み層３９に達するＰ
＋アノード導出領域４０を形成し、アノード導出領域４
０で囲まれたＮ型領域をカソードとすることでＰＮ接合
ダイオードが構成される。この時、アノード導出領域４
０で囲まれたＮ型層にＰ型のアノード領域５１を形成
し、該アノード領域５１とアノード導出領域４０とを電
極で短絡して、ＰＮ接合面積を増大した構成としても良
い。これはＰＮＰトランジスタでいえば、エミッタ・コ
レクタ間を短絡して形成したダイオードということにな
る。但し前記囲まれたＮ型層にＮウェル領域３６は形成
しない。これは高濃度接合になることによるＰＮ接合の
逆方向リーク電流が増大することを防止するものであ
る。また、カソードとなる領域の表面にはＮ＋カソード
コンタクト領域５０を形成する。
２４は、基本的に縦型ＰＮＰトランジスタ２３と同様の
構造を具備する。即ち、第１と第２のエピタキシャル層
２５、２６の間にＮ＋埋め込み層２７に達するようにＰ
＋アノード埋め込み層３９を形成し、第２のエピタキシ
ャル層２６表面からアノード埋め込み層３９に達するＰ
＋アノード導出領域４０を形成し、アノード導出領域４
０で囲まれたＮ型領域をカソードとすることでＰＮ接合
ダイオードが構成される。この時、アノード導出領域４
０で囲まれたＮ型層にＰ型のアノード領域５１を形成
し、該アノード領域５１とアノード導出領域４０とを電
極で短絡して、ＰＮ接合面積を増大した構成としても良
い。これはＰＮＰトランジスタでいえば、エミッタ・コ
レクタ間を短絡して形成したダイオードということにな
る。但し前記囲まれたＮ型層にＮウェル領域３６は形成
しない。これは高濃度接合になることによるＰＮ接合の
逆方向リーク電流が増大することを防止するものであ
る。また、カソードとなる領域の表面にはＮ＋カソード
コンタクト領域５０を形成する。
【００１４】更に縦型ＰＮＰトランジスタ２３と同じ
く、アノード埋め込み層３９とアノード導出領域４０を
囲むように第２のエピタキシャル層２６表面から埋め込
み層２７に達するＮ＋型の導出領域４１が設けられ、電
極４２によってＮ＋コンタクト領域を介して電源電位Ｖ
ＣＣのような高電位側の固定電位が印加される。そし
て、Ｐ＋アノード導出領域４０とＮ＋導出領域４１との
間のＮ型領域内に、Ｐ型の抵抗領域４３からなる抵抗体
４４が形成される。抵抗領域４３の一端はアノード電極
４２によってＮ＋導出領域４１と同電位に短絡され、他
端はアノード導出領域４０に重畳してアノード導出領域
４０と同電位に接続される。尚、第２のエピタキシャル
層２６の表面はシリコン酸化膜によって被覆され、酸化
膜に穿たれたコンタクトホールを介して各種のアルミ電
極が設けられる。
く、アノード埋め込み層３９とアノード導出領域４０を
囲むように第２のエピタキシャル層２６表面から埋め込
み層２７に達するＮ＋型の導出領域４１が設けられ、電
極４２によってＮ＋コンタクト領域を介して電源電位Ｖ
ＣＣのような高電位側の固定電位が印加される。そし
て、Ｐ＋アノード導出領域４０とＮ＋導出領域４１との
間のＮ型領域内に、Ｐ型の抵抗領域４３からなる抵抗体
４４が形成される。抵抗領域４３の一端はアノード電極
４２によってＮ＋導出領域４１と同電位に短絡され、他
端はアノード導出領域４０に重畳してアノード導出領域
４０と同電位に接続される。尚、第２のエピタキシャル
層２６の表面はシリコン酸化膜によって被覆され、酸化
膜に穿たれたコンタクトホールを介して各種のアルミ電
極が設けられる。
【００１５】図２はダイオード２４を示す平面図であ
る。Ｐ＋アノード導出領域４０とＮ＋導出領域４１との
間のＮ型領域内に形成した抵抗領域４３は、抵抗体４４
の本体となる抵抗領域４３と、抵抗領域４３に電極４２
を接続するための共通領域４３'からなり、共通領域４
３'上にコンタクトホールが設けら、電極４２がコンタ
クトする。抵抗領域４３は、互いに同じ抵抗値を示すよ
うな小領域に分割され、一端がコレクタ導出領域４０に
重畳している。本実施の形態では、各々が３２Ωの抵抗
値を有する４つの抵抗領域４３を設け、これを並列接続
することで８Ωの抵抗体４４を形成した。尚、抵抗体４
４の値については適宜設定が可能であり、また、抵抗領
域４３をあらかじめ分割して配置しておけば、各々とア
ノード電極４２との接続の変更によって、例えば４本使
用から２本使用によって１６Ωに増大する、というよう
な設計変更を容易にすることができる。この時は図２の
共通領域４３'は形成せず、アノード電極４２が各々の
抵抗領域４３に接続するように設計する。
る。Ｐ＋アノード導出領域４０とＮ＋導出領域４１との
間のＮ型領域内に形成した抵抗領域４３は、抵抗体４４
の本体となる抵抗領域４３と、抵抗領域４３に電極４２
を接続するための共通領域４３'からなり、共通領域４
３'上にコンタクトホールが設けら、電極４２がコンタ
クトする。抵抗領域４３は、互いに同じ抵抗値を示すよ
うな小領域に分割され、一端がコレクタ導出領域４０に
重畳している。本実施の形態では、各々が３２Ωの抵抗
値を有する４つの抵抗領域４３を設け、これを並列接続
することで８Ωの抵抗体４４を形成した。尚、抵抗体４
４の値については適宜設定が可能であり、また、抵抗領
域４３をあらかじめ分割して配置しておけば、各々とア
ノード電極４２との接続の変更によって、例えば４本使
用から２本使用によって１６Ωに増大する、というよう
な設計変更を容易にすることができる。この時は図２の
共通領域４３'は形成せず、アノード電極４２が各々の
抵抗領域４３に接続するように設計する。
【００１６】尚、抵抗体４４は、上記のＰ型拡散領域４
３の他にも、Ｎ型拡散領域やポリシリコン抵抗体を用い
ることも可能である。図３（Ａ）は、ダイオード２４の
部分的拡大断面図、図３（Ｂ）は寄生トランジスタＴＲ
１、ＴＲ２を示す等価回路図である。寄生ＮＰＮトラン
ジスタＴＲ１は、Ｎ＋埋め込み層２７をコレクタ、Ｐ＋
アノード埋め込み層３９をベース、およびダイオード素
子２４のカソードをエミッタとして構成される。寄生Ｎ
ＰＮトランジスタＴＲ１のベース・コレクタ間に抵抗領
域４３による抵抗体４４が接続される。一方、寄生ＰＮ
ＰトランジスタＴＲ２は、Ｐ型基板２１をコレクタ、Ｎ
＋埋め込み層２７をベース、およびＰ＋アノード埋め込
み層３９をエミッタとして構成される。寄生ＰＮＰトラ
ンジスタＴＲ２のエミッタは抵抗体４４の一端および寄
生ＮＰＮトランジスタＴＲ１のベースに接続され、寄生
ＰＮＰトランジスタＴＲ２のベースはアノード電極４２
に接続され、コレクタは基板２１に接続される。基板２
１には接合分離のために接地電位ＧＮＤが印加されてい
る。
３の他にも、Ｎ型拡散領域やポリシリコン抵抗体を用い
ることも可能である。図３（Ａ）は、ダイオード２４の
部分的拡大断面図、図３（Ｂ）は寄生トランジスタＴＲ
１、ＴＲ２を示す等価回路図である。寄生ＮＰＮトラン
ジスタＴＲ１は、Ｎ＋埋め込み層２７をコレクタ、Ｐ＋
アノード埋め込み層３９をベース、およびダイオード素
子２４のカソードをエミッタとして構成される。寄生Ｎ
ＰＮトランジスタＴＲ１のベース・コレクタ間に抵抗領
域４３による抵抗体４４が接続される。一方、寄生ＰＮ
ＰトランジスタＴＲ２は、Ｐ型基板２１をコレクタ、Ｎ
＋埋め込み層２７をベース、およびＰ＋アノード埋め込
み層３９をエミッタとして構成される。寄生ＰＮＰトラ
ンジスタＴＲ２のエミッタは抵抗体４４の一端および寄
生ＮＰＮトランジスタＴＲ１のベースに接続され、寄生
ＰＮＰトランジスタＴＲ２のベースはアノード電極４２
に接続され、コレクタは基板２１に接続される。基板２
１には接合分離のために接地電位ＧＮＤが印加されてい
る。
【００１７】本発明によれば、寄生ＮＰＮトランジスタ
ＴＲ１のコレクタ・ベース間に抵抗体４４を接続するこ
とによって、寄生ＮＰＮトランジスタのコレクタ（アノ
ード）に対するベースの電位を、従来のものより低い電
位に維持することができる。これにより、寄生ＮＰＮト
ランジスタＴＲ１の飽和動作への突入を緩和する。この
ことは、基板２１への漏れ電流を一定としたときに、ダ
イオード素子２４に従来より大きな順方向電流Ｉｆを流
すことを可能にすることを意味する。例えば、ダイオー
ドの順方向電流として１Ａを流したとき、従来の構造で
は基板２１への漏れ電流が１００ｍＡであったのに対
し、本発明の構造（抵抗体４４を８Ωとした場合）では
２０ｍＡまで低減することができた。
ＴＲ１のコレクタ・ベース間に抵抗体４４を接続するこ
とによって、寄生ＮＰＮトランジスタのコレクタ（アノ
ード）に対するベースの電位を、従来のものより低い電
位に維持することができる。これにより、寄生ＮＰＮト
ランジスタＴＲ１の飽和動作への突入を緩和する。この
ことは、基板２１への漏れ電流を一定としたときに、ダ
イオード素子２４に従来より大きな順方向電流Ｉｆを流
すことを可能にすることを意味する。例えば、ダイオー
ドの順方向電流として１Ａを流したとき、従来の構造で
は基板２１への漏れ電流が１００ｍＡであったのに対
し、本発明の構造（抵抗体４４を８Ωとした場合）では
２０ｍＡまで低減することができた。
【００１８】以下に上記の構造の製造方法を、図４を参
照しながら工程順に説明する。まず図４（Ａ）を参照し
て、基板となるＰ型の単結晶シリコン半導体基板２１を
準備する。基板２１の表面を熱酸化して酸化膜を形成
し、該酸化膜の上にレジストを塗布、露光、現像し該レ
ジストパターンをマスクとして前記酸化膜をエッチング
することにより酸化膜パターンを形成する。前記レジス
トマスクの除去後、前記酸化膜パターンをマスクとして
基板２１表面にアンチモンまたは砒素を初期拡散して複
数のＮ＋埋め込み層２７を形成する。
照しながら工程順に説明する。まず図４（Ａ）を参照し
て、基板となるＰ型の単結晶シリコン半導体基板２１を
準備する。基板２１の表面を熱酸化して酸化膜を形成
し、該酸化膜の上にレジストを塗布、露光、現像し該レ
ジストパターンをマスクとして前記酸化膜をエッチング
することにより酸化膜パターンを形成する。前記レジス
トマスクの除去後、前記酸化膜パターンをマスクとして
基板２１表面にアンチモンまたは砒素を初期拡散して複
数のＮ＋埋め込み層２７を形成する。
【００１９】図４（Ｂ）を参照して、拡散に使用した酸
化膜を除去した後基板２１の上に膜厚２〜４μのＮ型の
第１のエピタキシャル層２５をエピタキシャル成長させ
る。その第１のエピタキシャル層２５の表面にボロンを
選択的に初期拡散してＰ＋型のコレクタ埋め込み層３
３、アノード埋め込み層３９、分離領域２８ａを形成
し、続いてアンチモン又はヒ素を選択的に初期拡散して
コレクタ低抵抗領域３２ａ、導出領域３８ａ、４１ａを
形成する。
化膜を除去した後基板２１の上に膜厚２〜４μのＮ型の
第１のエピタキシャル層２５をエピタキシャル成長させ
る。その第１のエピタキシャル層２５の表面にボロンを
選択的に初期拡散してＰ＋型のコレクタ埋め込み層３
３、アノード埋め込み層３９、分離領域２８ａを形成
し、続いてアンチモン又はヒ素を選択的に初期拡散して
コレクタ低抵抗領域３２ａ、導出領域３８ａ、４１ａを
形成する。
【００２０】図５（Ａ）を参照して、拡散に使用した酸
化膜を除去して第１のエピタキシャル層２５表面を露出
した後、全面に再度エピタキシャル成長法により膜厚８
〜１０μの第２のエピタキシャル層２６を形成する。続
いて第２のエピタキシャル層２６表面に選択的にリンを
初期拡散してＮ＋コレクタ導出領域３２ｂ、縦型ＰＮＰ
トランジスタ２３のＮ＋導出領域３８ｂ、およびダイオ
ード２４のＮ＋導出領域４１ｂを同時に形成する。
化膜を除去して第１のエピタキシャル層２５表面を露出
した後、全面に再度エピタキシャル成長法により膜厚８
〜１０μの第２のエピタキシャル層２６を形成する。続
いて第２のエピタキシャル層２６表面に選択的にリンを
初期拡散してＮ＋コレクタ導出領域３２ｂ、縦型ＰＮＰ
トランジスタ２３のＮ＋導出領域３８ｂ、およびダイオ
ード２４のＮ＋導出領域４１ｂを同時に形成する。
【００２１】図５（Ｂ）を参照して、第２のエピタキシ
ャル層２６表面に縦型ＰＮＰトランジスタ２３のＮウェ
ル領域３６をイオン注入により形成し、基板２１全体に
約１１００℃、３〜４時間の熱処理を加えることによ
り、Ｎ型ウェル領域３６他を熱拡散する。図６（Ａ）を
参照して、第２のエピタキシャル層２６表面からＰ＋分
離領域２８ｂを形成し、第１と第２のエピタキシャル層
２５、２６を複数の島領域２１ａ、２１ｂ、２１ｃに分
離する。同時に縦型ＰＮＰトランジスタ２３のコレクタ
導出領域３４とダイオード２４のアノード導出領域４０
を形成する。Ｎ＋埋め込み層２７の不純物濃度のピーク
は基板２１表面にあり、Ｐ＋アノード埋め込み層３９の
不純物濃度のピークは第１のエピタキシャル層２６表面
に位置する。
ャル層２６表面に縦型ＰＮＰトランジスタ２３のＮウェ
ル領域３６をイオン注入により形成し、基板２１全体に
約１１００℃、３〜４時間の熱処理を加えることによ
り、Ｎ型ウェル領域３６他を熱拡散する。図６（Ａ）を
参照して、第２のエピタキシャル層２６表面からＰ＋分
離領域２８ｂを形成し、第１と第２のエピタキシャル層
２５、２６を複数の島領域２１ａ、２１ｂ、２１ｃに分
離する。同時に縦型ＰＮＰトランジスタ２３のコレクタ
導出領域３４とダイオード２４のアノード導出領域４０
を形成する。Ｎ＋埋め込み層２７の不純物濃度のピーク
は基板２１表面にあり、Ｐ＋アノード埋め込み層３９の
不純物濃度のピークは第１のエピタキシャル層２６表面
に位置する。
【００２２】図６（Ｂ）を参照して、第２のエピタキシ
ャル層２６表面からボロンを拡散することによりＮＰＮ
トランジスタ２２のＰ型ベース領域３０と抵抗領域４３
を形成し、更にボロンをイオン注入してＰ＋型のエミッ
タ領域３１を形成し、更にリン又は砒素を拡散してカソ
ードコンタクト領域５０、ベースコンタクト領域３７、
エミッタ領域３１を形成する。尚、縦型ＰＮＰトランジ
スタ２４のエミッタ形成と同時に、ダイオードのＮ型層
表面にアノード領域５１を形成してアノード導出領域４
０と短絡しても良い。
ャル層２６表面からボロンを拡散することによりＮＰＮ
トランジスタ２２のＰ型ベース領域３０と抵抗領域４３
を形成し、更にボロンをイオン注入してＰ＋型のエミッ
タ領域３１を形成し、更にリン又は砒素を拡散してカソ
ードコンタクト領域５０、ベースコンタクト領域３７、
エミッタ領域３１を形成する。尚、縦型ＰＮＰトランジ
スタ２４のエミッタ形成と同時に、ダイオードのＮ型層
表面にアノード領域５１を形成してアノード導出領域４
０と短絡しても良い。
【００２３】その後、集積回路の回路網を構成するため
にアルミ材料による電極配線（図示せず）を形成する。
この様に、縦型ＰＮＰトランジスタ２３の工程を共用す
ることにより、ダイオード２４を効率よく組み込むこと
ができる。ところで、縦型ＰＮＰトランジスタ２３のコ
レクタ埋め込み層３３は、トランジスタの飽和電圧を低
減するために抵抗分を小さくしたいという要求がある。
一方、ダイオード２４のアノード埋め込み層３９には、
アノード埋め込み層の電位を下げるために抵抗分を大き
くしたいという要求がある。これらの要求の差は、主に
電流が流れる方向が反対であることに起因しており、そ
の為に両者を共通の製造工程にて製造した場合には、ど
ちらの特性を満足させるかによって他方の特性を満足で
きない可能性がある。
にアルミ材料による電極配線（図示せず）を形成する。
この様に、縦型ＰＮＰトランジスタ２３の工程を共用す
ることにより、ダイオード２４を効率よく組み込むこと
ができる。ところで、縦型ＰＮＰトランジスタ２３のコ
レクタ埋め込み層３３は、トランジスタの飽和電圧を低
減するために抵抗分を小さくしたいという要求がある。
一方、ダイオード２４のアノード埋め込み層３９には、
アノード埋め込み層の電位を下げるために抵抗分を大き
くしたいという要求がある。これらの要求の差は、主に
電流が流れる方向が反対であることに起因しており、そ
の為に両者を共通の製造工程にて製造した場合には、ど
ちらの特性を満足させるかによって他方の特性を満足で
きない可能性がある。
【００２４】しかし、本発明によれば、抵抗体４４によ
ってダイオード２４側の要求を満足させることができる
ので、縦型ＰＮＰトランジスタ２３側の要求に沿ってコ
レクタ埋め込み層３３のプロセス設計を行えるというメ
リットがある。
ってダイオード２４側の要求を満足させることができる
ので、縦型ＰＮＰトランジスタ２３側の要求に沿ってコ
レクタ埋め込み層３３のプロセス設計を行えるというメ
リットがある。
【００２５】
【発明の効果】以上に説明したとおり、抵抗体４４を別
途に設けることにより、寄生ＮＰＮトランジスタＴＲ１
の飽和動作への突入を緩和し、もって基板２１への漏れ
電流を低減できる効果がある。漏れ電流を低減すること
で、集積回路における誤動作、ラッチアップの防止を図
ることができる。従って出力トランジスタのスパークキ
ラーダイオードをも集積化できるので、電子機器の小型
化、高密度化に寄与できるものである。
途に設けることにより、寄生ＮＰＮトランジスタＴＲ１
の飽和動作への突入を緩和し、もって基板２１への漏れ
電流を低減できる効果がある。漏れ電流を低減すること
で、集積回路における誤動作、ラッチアップの防止を図
ることができる。従って出力トランジスタのスパークキ
ラーダイオードをも集積化できるので、電子機器の小型
化、高密度化に寄与できるものである。
【００２６】また、縦型ＰＮＰトランジスタ２３の構造
を利用できるので、工程を複雑にすることなく、集積化
できる利点を有する。更に、コレクタ埋め込み層３３と
アノード埋め込み層３９とを同時に形成しても、両者の
相反する要求を同時に満足できるものである。
を利用できるので、工程を複雑にすることなく、集積化
できる利点を有する。更に、コレクタ埋め込み層３３と
アノード埋め込み層３９とを同時に形成しても、両者の
相反する要求を同時に満足できるものである。
【図１】本発明の実施の形態を説明する為の断面図であ
る。
る。
【図２】図１の部分拡大平面図である。
【図３】図１の寄生トランジスタ動作を説明するための
図である。
図である。
【図４】本発明の製造方法を説明するための断面図であ
る。
る。
【図５】本発明の製造方法を説明するための断面図であ
る。
る。
【図６】本発明の製造方法を説明するための断面図であ
る。
る。
【図７】モータドライブ回路を説明するための回路図で
ある。
ある。
【図８】従来のダイオードを説明する為の断面図であ
る。
る。
Claims (4)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板の表面に形成した逆導電型の第１の埋め
込み層と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記埋め込み層を囲むように分離することで形成した島
領域と、 前記島領域の前記逆導電型の埋め込み層に接して埋め込
まれた、一導電型のアノード埋め込み層と、 前記島領域の表面から前記アノード埋め込み層に達する
一導電型のアノード導出領域と、 前記アノード導出領域で囲まれた逆導電型の領域の表面
に形成した逆導電型のカソードコンタクト領域と、 前記エピタキシャル層の表面から前記逆導電型の埋め込
み層に達し、前記アノード埋め込み層を囲む逆導電型の
導出領域と、 一端が前記逆導電型の導出領域に電気的に接続され、他
端が前記アノード導出領域に電気的に接続される抵抗体
とを具備し、 前記カソードコンタクト領域にカソード電極を配置し、
前記抵抗体の一端にアノード電極を配置したことを特徴
とする半導体集積回路。 - 【請求項２】 前記抵抗体は一導電型又は逆導電型の拡
散領域であることを特徴とする請求項１記載の半導体集
積回路。 - 【請求項３】 前記抵抗体は多結晶シリコン膜であるこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 同一基板上に縦型の一導電トランジスタ
と逆導電トランジスタとが一体化され、前記逆導電トラ
ンジスタのコレクタ埋め込み層と前記アノード埋め込み
層とが同じ拡散工程にて形成された拡散領域であること
を特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01625598A JP3883681B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01625598A JP3883681B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214708A true JPH11214708A (ja) | 1999-08-06 |
| JP3883681B2 JP3883681B2 (ja) | 2007-02-21 |
Family
ID=11911464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01625598A Expired - Fee Related JP3883681B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3883681B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198436A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002198542A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2008091940A (ja) * | 2007-11-19 | 2008-04-17 | Sanyo Electric Co Ltd | 寄生効果を抑止したダイオード素子を有する半導体集積回路装置 |
-
1998
- 1998-01-28 JP JP01625598A patent/JP3883681B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198436A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002198542A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2008091940A (ja) * | 2007-11-19 | 2008-04-17 | Sanyo Electric Co Ltd | 寄生効果を抑止したダイオード素子を有する半導体集積回路装置 |
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| Publication number | Publication date |
|---|---|
| JP3883681B2 (ja) | 2007-02-21 |
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