JPH0585054U - モノリシック半導体集積回路デバイス用複数導体層構造 - Google Patents

モノリシック半導体集積回路デバイス用複数導体層構造

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JPH0585054U
JPH0585054U JP754393U JP754393U JPH0585054U JP H0585054 U JPH0585054 U JP H0585054U JP 754393 U JP754393 U JP 754393U JP 754393 U JP754393 U JP 754393U JP H0585054 U JPH0585054 U JP H0585054U
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conductor layer
junction
integrated circuit
circuit device
collector
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ティム・ディー・イスベル
バーナード・ディー・ミラー
ローレンス・アール・サムプル
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 高電圧メタライゼーションをＰ−Ｎ接合から
シールドすること。 【構成】 高電圧ＰＮＰラテラルトランジスタは、下層
のＰ−Ｎ接合を覆うように形成された第１の導電層３０
を備える。第１の導電層３０の上に絶縁物３２を介して
第２の導電層３５が形成される。第２の導電層３５は高
電圧メタライゼーションであって、特に、第１の導電層
３０は高電圧メタライゼーションの下にあるＰ−Ｎ接合
を覆う。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は高いブレークダウン電圧を有するモノリシック半導体集積回路デバイ ス用の複数導体層構造に関する。
【０００２】
【従来の技術】
従来の典型な集積回路（ＩＣ）構造においては、モノリシック、接合絶縁半導 体設計が一般に用いられている。通常の処理に対しては、このようなデバイスは 動作の上限として約４０ボルトに制限されている。しかし、基本的なデバイスは 一般に１２０ボルトを超えるダイオードブレークダウン限度を有し、かつ従来の プレナーデバイスの処理は矛盾なくこのような高電圧デバイスを与えることがで きる。４０ボルトの限度が広げられれば、ＩＣ設計の現在利用できない数多くの 用とに利用できるようになる。ＩＣ電圧を制限している１つの共通の問題は接合 上を通っているメタライゼーションによって生じる周知のＰ−Ｎ接合ブレークダ ウン電圧の低下である。このメタライゼーションがバイアスされた時に、電界は 急激に接合ブレークダウンを低下させる。例えば、Ａ．Ｓ．Ｇｒｏｖｅ著の「Ｐ ＨＹＳＩＣＳ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ ＯＦ ＳＥＭＩＣＯＮＤＵＣＴ ＯＲ ＤＥＶＩＣＥＳ」（Ｊｏｈｍ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ，１９６７ ）を参照されたい。第３１１頁から始まる章がこの現象を詳述している。１００ ボルトのバイアスレベルにおいて、ダイオードブレークダウン電圧は広範囲にわ たって変化し、ＩＣ特性に重大な影響を及ぼすことがわかっている。ＩＣデバイ ス及び構成についての基本的な情報については、Ａｌａｎ Ｂ．Ｇｒｅｂｅｎｅ 著の「ＡＮＡＬＯＧ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ」 （Ｖａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎｈｏｌｄ Ｃｏｍｐａｎｙ，１９７２） が参照できる。第３８３頁から始まる「高電圧回路」についての章は、１００ボ ルトＩＣ設計を形成するために、従来のＩＣフィールドプレートを使用すること を述べている。
【０００３】
【考案が解決しようとする課題】
本考案の目的は、ＩＣ上に２層導体構造を用い、これにより高電圧メタライゼ ーションをＰ−Ｎ接合からシールドすることである。
【０００４】 本考案の別の目的は、Ｐ−Ｎ接合ブレークダウン電圧を変調する高電圧メタラ イゼーションの下で静電シールドとして機能するように、低電圧で動作するＩＣ 上に第１の導体層を用いることである。
【０００５】
【課題を解決するための手段】
これらの及び他の目的は、かなり低い電圧で動作するように設計されかつプレ ナーデバイス構造とコンパチブルである第１の導体層を用いることにより、Ｐ− Ｎ接合絶縁形モノリシックＩＣに実現される。第１の導体層は好適には導電性に ドープされた多結晶シリコンである。第１の導体層は適当な絶縁物で覆われ、第 ２の導体層は好適には通常のプレナーデバイスアルミニウムであり第１の導体層 上に付加される。第１の導体層は下層のＰ−Ｎ接合を覆うように形成され、特に 、高電圧メタライゼーションの下にあるＰ−Ｎ接合を覆う。このメタライゼーシ ョンは第２の導体層である。この構造は主に高電圧ＰＮＰラテラルトランジスタ に適するだけでなく、高電圧バーチカルＮＰＮデバイス及び高電圧抵抗にも応用 できる。実際に、高電圧で動作されるＰ−Ｎ接合は、導電性のシールド層の介在 によって上層のメタライゼーションをブレークダウン変調からシールドできる。
【０００６】
【実施例】
図１は従来のラテラルトランジスタ構造を示す図である。図２は線２−２に沿 って取られた図１の断面図である。部分１０は半導体ウエハーの一部分を表わし 、この中にＩＣが従来の周知のプレナーバイポーラ構造技術を用いて製造されて いる。典型的には、部分１０はＮ形シリコンであり、通常はＰ形基板ウエハー１ １上にエピタキシャル成長される。図示されていないが、デバイスは通常はＰ形 分離拡散領域により囲まれている。Ｎ+埋込層１２は通常は能動デバイスの下に ある。矩形の拡散１３は円形中心孔１４を有するトランジスタのコレクタを形成 している。丸いエミッタ１５はコレクタの孔の内側に位置している。メタライゼ ーション１６はエミッタ１５に重なるように形成され、半導体に抵抗性接触して いる。ここでは孔１７が、通常半導体表面を覆っているプレナー酸化物１８を介 してエッチングされている。
【０００７】 メタライゼーション１９は、酸化物１８を通してエッチングされた孔２０を介 して接触するコレクタ電極を形成している。拡散１３及び１５はＰ形であり、半 導体構造中に約３ミクロン広がっており、かつＮＰＮトランジスタのベース拡散 として識別される。およそ２．５ミクロンの深さの典型なＮＰＮトランジスタの エミッタ拡散であるＮ+領域２２は、Ｎ形エピタキシャル半導体材料１０と抵抗 性接触し、ラテラルＰＮＰトランジスタのベースとして機能する。メタライゼー ション２３は酸化物１８を通してエッチングされた孔２４によりベース電極との 抵抗性接続を与える。
【０００８】 動作について説明すると、エミッタ１５は、このエミッタ１５とコレクタ孔１ ４との間に存在する周辺Ｎ形ベース領域中に少数のキャリア（正孔）を放出する 。この少数キャリアはベースを通った後孔１４で集められ、メタライゼーション １９内の電流として現われる。
【０００９】 従来のラテラルトランジスタのプラクティスによれば、エミッタメタライゼー ション１６は能動トランジスタベース領域上に延びこれを覆うように構成される 。
【００１０】 プレナー酸化物の上のメタライゼーションがＰ−Ｎ接合を横切る場合、接合ブ レークダウン電圧が変更されることが知られている。典型的な低電圧ＰＮＰラテ ラルトランジスタにおいては、接合ブレークダウンは要因ではない。しかし、コ レクタ−ベース接合が例えば約４０ボルトを越える大きい逆電圧で動作されるべ き時は、図１及び図２の構造は問題がある。いくつかのＩＣの設計においては、 ユーザーは１２０ボルトまでの電圧でいくつかの接合を動作させることを望む。 典型的な例はよく知られているオーディオ・パワー・ドライバーＩＣであるＬＭ ３９１である。
【００１１】 高電圧接合が開発されるべきところでは、図３の構造が用いられて来た。この クラスのデバイスでは、エミッタ１５’−コレクタ１３’の間隔はコレクタによ り発生された電界ベース領域を通って達しないほど十分に大きく形成され、また コレクタ１３’はその接合がエミッタメタライゼーションの下を通らないように 形成されている。図示されていないが、図３のデバイスはコレクタ拡散１３’を 完全に覆うようにのびたコレクタメタライゼーション１９を有している。また、 所望であれば、コンタクト孔２０は接触抵抗を減らすために馬蹄形にのびること ができる。図３のＰＮＰラテラルトランジスタは高コレクタ電圧で動作するよう に形成できるが、その構成は実質的にデバイスのβつまりベース−コレクタ電流 利得をより低くするように作用する。図１のトランジスタの典型的なβは１００ 程度に高いが、１００ボルトより大きい電圧で動作するように構成された図３の デバイスのβは１０程度に低い。回路設計の点からは、この後者の数字は許容で きないほど低い。２つのこのようなＰＮＰが整合することを要求された場合には 、コレクタ拡散における出口孔が整合を低下させる。
【００１２】 以下に図面を参照して本考案について詳細に説明する。
【００１３】 図４は本考案の多重層導体構造を用いた高電圧ＰＮＰラテラルトランジスタを 示している。図５は線５−５でとられた図４の断面図である。要素の番号は図１ ないし図３と同じ要素については同じ番号が使用される。
【００１４】 ウエハー部分１０はＰ形基板ウエハー１１上に成長したエピタキシャル半導体 層を示している。能動トランジスタは抵抗性埋込層１２上に構成されている。
【００１５】 Ｐ形拡散１５’はトランジスタのエミッタを生成し、これは図１及び図２に示 すものと同様のＰ形コレクタ拡散１３により完全に囲まれている。しかし、高電 圧デバイスが所望されているので、エミッタ−コレクタ間隔は図３のものより大 きい。
【００１６】 まず孔１７及び２０が酸化物層１８中にエッチングされ、次に第１の導電層３ ０が製作中の半導体ウエハー上に形成される。好適にはこの第１の導電層は多結 晶シリコンから成り、この多結晶シリコンは周知のＣＶＤ法あるいは同等の手段 を用いて蒸着される。この第１の導電層は約０．５ミクロン厚に形成され、（蒸 着の後に）ホウ素雰囲気にさらすことによりこれを導電性にするためにホウ素で ドープされる。別に、ホウ素ドーピングは一緒に蒸着でもできる。孔１７及び２ ０が形成されたところで、第１の導電層は露出されているシリコンと抵抗性接触 する。第１の導電層は次にホトリソグラフィーによってエッチングされ、電極３ ０及び３１を形成する。これらの電極はそれぞれコレクタ拡散１３及びエミッタ １５’拡散に抵抗性接触しかつこれらを覆っている。
【００１７】 次に、第１の導電層は誘電体層３２により覆われる。これはドープされたある いはドープされない蒸着窒化物あるいは酸化物であり、あるいは酸化物が多結晶 シリコン上に成長される。この後者の場合には、誘電体層３２は電極３０及び３ １の表面上にだけ存在する。誘電体層３２は望ましくは約０．３ミクロン厚さに 形成される。次に、孔３３が通路として作用するようにホトリソグラフィーによ って直接にエミッタ接点３１上に誘電体層３２内にエッチングされる。同時に、 孔２４も拡散２２と一致してこれへのコンタクトとして機能するように層１８及 び３２中にエッチングされる。次に、通常のメタライゼーション層が通常のプレ ナーＩＣ技術に基づいて設けられ、ホトリソグラフィーによって電極２３及び３ ５を形成するためにエッチングされる。この金属は典型的には約１ミクロンの厚 さまで蒸着されたアルミニウムである。
【００１８】 電極３０は図示のように横方向に延び他の回路要素と接触する。代りに、バイ ア（図示せず）を誘電体層３２を通ってエッチングし、上側のメタライゼーショ ン層との接触を所望のところで形成するようにしてもよい。
【００１９】 コレクタ電極３０はコレクタ拡散１３と抵抗性接触をし、またコレクタ−ベー ス接合が完全に電極３０によって覆われ、ここではそれが半導体の表面に交差し ている。このように、接合上の酸化物の上を通る最も近い導体はコレクタ電位に ある。このことは、接合ブレークダウン電圧が層１０の拡散及び抵抗率により決 定されることを保障する。エミッタ金属３５がコレクタ接合上を通る所では、導 体３０はシールドとして機能し、コレクタ−ベース接合のブレークダウン電圧が エミッタ電位によって影響されることはない。
【００２０】 図６は半導体材料の分離された領域内に形成されたＰＮＰラテラルトランジス タを示している。トランジスタのエミッタ及びベースの配線が分離接合と交差す るところでは、第１の導電層は該接合をシールドし、印加されたエミッタ電圧及 びベース電圧に関係なくその高電圧ブレークダウン特性を維持するように作用す る。部分１０はシリコンウエハー表面のＮ形エピタキシャル材を表わしている。 エミッタ拡散１５’及びコレクタ拡散１３及びベース接点拡散２２は図４及び図 ５について説明されたものと同じである。このトランジスタはヘビードープされ たＰ形分離リング４０により他のＩＣ要素から分離されているＰＮ接合である。 この分離リング４０はＮ形材料の分離されたタブを形成するようにＮ形エピタキ シャル層を完全に貫通している。第１の導電層３０はコレクタ拡散１３を覆って いるだけでなく、エミッタ導体及びコレクタ導体が領域４１及び４２においてそ れの上を通る分離接合上を通るように延びている。この形式の構成は、Ｎ形材料 の分離されたタブが分離リング４０に対して高い電圧で動作しなければならない ところで有用である。このような条件の下では、ベースメタル２３は分離リング に対して高い正の電位にある。ベース導体２３はコレクタ導体３０に対して正に バイアスされ、エミッタ導体３５は通常はわずか１ボルト高い。
【００２１】 図７は２つの導体層のシステムがどのように通常のＮＰＮバーチカルＩＣバイ ポーラトランジスタに応用できるかを示している。図８は線８−８に沿って取ら れた図７の構造の断面図である。ウエハーの部分１０はＰ形基板ウエハー１１上 の通常のＮ形エピタキシャル層である。ヘビードープされたＰ形分離リングは４ ４で示されている。Ｎ形埋込層１２がこのトランジスタ構造の下にある。トラン ジスタのベースはＰ形拡散４５により形成されている。ヘビードープされたＮ形 エミッタ拡散４６はベース４５内に形成されている。エミッタ形の材料のコレク タコンタクト４７はＮ形エピタキシャル材料に抵抗性接触をする。孔が下層のシ リコン４８，４９及び５０に接触するようにプレナー酸化物１８を通してエッチ ングされ、それぞれエミッタ、ベース及びコレクタにコンタクトを与える。第１ の導体層５１は孔４９でベース４５に接触するように設けられている。この導体 層はその全周にわたってベース−エミッタ接合に重なり、かつコレクタメタルが その上を通る領域５２で分離接合を覆うように延びている。導体層５１は前述の ように第２の導体層から電気的に絶縁されるように絶縁層３２で覆われている。 第２のメタル電極５３及び５４が通常の方法で４８及び５０におけるエミッタ及 びコレクタコンタクトとして、このトランジスタに設けられ、第１の導体層５１ 及び他の要素（図示せず）と接触するようにＩＣ上を延びている。コンタクトメ タル５４は分離リング４４に対してＮ形エピタキシャルの分離されたタブと共に 高い正の電位にあるのでシールドは必要とされない。分離リング４４ではコレク タメタルが５２における分離接合上を通る。図示のコレクタメタル５４の下の第 １の導体層５１の延長された部分がこのシールドを形成する。
【００２２】 図９は本考案がいかに拡散ＩＣ抵抗に応用できるかを示している。部分１０は 、その内部にＰ形イオン注入あるいは拡散５６が形成されているＮ形エピタキシ ャル層の表面を表わしている。このような抵抗が高電圧で動作されるべきである 場合には、この抵抗は、周知の犬の骨（ｄｏｇｂｏｎｅ）のような構成で拡張端 を結合している長い狭い部分を備えることになる。端部コンタクト５７及び６０ はプレナー酸化物を介してのび、抵抗コンタクトを形成する。図示の場合には、 コンタクト５７の端部は、第１の導体層５８とオーミック接触をなす低電位端で ある。第１の導体層５８は全抵抗接合の周囲を覆うようにのびている。第２の導 体層のメタル５９は、第１の導体層５８の輪郭の内側に存在するように、図示の 抵抗の最高のつまり最も正の電位の端に限定される。抵抗接触６０はメタル５９ を抵抗要素の他端に結合する。このように、メタル５９が領域６１において抵抗 接合と交差するところでは、この接合はメタル５８によりシールドされる。図示 されていないが、抵抗構造は、しばしば高い値の抵抗に使用されるピンチ領域を 形成するために上層のＮ+層を備えている。
【図面の簡単な説明】
【図１】ラテラルトＰＮＰトンジスタの一般に使用され
る従来のＩＣ形式を示す図。
【図２】図１のトランジスタの断面図。
【図３】高電圧ラテラルトランジスタの従来のＩＣ形式
を示す図。
【図４】本考案の高電圧ラテラルＩＣトランジスタを示
す図。
【図５】図４のトランジスタの断面図。
【図６】個別の高電圧ＰＮＰラテラルＩＣトランジスタ
に適用されている本考案を示す図。
【図７】個別の高電圧ＮＰＮバーチカルＩＣトランジス
タに適用された本考案を示す図。
【図８】図７のトランジスタの断面図。
【図９】高電圧ＩＣ抵抗に適用された本考案を示す図。
【符号の説明】
１０：半導体ウエハー １１：Ｐ形基板ウエハー １２：Ｎ+埋込層 １３：拡散 １４：コレクタ １５：エミッタ １６，１９，２３：メタライゼーション １７，２０：孔 １８：プレナー酸化物 ２２：Ｎ+領域 ３０，３１：電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 7377−4Ｍ Ｈ０１Ｌ 29/72 (72)考案者 バーナード・ディー・ミラー アメリカ合衆国カリフォルニヤ州サンタ・ クララ，モーリシア 2731ビー (72)考案者 ローレンス・アール・サムプル アメリカ合衆国カリフォルニヤ州サン・ホ セ，クィムビー・ロード 4000

Claims (7)

    【実用新案登録請求の範囲】
  1. 【請求項１】 メタライゼーションラインがＰ−Ｎ接合
    と交差するように絶縁酸化物の上に形成され、これによ
    りメタライゼーションライン上の電位が前記Ｐ−Ｎ接合
    のブレークダウン電位を変更できるモノリシック半導体
    集積回路デバイスに使用する複数導体層構造において、 前記絶縁酸化物の上に配置されかつ少なくとも前記Ｐ−
    Ｎ接合の１部を覆う形状の第１の導体層、 前記第１の導体層と前記半導体の第１の部分との間に抵
    抗性接触を形成する手段、 前記第１の導体層の上に配置された絶縁被覆、 前記絶縁被覆の上に配置され、前記Ｐ−Ｎ接合の前記第
    １の導体層により覆われている部分の上を通る形状の第
    ２の導体層、及び前記第２の導体層と前記半導体の第２
    の部分との間に抵抗性接触をなし、前記第２の導体層上
    の電位が前記Ｐ−Ｎ接合のブレークダウン電圧を変更し
    ないようにする手段、 を具備するモノリシック半導体集積回路デバイス用複数
    導体層構造。
  2. 【請求項２】 前記第１の導体層が前記Ｐ−Ｎ接合の全
    体を覆うように広がっている請求項１記載のモノリシッ
    ク半導体集積回路デバイス用複数導体層構造。
  3. 【請求項３】 前記集積回路デバイスがエミッタ・ベー
    ス及びコレクタを有するラテラルＰＮＰトランジスタで
    あり、前記第１の導体層が、前記コレクタと抵抗性接触
    をなすと共に、前記第２の導体層がその上を通っている
    ベース接合に対して前記コレクタをシールドする請求項
    ２記載のモノリシック半導体集積回路デバイス用複数導
    体層構造。
  4. 【請求項４】 前記集積回路デバイスが前記ＰＮＰトラ
    ンジスタのまわりを取回む分離拡散層を備えたラテラル
    トランジスタであり、前記第１の導体層が更に、ベース
    −分離拡散層の上を通る前記第２の導体層のエミッタ及
    びベース電極の下側に延びた部分を有する請求項３記載
    のモノリシック半導体集積回路デバイス用複数導体層構
    造。
  5. 【請求項５】 前記集積回路デバイスが、コレクタ半導
    体材料内に形成されたエミッタ及びベース拡散電極を有
    するバーチカルＮＰＮトランジスタであり、前記第１の
    導体層が前記ベースと抵抗性接触し、かつベース−コレ
    クタ接合を完全に覆うように広がっている請求項２記載
    のモノリシック半導体集積回路デバイス用複数導体層構
    造。
  6. 【請求項６】 前記集積回路デバイスがヘビードープさ
    れた分離材料の周囲領域を更に備え、前記第１の導体層
    が、第２の導体層のコレクタメタライゼーションがその
    上を通っているコレクタ−分離接合を覆うように広がっ
    ている請求項５記載のモノリシック半導体集積回路デバ
    イス用複数導体層構造。
  7. 【請求項７】 前記集積回路デバイスが前記半導体の表
    面に形成された抵抗であり、前記第１の導体層が抵抗接
    合を完全に覆うように拡がりかつ前記抵抗の最低電位端
    と抵抗性接触しており、これにより前記第１の導体層
    が、前記抵抗の最高電位端に接触している第２の導体層
    から抵抗−基板接合をシールドする請求項２記載のモノ
    リシック半導体集積回路デバイス用複数導体層構造。
JP754393U 1982-09-13 1993-02-26 モノリシック半導体集積回路デバイス用複数導体層構造 Pending JPH0585054U (ja)

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