JPS6136714B2 - - Google Patents
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- JPS6136714B2 JPS6136714B2 JP53161339A JP16133978A JPS6136714B2 JP S6136714 B2 JPS6136714 B2 JP S6136714B2 JP 53161339 A JP53161339 A JP 53161339A JP 16133978 A JP16133978 A JP 16133978A JP S6136714 B2 JPS6136714 B2 JP S6136714B2
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- 239000004065 semiconductor Substances 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000011282 treatment Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002815 nickel Chemical class 0.000 description 1
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、少なくとも第１および第２のバイポ
ーラトランジスタを有する半導体本体を具え、前
記第１トランジスタのコレクタを前記第２トラン
ジスタのコレクタに接続し、前記第１トランジス
タのエミツタを前記第２トランジスタのベースス
に接続し、前記半導体本体が、多量にドープされ
た第１導電型の基板を有し、該基板よりもドープ
濃度が低く、前記の第１導電型とした第１エピタ
キシアル層を前記の基板上に設け、前記第１エピ
タキシアル層により前記第１および第２トランジ
スタのコレクタ領域を形成し、前記の第１エピタ
キシアル層上に設けられ、前記の第１導電型とは
反対の導電型である第２導電型とした第２層によ
り前記第１および第２トランジスタのベース領域
を形成し、前記の第１導電型とした、前記第１お
よび第２トランジスタの第１および第２エミツタ
領域と、前記第１導電型とし、前記の第１エミツ
タ領域から分離された表面積域とを前記の第２層
に隣接して設け、電極層により前記の第１導電型
の前記表面領域とで金属−半導体整流接点（シヨ
ツトキー接点）を形成し、前記の電極層を、絶縁
層により半導体表面から分離された金属層により
前記の第１エミツタ領域に接続した集積化ダーリ
ントン回路に関するものである。
ーラトランジスタを有する半導体本体を具え、前
記第１トランジスタのコレクタを前記第２トラン
ジスタのコレクタに接続し、前記第１トランジス
タのエミツタを前記第２トランジスタのベースス
に接続し、前記半導体本体が、多量にドープされ
た第１導電型の基板を有し、該基板よりもドープ
濃度が低く、前記の第１導電型とした第１エピタ
キシアル層を前記の基板上に設け、前記第１エピ
タキシアル層により前記第１および第２トランジ
スタのコレクタ領域を形成し、前記の第１エピタ
キシアル層上に設けられ、前記の第１導電型とは
反対の導電型である第２導電型とした第２層によ
り前記第１および第２トランジスタのベース領域
を形成し、前記の第１導電型とした、前記第１お
よび第２トランジスタの第１および第２エミツタ
領域と、前記第１導電型とし、前記の第１エミツ
タ領域から分離された表面積域とを前記の第２層
に隣接して設け、電極層により前記の第１導電型
の前記表面領域とで金属−半導体整流接点（シヨ
ツトキー接点）を形成し、前記の電極層を、絶縁
層により半導体表面から分離された金属層により
前記の第１エミツタ領域に接続した集積化ダーリ
ントン回路に関するものである。
ダーリントン増幅器の利得は大きくすることが
できるが、ダーリントン増幅器には、スイツチン
グ時間が可成り長いという欠点がある。実際に
は、２つのトランジスタの遮断時間。すなわち、
導通状態から非導通状態までの転移時間は互いに
加算され、出力トランジスタの遮断は、入力トラ
ンジスタの遮断は、入力トランジスタが導通しな
くなるまで、すなわち入力トランジスタのエミツ
タ−ベース接合の容量が完全に放電されるまで開
始しえない。
できるが、ダーリントン増幅器には、スイツチン
グ時間が可成り長いという欠点がある。実際に
は、２つのトランジスタの遮断時間。すなわち、
導通状態から非導通状態までの転移時間は互いに
加算され、出力トランジスタの遮断は、入力トラ
ンジスタの遮断は、入力トランジスタが導通しな
くなるまで、すなわち入力トランジスタのエミツ
タ−ベース接合の容量が完全に放電されるまで開
始しえない。
ダーリントン回路のスイツチング時間を改善す
るためには、入力トランジスタのエミツタ−ベー
ス接合に並列に且つ逆方向にダイオードを加え、
このダイオードにより、遮断パルスが入力トラン
ジスタに作用するのと同時にこの遮断パルスが出
力トランジスタに作用するのと同時にこの遮断パ
ルスが出力トランジスタに直接作用するというこ
とが知られている。
るためには、入力トランジスタのエミツタ−ベー
ス接合に並列に且つ逆方向にダイオードを加え、
このダイオードにより、遮断パルスが入力トラン
ジスタに作用するのと同時にこの遮断パルスが出
力トランジスタに作用するのと同時にこの遮断パ
ルスが出力トランジスタに直接作用するというこ
とが知られている。
このダイオードはダーリントン装置に加えるこ
とができ、従つてこのダイオードはダーリントン
装置と相俟つてハイブリツドアセンブリを構成し
うる。また増幅器の２つのトランジスタが形成さ
れた半導体結晶内にダイオードを集積化すること
もできる。集積化したダイオードを有する上述し
たダーリントン増幅器の一例は米国特許第
3913213号明細書に記載されている。
とができ、従つてこのダイオードはダーリントン
装置と相俟つてハイブリツドアセンブリを構成し
うる。また増幅器の２つのトランジスタが形成さ
れた半導体結晶内にダイオードを集積化すること
もできる。集積化したダイオードを有する上述し
たダーリントン増幅器の一例は米国特許第
3913213号明細書に記載されている。
この場合、前記の増幅器の一部分を構成するダ
イオードが半導体結晶のｎ型表面領域内に形成さ
れている。この表面領域は、入力トランジスタの
エミツタ領域を構成する他の表面領域と同時に拡
散により得ている。拡散後のドープ下純物の濃度
レベルはこれらの領域の表面で高く、すなわち約
1020原子／cm3としている。エミツタに関する限
り、このような濃度レベルは適しているがダイオ
ードにとつてはあまりにも高すぎ、この場合前記
のダイオードの降服電圧は、このダイオードが前
記の増幅器において満足すべき機能において満足
すべき機能に適合しない程度に低くなつてしまう
（ダイオードの接合の付近における適当な濃度レ
ベルは1016〜1017原子／cm3程度とする必要があ
る）。従つて、化学処理により、ダイオード領域
においてのみ半導体材料を数μｍの深さまで除去
し、ドープ不純物の濃度がほぼ1017原子／cm3に等
しい表面が現われるようにしている。次に、この
表面上に、或いはこの表面から出発してダイオー
ドのｐ―ｎ接合を形成している。実際には、前記
の米国特許第3913213号明細書には、前記の表面
の一部分上の金属の接点により得たシヨツトキー
バリアダイオードか、或いは前記の表面から出発
してｐ型不純物を拡散することにより得た通常の
ダイオードのいずれかを用いることが記載されて
いる。これらの双方の場合、金属接合によりダイ
オードの陽極を入力トランジスタのエミツタに結
合している。
イオードが半導体結晶のｎ型表面領域内に形成さ
れている。この表面領域は、入力トランジスタの
エミツタ領域を構成する他の表面領域と同時に拡
散により得ている。拡散後のドープ下純物の濃度
レベルはこれらの領域の表面で高く、すなわち約
1020原子／cm3としている。エミツタに関する限
り、このような濃度レベルは適しているがダイオ
ードにとつてはあまりにも高すぎ、この場合前記
のダイオードの降服電圧は、このダイオードが前
記の増幅器において満足すべき機能において満足
すべき機能に適合しない程度に低くなつてしまう
（ダイオードの接合の付近における適当な濃度レ
ベルは1016〜1017原子／cm3程度とする必要があ
る）。従つて、化学処理により、ダイオード領域
においてのみ半導体材料を数μｍの深さまで除去
し、ドープ不純物の濃度がほぼ1017原子／cm3に等
しい表面が現われるようにしている。次に、この
表面上に、或いはこの表面から出発してダイオー
ドのｐ―ｎ接合を形成している。実際には、前記
の米国特許第3913213号明細書には、前記の表面
の一部分上の金属の接点により得たシヨツトキー
バリアダイオードか、或いは前記の表面から出発
してｐ型不純物を拡散することにより得た通常の
ダイオードのいずれかを用いることが記載されて
いる。これらの双方の場合、金属接合によりダイ
オードの陽極を入力トランジスタのエミツタに結
合している。
米国特許第3913213号明細書に記載されたよう
にして製造したダイオードを有するダーリントン
アセンブリは確かにその作動に関する限り満足な
ものである。しかし、技術的には、その製造にダ
イオードを形成する為の特別な腐食処理を必要と
し、この腐食処理がこのアセンブリの製造処理を
複雑にする為、この腐食処理がダイオードの集積
化にとつて妨害となる。
にして製造したダイオードを有するダーリントン
アセンブリは確かにその作動に関する限り満足な
ものである。しかし、技術的には、その製造にダ
イオードを形成する為の特別な腐食処理を必要と
し、この腐食処理がこのアセンブリの製造処理を
複雑にする為、この腐食処理がダイオードの集積
化にとつて妨害となる。
本発明の目的は２つのダイオードに加えて、ス
イツチングを容易にするダイオードを有し、これ
ら３つの素子をモノリシツク回路に集積化し、こ
のモノリシツク回路を、追加のドープ処理或いは
腐食処理を必要とせずに製造しうるようにしたダ
ーリントン増幅器を提供せんとするにある。
イツチングを容易にするダイオードを有し、これ
ら３つの素子をモノリシツク回路に集積化し、こ
のモノリシツク回路を、追加のドープ処理或いは
腐食処理を必要とせずに製造しうるようにしたダ
ーリントン増幅器を提供せんとするにある。
本発明は、少なくとも第１および第２のバイポ
ーラトランジスタを有する半導体本体を具え、前
記第１トランジスタのコレクタを前記第２トラン
ジスタのコレクタに接続し、前記第１トランジス
タのエミツタを前記第２トランジスタのベースス
に接続し、前記半導体本体が、多量にドープされ
た第１導電型の基板を有し、該基板よりもドープ
濃度が低く、前記の第１導電型とした第１エピタ
キシアル層を前記の基板上に設け、前記第１エピ
タキシアル層により前記第１および第２トランジ
スタのコレクタ領域を形成し、前記の第１エピタ
キシアル層上に設けられ、前記の第１導電型とは
反対の導電型である第２導電型とした第２層によ
り前記第１および第２トランジスタのベース領域
を形成し、前記の第１導電型とした、前記第１お
よび第２トランジスタの第１および第２エミツタ
領域と、前記の第１導電型とし、前記の第１エミ
ツタ領域から分離された表面積域とを前記の第２
層に隣接して設け、電極層により前記の第１導電
型の前記表面領域とで金属−半導体整流接点（シ
ヨツトキー接点）を形成し、前記の電極層を、絶
縁層により半導体表面から分離された金属層によ
り前記の第１エミツタ領域に接続した集積化ダー
リントン回路において、前記の第２層をエピタキ
シアル層とし、前記の第１および第２エミツタ領
域と前記の表面領域とが第１導電型の第３エピタ
キシアル層の部分を有し、これらの部分の各々
を、前記の半導体表面から前記の第２エピタキシ
アル層まで延在し多量にドープされた第２導電型
の領域により囲み、わずかにドープされた第３エ
ピタキシアル層の一部分により囲まれ、多量にド
ープされ、半導体表面に隣接する第１接点領域を
前記第１エミツタ領域が有するようにし、わずか
にドープされた第３エピタキシアル層の一部分上
に設けられた前記電極層を囲むとともにこの電極
層から分離され、多量にドープされ、半導体表面
に隣接する第２接点領域を前記表面領域が有する
ようにし、前記の金属層を前記の電極層および前
記の第１接点領域に接続し、前記の第２接点領域
を、第１導電型の前記の表面領域を囲み多量にド
ープされた前記の領域に接続したことを特徴とす
る。
ーラトランジスタを有する半導体本体を具え、前
記第１トランジスタのコレクタを前記第２トラン
ジスタのコレクタに接続し、前記第１トランジス
タのエミツタを前記第２トランジスタのベースス
に接続し、前記半導体本体が、多量にドープされ
た第１導電型の基板を有し、該基板よりもドープ
濃度が低く、前記の第１導電型とした第１エピタ
キシアル層を前記の基板上に設け、前記第１エピ
タキシアル層により前記第１および第２トランジ
スタのコレクタ領域を形成し、前記の第１エピタ
キシアル層上に設けられ、前記の第１導電型とは
反対の導電型である第２導電型とした第２層によ
り前記第１および第２トランジスタのベース領域
を形成し、前記の第１導電型とした、前記第１お
よび第２トランジスタの第１および第２エミツタ
領域と、前記の第１導電型とし、前記の第１エミ
ツタ領域から分離された表面積域とを前記の第２
層に隣接して設け、電極層により前記の第１導電
型の前記表面領域とで金属−半導体整流接点（シ
ヨツトキー接点）を形成し、前記の電極層を、絶
縁層により半導体表面から分離された金属層によ
り前記の第１エミツタ領域に接続した集積化ダー
リントン回路において、前記の第２層をエピタキ
シアル層とし、前記の第１および第２エミツタ領
域と前記の表面領域とが第１導電型の第３エピタ
キシアル層の部分を有し、これらの部分の各々
を、前記の半導体表面から前記の第２エピタキシ
アル層まで延在し多量にドープされた第２導電型
の領域により囲み、わずかにドープされた第３エ
ピタキシアル層の一部分により囲まれ、多量にド
ープされ、半導体表面に隣接する第１接点領域を
前記第１エミツタ領域が有するようにし、わずか
にドープされた第３エピタキシアル層の一部分上
に設けられた前記電極層を囲むとともにこの電極
層から分離され、多量にドープされ、半導体表面
に隣接する第２接点領域を前記表面領域が有する
ようにし、前記の金属層を前記の電極層および前
記の第１接点領域に接続し、前記の第２接点領域
を、第１導電型の前記の表面領域を囲み多量にド
ープされた前記の領域に接続したことを特徴とす
る。
本発明によれば第３エピタキシアル層のドープ
濃度を低くした為、シヨツトキー接合を第３エピ
タキシアル層の表面上に金属接合素子の堆積によ
り既知のようにして直接形成できる。従つて、シ
ヨツトキー接合を形成するのに適したドープ条件
を生ぜしめる為の局部拡散を予め行なう必要がな
く、しかも前述したダーリントン増幅器の既知の
例のように半導体材料に溝を腐食形成する必要も
ない。
濃度を低くした為、シヨツトキー接合を第３エピ
タキシアル層の表面上に金属接合素子の堆積によ
り既知のようにして直接形成できる。従つて、シ
ヨツトキー接合を形成するのに適したドープ条件
を生ぜしめる為の局部拡散を予め行なう必要がな
く、しかも前述したダーリントン増幅器の既知の
例のように半導体材料に溝を腐食形成する必要も
ない。
本発明の一好実施例では、前記の第２接点領域
を第２導電型であり多量にドープされた前記の領
域に隣接させる。この場合、接続導体を有する金
属板により、前記の第２接点領域と、前記の多量
にドープされた領域とを半導体表面で短絡するの
が好適である。
を第２導電型であり多量にドープされた前記の領
域に隣接させる。この場合、接続導体を有する金
属板により、前記の第２接点領域と、前記の多量
にドープされた領域とを半導体表面で短絡するの
が好適である。
本発明の他の好適例では、前記の第１および第
２接点領域を、深さ、ドープ濃度および輪郭形状
においてほぼ同じとし、これらを同じ処理工程で
形成しうるようにする。
２接点領域を、深さ、ドープ濃度および輪郭形状
においてほぼ同じとし、これらを同じ処理工程で
形成しうるようにする。
本発明の他の重要な例では、前記の基板をｎ型
とし、この基板の固有抵抗を約0.015Ω−cmと
し、前記の第１エピタキシアル層をｎ型とし、こ
の第１エピタキシアル層の固有抵抗を約10Ω−cm
とし、前記の第２エピタキシアル層をｐ型とし、
この第２エピタキシアル層の固有抵抗を約６Ω−
cmとし、前記の第３エピタキシアル層をｎ型と
し、この第３エピタキシアル層の固有抵抗を約３
Ω−cmとする。この場合、シヨツトキー接点の端
縁とその囲りの第２接点領域との間の距離を10〜
50μｍの範囲内で設定するのが好適である。
とし、この基板の固有抵抗を約0.015Ω−cmと
し、前記の第１エピタキシアル層をｎ型とし、こ
の第１エピタキシアル層の固有抵抗を約10Ω−cm
とし、前記の第２エピタキシアル層をｐ型とし、
この第２エピタキシアル層の固有抵抗を約６Ω−
cmとし、前記の第３エピタキシアル層をｎ型と
し、この第３エピタキシアル層の固有抵抗を約３
Ω−cmとする。この場合、シヨツトキー接点の端
縁とその囲りの第２接点領域との間の距離を10〜
50μｍの範囲内で設定するのが好適である。
図面により本発明を説明する。
図面における寸法は実物に比例するものではな
い。
い。
第１図に示す本発明によるメサ型の各層平面構
造のモノリシツク半導体装置は珪素本体１内に造
る。この珪素本体１はその厚さ方向に、すなわ
ち、下側面１ｂから上側面、すなわち能動面１ｂ
の下方に順次に、多量にドープしたｎ型基板１０
と、ｎ型ではあるがわずかにドープした第１エピ
タキシアル層１１と、わずかにドープしたｐ型の
第２エピタキシアル層１２と、わずかにドープし
たｎ型の第３エピタキシアル層１３とを有する。
造のモノリシツク半導体装置は珪素本体１内に造
る。この珪素本体１はその厚さ方向に、すなわ
ち、下側面１ｂから上側面、すなわち能動面１ｂ
の下方に順次に、多量にドープしたｎ型基板１０
と、ｎ型ではあるがわずかにドープした第１エピ
タキシアル層１１と、わずかにドープしたｐ型の
第２エピタキシアル層１２と、わずかにドープし
たｎ型の第３エピタキシアル層１３とを有する。
また、第２エピタキシアル層１２から半導体装
置の上側面１ｂに達する壁部１６により第３エピ
タキシアル層１３を２部分１４および１５に分割
する。上記の壁部１６は多量にドープされた一体
のｐ型半導体領域を構成する。
置の上側面１ｂに達する壁部１６により第３エピ
タキシアル層１３を２部分１４および１５に分割
する。上記の壁部１６は多量にドープされた一体
のｐ型半導体領域を構成する。
また、第３エピタキシアル層１３の表面上に金
属層１７より成る金属層を設けることにより第１
部分１４内にシヨツトキーバリア型のダイオード
Ｄを形成する。例えばアルミニウムより成る上記
の金属層１７はダイオードＤの陽極を構成する。
また、上記のダイオードＤの接合Ｊの縁部からわ
ずかの距離の位置に、多量にドープしたｎ型表面
領域１８を延在させる。この表面領域１８は第１
図に示すように上記の縁部の囲りのすべてに延在
させ、第１部分１４を囲む壁部１６に隣接させる
のが好適であり、この表面領域１８はダイオード
Ｄの陰極を構成する。
属層１７より成る金属層を設けることにより第１
部分１４内にシヨツトキーバリア型のダイオード
Ｄを形成する。例えばアルミニウムより成る上記
の金属層１７はダイオードＤの陽極を構成する。
また、上記のダイオードＤの接合Ｊの縁部からわ
ずかの距離の位置に、多量にドープしたｎ型表面
領域１８を延在させる。この表面領域１８は第１
図に示すように上記の縁部の囲りのすべてに延在
させ、第１部分１４を囲む壁部１６に隣接させる
のが好適であり、この表面領域１８はダイオード
Ｄの陰極を構成する。
第３エピタキシアル層１３の第２部分１５内に
はトランジスタＴのエピタキシアルエミツタ領域
１９を設け、このトランジスタＴのベース領域お
よびコレクタ領域は層１２および１１を以つてそ
れぞれ構成する。このトランジスタの種々の部分
上には、金属層、すなわちエミツタ領域１９の表
面上に形成され多量にドープされた接点用の島２
１上に接触する金属層２０と、ベース領域層１２
に接続した壁部１６上に接触する金属層２２と、
珪素本体１の下側面１ａ上に堆積され、第１エピ
タキシアル層１１に直接接続した基板１０と接触
する金属層２３とにより接点を形成する。
はトランジスタＴのエピタキシアルエミツタ領域
１９を設け、このトランジスタＴのベース領域お
よびコレクタ領域は層１２および１１を以つてそ
れぞれ構成する。このトランジスタの種々の部分
上には、金属層、すなわちエミツタ領域１９の表
面上に形成され多量にドープされた接点用の島２
１上に接触する金属層２０と、ベース領域層１２
に接続した壁部１６上に接触する金属層２２と、
珪素本体１の下側面１ａ上に堆積され、第１エピ
タキシアル層１１に直接接続した基板１０と接触
する金属層２３とにより接点を形成する。
金属層２２はその一部を壁部１６上に、また他
の一部を表面領域１８上に接触させ、ダイオード
Ｄの陰極およびトランジスタＴのベース領域に対
する共通の電気出力端子として作用する。更に、
金属層１７（ダイオードＤの陽極）は、一点鎖線
２４で示すも装置の表面上に延在する導体によつ
て金属層２０（トランジスタＴのエミツタ出力端
子に接続する。
の一部を表面領域１８上に接触させ、ダイオード
Ｄの陰極およびトランジスタＴのベース領域に対
する共通の電気出力端子として作用する。更に、
金属層１７（ダイオードＤの陽極）は、一点鎖線
２４で示すも装置の表面上に延在する導体によつ
て金属層２０（トランジスタＴのエミツタ出力端
子に接続する。
上述した半導体装置では、トランジスタとシヨ
ツトキーダイオードとをモノリシツクアセンブリ
に組合せ、上記のダイオードを上記のトランジス
タのエミツタ−ベース接合と並列に且つこの接合
に対し逆方向に配置する。本発明によれば、前記
のシヨツトキーダイオードの接合Ｊを少量にドー
プした層１３の表面に位置させ、この層１３の一
部分１９が上記のトランジスタのエピタキシアル
エミツタ領域を構成するようにする。
ツトキーダイオードとをモノリシツクアセンブリ
に組合せ、上記のダイオードを上記のトランジス
タのエミツタ−ベース接合と並列に且つこの接合
に対し逆方向に配置する。本発明によれば、前記
のシヨツトキーダイオードの接合Ｊを少量にドー
プした層１３の表面に位置させ、この層１３の一
部分１９が上記のトランジスタのエピタキシアル
エミツタ領域を構成するようにする。
第１図の構造では、ダイオードＤとエピタキシ
アル層１２とより成るpnp型の寄生トランジスタ
（接合Ｊがこの寄生トランジスタのエミツタ−ベ
ース接合であり、層１２がコレクタである）が存
在する。しかし、このトランジスタは半導体装置
の作動には妨害を及ぼさない。その理由は、シヨ
ツトキーバリア接点においては、電流が殆んどｎ
型部分によつて注入された電子のみから成り、正
孔が殆んど注入されない為である。従つて、上記
の寄生トランジスタの利得は殆んど零である。
アル層１２とより成るpnp型の寄生トランジスタ
（接合Ｊがこの寄生トランジスタのエミツタ−ベ
ース接合であり、層１２がコレクタである）が存
在する。しかし、このトランジスタは半導体装置
の作動には妨害を及ぼさない。その理由は、シヨ
ツトキーバリア接点においては、電流が殆んどｎ
型部分によつて注入された電子のみから成り、正
孔が殆んど注入されない為である。従つて、上記
の寄生トランジスタの利得は殆んど零である。
第１図につき上述した半導体装置はダーリント
ン増幅器の一部分であり、この半導体装置のトラ
ンジスタはこの増幅器の入力トランジスタを表わ
し、ダイオードはアセンブリのスイツチング速度
を速める素子を表わす。
ン増幅器の一部分であり、この半導体装置のトラ
ンジスタはこの増幅器の入力トランジスタを表わ
し、ダイオードはアセンブリのスイツチング速度
を速める素子を表わす。
第２図に示すダーリントン増幅器の回路図（こ
のダーリントン増幅器の本発明による実際例は第
３および４図に示す）においては、入力トランジ
スタT1（このトランジスタは第１図のトランジ
スタＴに相当する）と出力トランジスタT2とを
設ける。既知のように、また図示のように、トラ
ンジスタT1のエミツタはトランジスタT2のベー
スに接続し、これら２つのトランジスタのコレク
タは互いに接続し、トランジスタT1のベースは
入力端子Ｅに接続し、トランジスタT2のエミツ
タは増幅器の出力端子Ｓに接続し、更に、トラン
ジスタT1のエミツタ−ベース接合と並列に抵抗
R1を配置し、トランジスタT2のエミツタ−ベー
ス接合に並列に第２抵抗R2を配置する。更に、
ダイオードＤ、本例の場合第１図のダイオードＤ
に類似のシヨツトキーダイオードをトランジスタ
T1のエミツタ−ベース接合と逆方向に配置す
る。本例の場合、２つのトランジスタT1および
T2をnpn型とする為、ダイオードＤの陽極をトラ
ンジスタT1のエミツタに接続し、このダイオー
ドＤの陰極をトランジスタT1のベースに接続す
る。
のダーリントン増幅器の本発明による実際例は第
３および４図に示す）においては、入力トランジ
スタT1（このトランジスタは第１図のトランジ
スタＴに相当する）と出力トランジスタT2とを
設ける。既知のように、また図示のように、トラ
ンジスタT1のエミツタはトランジスタT2のベー
スに接続し、これら２つのトランジスタのコレク
タは互いに接続し、トランジスタT1のベースは
入力端子Ｅに接続し、トランジスタT2のエミツ
タは増幅器の出力端子Ｓに接続し、更に、トラン
ジスタT1のエミツタ−ベース接合と並列に抵抗
R1を配置し、トランジスタT2のエミツタ−ベー
ス接合に並列に第２抵抗R2を配置する。更に、
ダイオードＤ、本例の場合第１図のダイオードＤ
に類似のシヨツトキーダイオードをトランジスタ
T1のエミツタ−ベース接合と逆方向に配置す
る。本例の場合、２つのトランジスタT1および
T2をnpn型とする為、ダイオードＤの陽極をトラ
ンジスタT1のエミツタに接続し、このダイオー
ドＤの陰極をトランジスタT1のベースに接続す
る。
第３および４図に示すダーリントン増幅器は、
３つの順次のエピタキシアル層、すなわち、わず
かにドープれたｎ型の第１エピタキシアル層３１
と、わずかにドープされたｐ型の第２エピタキシ
アル層３２と、わずかにドープされたｎ型の第３
エピタキシアル層３３とによつて被覆され、多量
にドープされたｎ型珪素基板３０で造る。
３つの順次のエピタキシアル層、すなわち、わず
かにドープれたｎ型の第１エピタキシアル層３１
と、わずかにドープされたｐ型の第２エピタキシ
アル層３２と、わずかにドープされたｎ型の第３
エピタキシアル層３３とによつて被覆され、多量
にドープされたｎ型珪素基板３０で造る。
層３１はトランジスタT1およびT2の共通コレ
クタを構成し、その接続は基板３０により行な
う。層２２の一部分３２ａはトランジスタT1の
ベースを構成し、層３２の他の部分３２ｂはトラ
ンジスタT2のベースを構成する。
クタを構成し、その接続は基板３０により行な
う。層２２の一部分３２ａはトランジスタT1の
ベースを構成し、層３２の他の部分３２ｂはトラ
ンジスタT2のベースを構成する。
エピタキシアル層３３は分離用の壁部によつて
３つの部分に分割する。上記の壁部は第４図の断
面では複数個の壁部として示されるが（また説明
の便宜上これら壁部に各別の符号３４ａ，４４
ｂ，……を付すが）、これら全体では多量にドー
プされた１個の半導体領域３４を構成するもので
あり、この領域３４は第２エピタキシアル層３２
から半導体装置の表面に達し、トランジスタT1
およびT2のベースに接点を形成する為のもので
ある。
３つの部分に分割する。上記の壁部は第４図の断
面では複数個の壁部として示されるが（また説明
の便宜上これら壁部に各別の符号３４ａ，４４
ｂ，……を付すが）、これら全体では多量にドー
プされた１個の半導体領域３４を構成するもので
あり、この領域３４は第２エピタキシアル層３２
から半導体装置の表面に達し、トランジスタT1
およびT2のベースに接点を形成する為のもので
ある。
前記の３つの部分のうち、壁部３４ａの内側の
第１部分には、この第１部分に位置するエピタキ
シアル層３３の部分３３ａの表面上に金属層３５
より成る電極層を設けることによりダイオードＤ
を形成した。このダイオードＤの接合は多量にド
ープしたｎ型接点領域３６により囲み、この接点
領域３６は壁部３４ａに隣接させる。金属層３５
はダイオードＤの陽極であり、接点領域３６は陰
極である。
第１部分には、この第１部分に位置するエピタキ
シアル層３３の部分３３ａの表面上に金属層３５
より成る電極層を設けることによりダイオードＤ
を形成した。このダイオードＤの接合は多量にド
ープしたｎ型接点領域３６により囲み、この接点
領域３６は壁部３４ａに隣接させる。金属層３５
はダイオードＤの陽極であり、接点領域３６は陰
極である。
壁部３４ａおよび３４ｂ間に位置する第２部分
には、層３３のうちトランジスタT1のエピタキ
シアルエミツタ領域を構成する部分３３ｂが存在
する。
には、層３３のうちトランジスタT1のエピタキ
シアルエミツタ領域を構成する部分３３ｂが存在
する。
壁部３４ｃおよび３４ｄ間に位置する第３部分
には層３３のうち、トランジスタT2のエピタキ
シアルエミツタ領域を構成する部分３３ｃが存在
する。
には層３３のうち、トランジスタT2のエピタキ
シアルエミツタ領域を構成する部分３３ｃが存在
する。
２つのトランジスタT1およびT2間では、基板
３０まで下方に延在する溝３７および３８により
これらトランジスタの各々に相当する層部分を分
離するとともにこれらトランジスタのベース領域
間にある長さの幅狭通路を残す。
３０まで下方に延在する溝３７および３８により
これらトランジスタの各々に相当する層部分を分
離するとともにこれらトランジスタのベース領域
間にある長さの幅狭通路を残す。
トランジスタT1のベースは壁部３４ａ上に接
触する金属層３９に接続する。この金属層３９は
ダイオードＤの接点領域３６にも接触させ、これ
によりトランジスタT1のベース領域とダイオー
ドＤの陰極との間を接続する。トランジスタT1
のエミツタ領域３３ｂの表面に形成され、多量に
ドープされた接点領域４１上には他の金属層４０
を接触させ、この金属層４０を、ダイオードＤの
陽極を構成する金属層３５に接続する（実際には
金属層３５は金属層４０と一体とする）。
触する金属層３９に接続する。この金属層３９は
ダイオードＤの接点領域３６にも接触させ、これ
によりトランジスタT1のベース領域とダイオー
ドＤの陰極との間を接続する。トランジスタT1
のエミツタ領域３３ｂの表面に形成され、多量に
ドープされた接点領域４１上には他の金属層４０
を接触させ、この金属層４０を、ダイオードＤの
陽極を構成する金属層３５に接続する（実際には
金属層３５は金属層４０と一体とする）。
トランジスタT2のベースは、壁部３４ｃおよ
び３４ｄ上に接触させた金属層４２に接続され
る。トランジスタT2のエミツタ領域３３ｃの表
面に形成され、多量にドープされた接点領域４４
上の接点は金属層４３を以つて構成する。
び３４ｄ上に接触させた金属層４２に接続され
る。トランジスタT2のエミツタ領域３３ｃの表
面に形成され、多量にドープされた接点領域４４
上の接点は金属層４３を以つて構成する。
トランジスタT1およびT2のコレクタ領域を有
する基板３０の下側面の接点は金属層４５を以つ
て構成する。
する基板３０の下側面の接点は金属層４５を以つ
て構成する。
また金属層４６によりトランジスタT1のエミ
ツタをトランジスタT2のベースに接続する。こ
の金属層４６は溝３７おむび３８間に位置する幅
狭通路上に延在する。この金属層４６は層３２の
半導体部分３２ｃおよび３４の部分３４ｃ上に位
置し、部分３４ｅは第２図に示す抵抗R1を構成
する。第２図に示す抵抗R2は、接点領域４４の
方向の領域３４の延長部４７を以つて構成され、
この延長部上にはトランジスタT2のエミツタ金
属層４３を以つて接点を形成する。
ツタをトランジスタT2のベースに接続する。こ
の金属層４６は溝３７おむび３８間に位置する幅
狭通路上に延在する。この金属層４６は層３２の
半導体部分３２ｃおよび３４の部分３４ｃ上に位
置し、部分３４ｅは第２図に示す抵抗R1を構成
する。第２図に示す抵抗R2は、接点領域４４の
方向の領域３４の延長部４７を以つて構成され、
この延長部上にはトランジスタT2のエミツタ金
属層４３を以つて接点を形成する。
第３および４図に示すような半導体装置を製造
する方法は半導体分野で通常用いられている技術
を用いて行なうことができる。15ｍΩ−cm程度の
固有抵抗を有するようにアンチモンをドープした
n+型の珪素基板を出発材料とし、約10Ω−cmの
固有抵抗を得るように砒素をドープしたｎ型の第
１エピタキシアル層３１を20μｍの厚さに堆積さ
せる。次に、約６Ω−cmの固有抵抗を得るように
硼素をドープしたｐ型の第２エピタキシアル層３
２を10μｍの厚さに堆積し、最後に、約３Ω−cm
の固有抵抗を得るように砒素をドープしたｎ型の
第３エピタキシアル層３３を５μｍの厚さに堆積
する。次に、窓が領域３４に相当するマスクを与
真食刻処理により造り、硼素拡散を行なつて拡散
深さが6.5μｍ、表面濃度が5.1019原子／cm2、シー
ト抵抗が100Ω／口となるようにする。次に、窓
がトランジスタのエミツタ領域上の接点領域４１
および４４と、ダイオードＤの表面領域３６とに
相当する新たなマスクを形成し、次に燐拡散を行
なつて拡散深さが2.5〜３μｍ、表面濃度が5.1020
原子／cm2程度、シート抵抗が２Ω／口となるよう
にする。次の処理は、半導体装置を囲む刻み目
（これら刻み目は通常１つの基板から造つた同一
の複数個の半導体装置を分断する作用をする）と
同時に溝３７および３８を形成する腐食処理であ
る。これらの溝の深さは40μｍ程度である。半導
体装置は、これを被覆する酸化物層に接点用の窓
をあけ、真空蒸着によりアルミニウム層を堆積
し、最後にこのアルミニウム層を腐食処理して
種々の金属層を形成することにより完成される。
シヨツトキーダイオードの陽極に関しては、本例
のように半導体材料をｎ型とした場合には、この
陽極を、例えばプラチナ或いはプラチナ−ニツケ
ルの合金（38％Pt；66％Ni）より成る接点素子
の堆積によつても形成しうることが知られてい
る。
する方法は半導体分野で通常用いられている技術
を用いて行なうことができる。15ｍΩ−cm程度の
固有抵抗を有するようにアンチモンをドープした
n+型の珪素基板を出発材料とし、約10Ω−cmの
固有抵抗を得るように砒素をドープしたｎ型の第
１エピタキシアル層３１を20μｍの厚さに堆積さ
せる。次に、約６Ω−cmの固有抵抗を得るように
硼素をドープしたｐ型の第２エピタキシアル層３
２を10μｍの厚さに堆積し、最後に、約３Ω−cm
の固有抵抗を得るように砒素をドープしたｎ型の
第３エピタキシアル層３３を５μｍの厚さに堆積
する。次に、窓が領域３４に相当するマスクを与
真食刻処理により造り、硼素拡散を行なつて拡散
深さが6.5μｍ、表面濃度が5.1019原子／cm2、シー
ト抵抗が100Ω／口となるようにする。次に、窓
がトランジスタのエミツタ領域上の接点領域４１
および４４と、ダイオードＤの表面領域３６とに
相当する新たなマスクを形成し、次に燐拡散を行
なつて拡散深さが2.5〜３μｍ、表面濃度が5.1020
原子／cm2程度、シート抵抗が２Ω／口となるよう
にする。次の処理は、半導体装置を囲む刻み目
（これら刻み目は通常１つの基板から造つた同一
の複数個の半導体装置を分断する作用をする）と
同時に溝３７および３８を形成する腐食処理であ
る。これらの溝の深さは40μｍ程度である。半導
体装置は、これを被覆する酸化物層に接点用の窓
をあけ、真空蒸着によりアルミニウム層を堆積
し、最後にこのアルミニウム層を腐食処理して
種々の金属層を形成することにより完成される。
シヨツトキーダイオードの陽極に関しては、本例
のように半導体材料をｎ型とした場合には、この
陽極を、例えばプラチナ或いはプラチナ−ニツケ
ルの合金（38％Pt；66％Ni）より成る接点素子
の堆積によつても形成しうることが知られてい
る。
シヨツトキーダイオードの接合の縁部と、この
接合を囲む表面領域３６との間の距離は10〜50μ
ｍとするのが好適であり、特に好適には約20μｍ
とする。
接合を囲む表面領域３６との間の距離は10〜50μ
ｍとするのが好適であり、特に好適には約20μｍ
とする。
上述した本発明の実施例は１個或いは数個の
npnトランジスタを有する半導体装置に関するも
のである。しかし、本発明はその構造を変更する
ことなくpnpトランジスタの場合にも適用しうる
こと勿論である。この場合、第３エピタキシアル
層がｐ型となり、この第３エピタキシアル層上の
シヨツトキー接点の金属接合点層は好適にはニツ
ケルとする。この場合、このニツケル素子はダイ
オードの陰極を構成し、この陰極はトランジスタ
T1のエミツタに接続され、上記のダイオードの
陽極はｐ型半導体材料を以つて構成され、この陽
極は上記のトランジスタのベースに接続される。
npnトランジスタを有する半導体装置に関するも
のである。しかし、本発明はその構造を変更する
ことなくpnpトランジスタの場合にも適用しうる
こと勿論である。この場合、第３エピタキシアル
層がｐ型となり、この第３エピタキシアル層上の
シヨツトキー接点の金属接合点層は好適にはニツ
ケルとする。この場合、このニツケル素子はダイ
オードの陰極を構成し、この陰極はトランジスタ
T1のエミツタに接続され、上記のダイオードの
陽極はｐ型半導体材料を以つて構成され、この陽
極は上記のトランジスタのベースに接続される。
第１図は本発明による集積化したダーリントン
回路の一部を示す断面図、第２図はスイツチング
速度を改善するダイオードを有するダーリントン
回路を示す回路図、第３図は入力トランジスタを
そのエミツタおよびベース間でシヨツトキーダイ
オードに結合したダーリントン増幅器のメサ構造
で本発明の一例を示す平面図、第４図は第３図の
−線上を断面として示す断面図である。 １……珪素本体、１ａ……１の下側面、１ｂ…
…１の上側面、１０，３０……ｎ型基板、１１，
３１……第１エピタキシアル層、１２，３２……
第２エピタキシアル層、１３，３３……第３エピ
タキシアル層、１４……１３の第１部分、１５…
…１３の第２部分、１６……壁部、１７，２０，
２２，２３，３５，３９，４０，４２，４３，４
５，４６……金属層、１８……ｎ型表面領域、１
９，３３ｂ，３３ｃ……エミツタ領域、２１……
島、３４，３４ａ，３４ｂ，３４ｃ，３４ｄ，３
４ｅ……壁部（半導体領域）、３６，４１，４４
……ｎ型接点領域（表面領域）、３７，３８……
溝。
回路の一部を示す断面図、第２図はスイツチング
速度を改善するダイオードを有するダーリントン
回路を示す回路図、第３図は入力トランジスタを
そのエミツタおよびベース間でシヨツトキーダイ
オードに結合したダーリントン増幅器のメサ構造
で本発明の一例を示す平面図、第４図は第３図の
−線上を断面として示す断面図である。 １……珪素本体、１ａ……１の下側面、１ｂ…
…１の上側面、１０，３０……ｎ型基板、１１，
３１……第１エピタキシアル層、１２，３２……
第２エピタキシアル層、１３，３３……第３エピ
タキシアル層、１４……１３の第１部分、１５…
…１３の第２部分、１６……壁部、１７，２０，
２２，２３，３５，３９，４０，４２，４３，４
５，４６……金属層、１８……ｎ型表面領域、１
９，３３ｂ，３３ｃ……エミツタ領域、２１……
島、３４，３４ａ，３４ｂ，３４ｃ，３４ｄ，３
４ｅ……壁部（半導体領域）、３６，４１，４４
……ｎ型接点領域（表面領域）、３７，３８……
溝。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも第１および第２のバイポーラトラ
ンジスタを有する半導体本体を具え、前記第１ト
ランジスタのコレクタを前記第２トランジスタの
コレクタに接続し、前記第１トランジスタのエミ
ツタを前記第２トランジスタのベーススに接続
し、前記半導体本体が、多量にドープされた第１
導電型の基板を有し、該基板よりもドープ濃度が
低く、前記の第１導電型とした第１エピタキシア
ル層を前記の基板上に設け、前記第１エピタキシ
アル層により前記第１および第２トランジスタの
コレクタ領域を形成し、前記の第１エピタキシア
ル層上に設けられ、前記の第１導電型とは反対の
導電型である第２導電型とした第２層により前記
第１および第２トランジスタのベース領域を形成
し、前記の第１導電型とした、前記第１および第
２トランジスタの第１および第２エミツタ領域
と、前記の第１導電型とし、前記の第１エミツタ
領域から分離された表面積域とを前記の第２層に
隣接して設け、電極層により前記の第１導電型の
前記表面領域とで金属−半導体整流接点（シヨツ
トキー接点）を形成し、前記の電極層を、絶縁層
により半導体表面から分離された金属層により前
記の第１エミツタ領域に接続した集積化ダーリン
トン回路において、前記の第２層３２をエピタキ
シアル層とし、前記の第１および第２エミツタ領
域と前記の表面領域とが第１導電型の第３エピタ
キシアル層３３の部分３３ｂ，３３ｃ，３３ａを
有し、これらの部分の各々を、前記の半導体表面
から前記の第２エピタキシアル層３２まで延在し
多量にドープされた第２導電型の領域３４により
囲み、わずかにドープされた第３エピタキシアル
層の一部分３３ｂにより囲まれ、多量にドープさ
れ、半導体表面に隣接する第１接点領域４１を前
記第１エミツタ領域が有するようにし、わずかに
ドープされた第３エピタキシアル層の一部分３３
ａ上に設けられた前記電極層３５を囲むとともに
この電極層から分離され、多量にドープされ、半
導体表面に隣接する第２接点領域３６を前記の表
面領域３３ａが有するようにし、前記の金属層４
０を前記の電極層３５および前記の第１接点領域
４１に接続し、前記の第２接点領域３６を、第１
導電型の前記の表面領域３３ａ，３６を囲み多量
にドープされた前記の領域３４に接続したことを
特徴とする集積化ダーリントン回路。 ２ 特許請求の範囲１記載の集積化ダーリントン
回路において、前記の第２接点領域３６を、第２
導電型であり多量にドープされた前記の領域３４
に隣接させたことを特徴とする集積化ダーリント
ン回路。 ３ 特許請求の範囲２に記載の集積化ダーリント
ン回路において、接続導体を有する金属層３９に
より、前記の第２接点領域と、前記の多量にドー
プされた領域３４とを半導体表面で短絡したこと
を特徴とする集積化ダーリントン回路。 ４ 特許請求の範囲１ないし３のいずれか１つに
記載の集積化ダーリントン回路において、前記の
第１および第２接点領域４１，３６が深さ、ドー
プ濃度および輪郭形状においてほぼ同じとなるよ
うにしたことを特徴とする集積化ダーリントン回
路。 ５ 特許請求の範囲１ないし４のいずれか１つに
記載の集積化ダーリントン回路において、前記の
基板３０をｎ型とし、この基板の固有抵抗を約
0.015Ω−cmとし、前記の第１エピタキシアル層
３１をｎ型とし、この第１エピタキシアル層３１
の固有抵抗を約10Ω−cmとし、前記の第２エピタ
キシアル層３２をｐ型とし、この第２エピタキシ
アル層の固有抵抗を約６Ω−cmとし、前記の第３
エピタキシアル層３３をｎ型とし、この第３エピ
タキシアル層の固有抵抗を約３Ω−cmとしたこと
を特徴とする集積化ダーリントン回路。 ６ 特許請求の範囲５記載の集積化ダーリントン
回路において、シヨートキー接点の端縁とその囲
りの第２接点領域３６との間の距離を10〜50μｍ
の範囲内で設定したことを特徴とする集積化ダー
リントン回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7739796A FR2413785A1 (fr) | 1977-12-30 | 1977-12-30 | Dispositif semi-conducteur monolithique a structure plane multicouche, de type mesa, comprenant au moins un transistor associe a une diode schottky |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54100673A JPS54100673A (en) | 1979-08-08 |
| JPS6136714B2 true JPS6136714B2 (ja) | 1986-08-20 |
Family
ID=9199556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16133978A Granted JPS54100673A (en) | 1977-12-30 | 1978-12-28 | Integrated darlington circuit |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS54100673A (ja) |
| CA (1) | CA1123922A (ja) |
| DE (1) | DE2854995C2 (ja) |
| FR (1) | FR2413785A1 (ja) |
| GB (1) | GB2011713B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308957A (ja) * | 1987-06-11 | 1988-12-16 | Sanyo Electric Co Ltd | ダ−リントン・トランジスタ |
| JP3549479B2 (ja) * | 2000-10-16 | 2004-08-04 | 寛治 大塚 | バラクタデバイスを備えた半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724659B2 (ja) * | 1974-10-31 | 1982-05-25 | ||
| US3913213A (en) * | 1974-08-02 | 1975-10-21 | Trw Inc | Integrated circuit transistor switch |
| FR2335957A1 (fr) * | 1975-12-17 | 1977-07-15 | Radiotechnique Compelec | Dispositif semiconducteur monolithique comprenant un pont de redressement |
-
1977
- 1977-12-30 FR FR7739796A patent/FR2413785A1/fr active Granted
-
1978
- 1978-12-20 DE DE2854995A patent/DE2854995C2/de not_active Expired
- 1978-12-21 CA CA318,356A patent/CA1123922A/en not_active Expired
- 1978-12-21 GB GB7849491A patent/GB2011713B/en not_active Expired
- 1978-12-28 JP JP16133978A patent/JPS54100673A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE2854995C2 (de) | 1985-06-20 |
| GB2011713A (en) | 1979-07-11 |
| FR2413785B1 (ja) | 1982-11-12 |
| DE2854995A1 (de) | 1979-07-05 |
| JPS54100673A (en) | 1979-08-08 |
| GB2011713B (en) | 1982-04-28 |
| CA1123922A (en) | 1982-05-18 |
| FR2413785A1 (fr) | 1979-07-27 |
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