JP2576489B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JP2576489B2 JP2576489B2 JP62053788A JP5378887A JP2576489B2 JP 2576489 B2 JP2576489 B2 JP 2576489B2 JP 62053788 A JP62053788 A JP 62053788A JP 5378887 A JP5378887 A JP 5378887A JP 2576489 B2 JP2576489 B2 JP 2576489B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- junction
- sbd
- emitter
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ装置、特にショットキー・バリア・ダ
イオード（以下、SBDという）負荷切換型エミッタ・カ
プルド・ロジック・ランダム・アクセス・メモリ装置
（ECLRAM）に関わる。
イオード（以下、SBDという）負荷切換型エミッタ・カ
プルド・ロジック・ランダム・アクセス・メモリ装置
（ECLRAM）に関わる。
本発明は、SBD負荷切換型ECLRAMにおいて、そのSBDと
並列に順方向バイアスされた接合容量を設け、小占有面
積で大きな容量を形成して充分なα線エラー対策を得
る。
並列に順方向バイアスされた接合容量を設け、小占有面
積で大きな容量を形成して充分なα線エラー対策を得
る。
従来の例えばマルチエミッタ型バイポーラトランジス
タによるSBD負荷切換型ECLRAMは、そのメモリセルの等
価回路図を第11図に示すように、マルチエミッタ型バイ
ポーラトランジスタＱと負荷抵抗RLとより成る対のイン
バータが交差接続されたフリップフロップを基本構成と
してなり、トランジスタＱの１つのエミッタによってイ
ンバータを構成し、他方のエミッタによって読み出し及
び書き込みを行うディジット線との結合を行うようにな
されている。そして、各負荷抵抗RLと並列にSBDが接続
された構成をとる。
タによるSBD負荷切換型ECLRAMは、そのメモリセルの等
価回路図を第11図に示すように、マルチエミッタ型バイ
ポーラトランジスタＱと負荷抵抗RLとより成る対のイン
バータが交差接続されたフリップフロップを基本構成と
してなり、トランジスタＱの１つのエミッタによってイ
ンバータを構成し、他方のエミッタによって読み出し及
び書き込みを行うディジット線との結合を行うようにな
されている。そして、各負荷抵抗RLと並列にSBDが接続
された構成をとる。
このような構成においてメモリセルの保持時には高抵
抗負荷であるRLを通してセル電流が流れ、読み出し及び
書き込みのアクセス時にはSBDとその抵抗rLを通じて大
きなセル電流が流れるようにしてSBDによって負荷が切
り換る構成をとって、保持時には大きな負荷抵抗が挿入
されることによって消費電力の低減化を図り、読み出し
及び書き込み時に際してはSBDを通じて大きなセル電流
が流れるようにして高速性を得るようになされている。
抗負荷であるRLを通してセル電流が流れ、読み出し及び
書き込みのアクセス時にはSBDとその抵抗rLを通じて大
きなセル電流が流れるようにしてSBDによって負荷が切
り換る構成をとって、保持時には大きな負荷抵抗が挿入
されることによって消費電力の低減化を図り、読み出し
及び書き込み時に際してはSBDを通じて大きなセル電流
が流れるようにして高速性を得るようになされている。
一方、このECLRAMにおいて、α線が照射された場合に
生ずる誤動作いわゆるα線エラー対策と共に消去時の高
速性を図るための容量を形成することが望まれ、この容
量は、例えばSBDにおけるショットキーバリア部におけ
る障壁容量を用いるという方法がとられる。しかしなが
らこのショットキーバリア障壁容量は、例えば0.3〜0.5
fF/μm2という比較的小さいものであるために充分大き
な容量を得るためには、占有面積が大となり、超LSIに
おける高密度集積度化を阻害するという問題点がある。
また、他の方法としては、基板表面に形成したSiO2層を
介して金属電極層を被着形成するMOS構造をとることが
考えられるが、この場合においてもSiO2層の厚さを200
Åとしてもその容量は1.7fF/μm2程度である。更にこれ
に対し、高誘電率の特別の材料層を半導体基板上に被着
して大容量を構成するという方法が考えられる。しかし
ながらこの場合においては特別の誘電体材料を被着する
作業が必要となるので、この種超LSIの製造技術以外の
特別の作業工程を必要とすることから製造装置の複雑化
取り扱い製造作業の煩雑化を来し、量産性の低下、歩留
りの低下を来すなどの問題点を招来する。
生ずる誤動作いわゆるα線エラー対策と共に消去時の高
速性を図るための容量を形成することが望まれ、この容
量は、例えばSBDにおけるショットキーバリア部におけ
る障壁容量を用いるという方法がとられる。しかしなが
らこのショットキーバリア障壁容量は、例えば0.3〜0.5
fF/μm2という比較的小さいものであるために充分大き
な容量を得るためには、占有面積が大となり、超LSIに
おける高密度集積度化を阻害するという問題点がある。
また、他の方法としては、基板表面に形成したSiO2層を
介して金属電極層を被着形成するMOS構造をとることが
考えられるが、この場合においてもSiO2層の厚さを200
Åとしてもその容量は1.7fF/μm2程度である。更にこれ
に対し、高誘電率の特別の材料層を半導体基板上に被着
して大容量を構成するという方法が考えられる。しかし
ながらこの場合においては特別の誘電体材料を被着する
作業が必要となるので、この種超LSIの製造技術以外の
特別の作業工程を必要とすることから製造装置の複雑化
取り扱い製造作業の煩雑化を来し、量産性の低下、歩留
りの低下を来すなどの問題点を招来する。
本発明は上述したSBD負荷切換型ECLRAMにおいて面積
の増大化あるいは製造において特別の製造装置あるいは
工程を導入することなく、必要充分な大容量を具備して
α線エラー対策及び高速性を得ることができるようにし
たメモリ装置を提供するものである。
の増大化あるいは製造において特別の製造装置あるいは
工程を導入することなく、必要充分な大容量を具備して
α線エラー対策及び高速性を得ることができるようにし
たメモリ装置を提供するものである。
本発明は第１図にその一例の要部の断面図を示し、第
２図にセルの等価回路図を示すように、SBD負荷切換型E
CLRAMにおいてそのメモリセルのSBDと並列に順方向接続
された接合容量Cjを形成する。
２図にセルの等価回路図を示すように、SBD負荷切換型E
CLRAMにおいてそのメモリセルのSBDと並列に順方向接続
された接合容量Cjを形成する。
尚、この構成において接合容量Cjを構成するpn接合の
順方向のビルトインポテンシャルはショットキーバリア
ダイオードSBDにおけるオン電圧より大に選定すること
によってショットキーバリアダイオードのオン状態で接
合容量Cjを構成する接合すなわちダイオードがオン状態
とならないように選定される。
順方向のビルトインポテンシャルはショットキーバリア
ダイオードSBDにおけるオン電圧より大に選定すること
によってショットキーバリアダイオードのオン状態で接
合容量Cjを構成する接合すなわちダイオードがオン状態
とならないように選定される。
上述の構成によれば、SBDと並列に順方向バイアスさ
れた接合容量を設けるものであるが、この接合容量すな
わちpn接合容量は拡散イオン注入等の通常の半導体製造
技術工程で用いられる手法によって形成されるので何等
特別の手法あるいは装置を用いることなく容易に製造で
き、またその順方向容量は比較的大きな容量例えば12fF
/μm2が得られるので、小なる占有面積をもって充分な
α線エラー対策及び消去時の高速性を図ることができ
る。
れた接合容量を設けるものであるが、この接合容量すな
わちpn接合容量は拡散イオン注入等の通常の半導体製造
技術工程で用いられる手法によって形成されるので何等
特別の手法あるいは装置を用いることなく容易に製造で
き、またその順方向容量は比較的大きな容量例えば12fF
/μm2が得られるので、小なる占有面積をもって充分な
α線エラー対策及び消去時の高速性を図ることができ
る。
第１図を参照して本発明によるSBD負荷切換型ECLRAM
の一例を説明する。この例においては、npn型のマルチ
エミッタトランジスタによるSBD負荷切換型ECLRAMに適
用した場合で、図においては１つのセルの一方のインバ
ータのトランジスタＱとそのコレクタ側に接続されるSB
Dとベースに接続される他方のインバータの負荷RLの配
置が開示されるものである。
の一例を説明する。この例においては、npn型のマルチ
エミッタトランジスタによるSBD負荷切換型ECLRAMに適
用した場合で、図においては１つのセルの一方のインバ
ータのトランジスタＱとそのコレクタ側に接続されるSB
Dとベースに接続される他方のインバータの負荷RLの配
置が開示されるものである。
この例においては、半導体基体（１）例えばｐ型のシ
リコン半導体基体（１）が設けられ、その一主面に選択
的にｎ型の不純物が比較的高濃度に選択的拡散等によっ
て形成されてなる埋め込み領域（２）が形成され、これ
を囲んでこの埋め込み領域（２）以外の領域にはｐ型の
不純物が同様に例えば選択的拡散等によって比較的高濃
度に導入されてなるチャンネルストッパー領域（３）が
形成される。そして、これら埋め込み領域（２）及びチ
ャンネルストッパー領域（３）を有する半導体基体
（１）上に例えばｎ型のシリコン半導体層（４）が全面
的に気相成長法（CVD）によってエピタキシャル成長さ
れて、半導体基板（５）が形成される。
リコン半導体基体（１）が設けられ、その一主面に選択
的にｎ型の不純物が比較的高濃度に選択的拡散等によっ
て形成されてなる埋め込み領域（２）が形成され、これ
を囲んでこの埋め込み領域（２）以外の領域にはｐ型の
不純物が同様に例えば選択的拡散等によって比較的高濃
度に導入されてなるチャンネルストッパー領域（３）が
形成される。そして、これら埋め込み領域（２）及びチ
ャンネルストッパー領域（３）を有する半導体基体
（１）上に例えばｎ型のシリコン半導体層（４）が全面
的に気相成長法（CVD）によってエピタキシャル成長さ
れて、半導体基板（５）が形成される。
この半導体基板（５）の半導体層（４）がエピタキシ
ャル成長された側のフィールド部には選択的熱酸化によ
って比較的厚い例えばSiO2絶縁層（６）が形成される。
また、この厚い絶縁層（６）によって囲まれた活性領域
すなわちメモリセルの構成領域には、同様に熱酸化等に
よって薄い絶縁層（７）が形成されている。そして、半
導体層（４）に選択的に埋め込み領域（２）に達する深
さをもってコレクタ電極の取り出し領域となる高濃度領
域（図示せず）を選択的拡散あるいはイオン注入法等に
よって形成すると共に、この拡散あるいはイオン注入と
同時にpn接合容量Cjを形成する一方の半導体領域のｎ型
領域（８）を選択的に形成する。
ャル成長された側のフィールド部には選択的熱酸化によ
って比較的厚い例えばSiO2絶縁層（６）が形成される。
また、この厚い絶縁層（６）によって囲まれた活性領域
すなわちメモリセルの構成領域には、同様に熱酸化等に
よって薄い絶縁層（７）が形成されている。そして、半
導体層（４）に選択的に埋め込み領域（２）に達する深
さをもってコレクタ電極の取り出し領域となる高濃度領
域（図示せず）を選択的拡散あるいはイオン注入法等に
よって形成すると共に、この拡散あるいはイオン注入と
同時にpn接合容量Cjを形成する一方の半導体領域のｎ型
領域（８）を選択的に形成する。
また、半導体層（４）にはその表面に臨んで選択的に
マルチエミッタバイポーラトランジスタＱのベース領域
からのベース電極被着部となる低比抵抗のｐ型のベース
電極取出し領域（９）と、負荷抵抗RLの一方の電極の被
着部となる電極取出し領域（10）とを例えば選択的拡散
あるいはイオン注入法等によって形成すると共にこれと
同時にｎ型領域（８）との間でpn接合すなわち容量Cjを
形成するｐ型の領域（11）を選択的に形成する。また、
ベース電極取出し領域（９）に連接して例えばその両側
に跨ってｐ型の比較的低不純物濃度のベース領域（12）
を例えば選択的拡散あるいはイオン注入法等によって形
成し、このベース領域（12）と電極取出し領域（10）と
に差し渡って、より低不純物濃度のｐ型の拡散ないしは
イオン注入による低不純物濃度半導体領域（13）を形成
してベース領域（12）と電極取出し領域（10）との間に
所要の負荷抵抗RLを形成する。また、ベース領域（12）
のベース電極取出し領域（９）を挟んでその両側に例え
ば絶縁層（７）にそれぞれ穿設した窓を通じて例えば多
結晶シリコン層（15）を被着し、この多結晶シリコン層
（15）にドープさせた不純物をベース領域（12）の限定
された部分上に導入するか、この多結晶シリコン層（1
5）とこれの下のベース領域（12）の限定された部分と
にｎ型の不純物を高濃度をもってイオン注入してエミッ
タ領域（14）を選択的に形成する。
マルチエミッタバイポーラトランジスタＱのベース領域
からのベース電極被着部となる低比抵抗のｐ型のベース
電極取出し領域（９）と、負荷抵抗RLの一方の電極の被
着部となる電極取出し領域（10）とを例えば選択的拡散
あるいはイオン注入法等によって形成すると共にこれと
同時にｎ型領域（８）との間でpn接合すなわち容量Cjを
形成するｐ型の領域（11）を選択的に形成する。また、
ベース電極取出し領域（９）に連接して例えばその両側
に跨ってｐ型の比較的低不純物濃度のベース領域（12）
を例えば選択的拡散あるいはイオン注入法等によって形
成し、このベース領域（12）と電極取出し領域（10）と
に差し渡って、より低不純物濃度のｐ型の拡散ないしは
イオン注入による低不純物濃度半導体領域（13）を形成
してベース領域（12）と電極取出し領域（10）との間に
所要の負荷抵抗RLを形成する。また、ベース領域（12）
のベース電極取出し領域（９）を挟んでその両側に例え
ば絶縁層（７）にそれぞれ穿設した窓を通じて例えば多
結晶シリコン層（15）を被着し、この多結晶シリコン層
（15）にドープさせた不純物をベース領域（12）の限定
された部分上に導入するか、この多結晶シリコン層（1
5）とこれの下のベース領域（12）の限定された部分と
にｎ型の不純物を高濃度をもってイオン注入してエミッ
タ領域（14）を選択的に形成する。
一方、半導体層（４）上の負荷抵抗RLの電極取出し領
域（10）と接合容量Cjの領域（11）とに差し渡って半導
体層（４）に対する被着によってショットキ障壁SBを形
成するショットキ電極（16）を被着する。このショット
キ電極（16）は、例えば白金シリサイドもしくはチタン
シリサイド層とアルミニウム層との２層構造によって形
成し得る。そして、このショットキ電極（16）のAl層の
被着に際してベース電極取出し領域（９）上に形成した
電極窓を通じでベース電極（17）をオーミックに被着す
ると共に各エミッタ領域（14）上の図の例では多結晶シ
リコン層（15）上にエミッタ電極（18）を被着形成す
る。
域（10）と接合容量Cjの領域（11）とに差し渡って半導
体層（４）に対する被着によってショットキ障壁SBを形
成するショットキ電極（16）を被着する。このショット
キ電極（16）は、例えば白金シリサイドもしくはチタン
シリサイド層とアルミニウム層との２層構造によって形
成し得る。そして、このショットキ電極（16）のAl層の
被着に際してベース電極取出し領域（９）上に形成した
電極窓を通じでベース電極（17）をオーミックに被着す
ると共に各エミッタ領域（14）上の図の例では多結晶シ
リコン層（15）上にエミッタ電極（18）を被着形成す
る。
このような構成によれば、ｐ型領域（11）とｎ型領域
（８）との間に形成されるpn接合による接合容量Cjがシ
ョットキバリアダイオードSBDと並列に形成される。
（８）との間に形成されるpn接合による接合容量Cjがシ
ョットキバリアダイオードSBDと並列に形成される。
上述の構成においては、接合容量Cjを領域（11）及び
（８）によって形成するものであるが、これら領域（1
1）及び（８）はそれぞれメモリセルを構成する他の領
域と同一工程によって形成し得るので何等製造工程数の
増大を招来することなく形成できる。
（８）によって形成するものであるが、これら領域（1
1）及び（８）はそれぞれメモリセルを構成する他の領
域と同一工程によって形成し得るので何等製造工程数の
増大を招来することなく形成できる。
第１図に示した例においては、接合容量Cjを形成する
両領域（８）及び（11）をメモリセルの他の領域と同一
工程によって形成した場合であるが、これを所要の特性
に形成するためにこれらをメモリセルを構成する他の領
域とは異なる工程による選択的拡散あるいはイオン注入
法等によって形成することもできる。しかしながらこの
場合においても特別の誘電体材料を被着する場合のよう
に特別の装置や工程を必要とせず、通常の拡散あるいは
イオン注入の半導体製造装置を使用することから製造装
置の煩雑化あるいは取扱いの煩雑化等は回避される。第
３図はこの場合の例を示し、その領域（11）を本来のセ
ルを構成する各形成工程とは別工程における選択的イオ
ン注入によって形成した場合で、第３図において第１図
と対応する部分には同一符号を付して重複説明を省略す
るものであるが、この場合、負荷抵抗RLを構成する低不
純物濃度半導体領域（13）の他端とこれと対向して電気
的に接続すべきベース領域（12）とにそれぞれ電極取出
し領域（20）及び（21）を設けた構成をとった場合を示
している。また、この例においては各電極取出し領域
（10）（20）（21）（９）がそれぞれその形成部におい
て選択的に多結晶シリコン層（25）を被着し、これから
の不純物のドーピングあるいはイオン注入によってそれ
ぞれ各領域と電極とのセルフアラインを可能にして形成
した場合である。また各エミッタ領域（14）についても
ベース領域（12）上の所定部に開口を形成し、この開口
の縁部に例えばSiO2より成るサイドウォール（26）を形
成するように所定の開口の窓開けを行ってｎ型の例えば
不純物がドープされた多結晶シリコン層（35）を被着
し、これよりの不純物ドーピングによってそれぞれエミ
ッタ領域（14）の形成を行うようにした場合である。
両領域（８）及び（11）をメモリセルの他の領域と同一
工程によって形成した場合であるが、これを所要の特性
に形成するためにこれらをメモリセルを構成する他の領
域とは異なる工程による選択的拡散あるいはイオン注入
法等によって形成することもできる。しかしながらこの
場合においても特別の誘電体材料を被着する場合のよう
に特別の装置や工程を必要とせず、通常の拡散あるいは
イオン注入の半導体製造装置を使用することから製造装
置の煩雑化あるいは取扱いの煩雑化等は回避される。第
３図はこの場合の例を示し、その領域（11）を本来のセ
ルを構成する各形成工程とは別工程における選択的イオ
ン注入によって形成した場合で、第３図において第１図
と対応する部分には同一符号を付して重複説明を省略す
るものであるが、この場合、負荷抵抗RLを構成する低不
純物濃度半導体領域（13）の他端とこれと対向して電気
的に接続すべきベース領域（12）とにそれぞれ電極取出
し領域（20）及び（21）を設けた構成をとった場合を示
している。また、この例においては各電極取出し領域
（10）（20）（21）（９）がそれぞれその形成部におい
て選択的に多結晶シリコン層（25）を被着し、これから
の不純物のドーピングあるいはイオン注入によってそれ
ぞれ各領域と電極とのセルフアラインを可能にして形成
した場合である。また各エミッタ領域（14）についても
ベース領域（12）上の所定部に開口を形成し、この開口
の縁部に例えばSiO2より成るサイドウォール（26）を形
成するように所定の開口の窓開けを行ってｎ型の例えば
不純物がドープされた多結晶シリコン層（35）を被着
し、これよりの不純物ドーピングによってそれぞれエミ
ッタ領域（14）の形成を行うようにした場合である。
pn接合容量Cjの形成態様は、種々の構成をとり得るも
のであり、例えばトランジスタ構成としてそのエミッタ
接合あるいはコレクタ接合もしくはその両者の接合によ
って接合容量Cjを形成することができる。例えば第４図
に示すように、第１図における埋め込み領域（２）と同
工程で形成した埋め込み領域（39）を設け半導体層
（４）の一部をコレクタ領域（40）としてこれの上の一
部に選択的にｐ型の例えば第１図のベース領域（12）と
同工程でベース領域（41）を形成し、さらにこれの上に
第１図の領域（14）と同工程でエミッタ領域（42）を形
成する。（43）は埋め込み領域（39）に対する電極取出
し領域で、（44）はベース領域（41）に対する電極取出
し領域を示す。そして、一方の電極（51）をベース電極
取出し領域（43）にオーミックに被着し、これよりの端
子t1をSBDの正極側への接続端子とし、エミッタ領域（4
2）とコレクタ領域（40）すなわちその電極取出し領域
（44）とをAl等の他方の電極（52）によって電気的に連
結してこれよりの端子t2を対応するSBDの負極側への接
続端子とする。このような構成によれば、ｎ型のコレク
タ領域（40）及びエミッタ領域（42）を共通に両者間の
ベース領域（41）との間に形成される各エミッタ−ベー
ス間接合JE及びベース−コレクタ間接合JCが並列に接合
された接合容量Cjが形成される。
のであり、例えばトランジスタ構成としてそのエミッタ
接合あるいはコレクタ接合もしくはその両者の接合によ
って接合容量Cjを形成することができる。例えば第４図
に示すように、第１図における埋め込み領域（２）と同
工程で形成した埋め込み領域（39）を設け半導体層
（４）の一部をコレクタ領域（40）としてこれの上の一
部に選択的にｐ型の例えば第１図のベース領域（12）と
同工程でベース領域（41）を形成し、さらにこれの上に
第１図の領域（14）と同工程でエミッタ領域（42）を形
成する。（43）は埋め込み領域（39）に対する電極取出
し領域で、（44）はベース領域（41）に対する電極取出
し領域を示す。そして、一方の電極（51）をベース電極
取出し領域（43）にオーミックに被着し、これよりの端
子t1をSBDの正極側への接続端子とし、エミッタ領域（4
2）とコレクタ領域（40）すなわちその電極取出し領域
（44）とをAl等の他方の電極（52）によって電気的に連
結してこれよりの端子t2を対応するSBDの負極側への接
続端子とする。このような構成によれば、ｎ型のコレク
タ領域（40）及びエミッタ領域（42）を共通に両者間の
ベース領域（41）との間に形成される各エミッタ−ベー
ス間接合JE及びベース−コレクタ間接合JCが並列に接合
された接合容量Cjが形成される。
第５図に示す例においては、第４図と同様の構成をと
るもそのエミッタ領域（42）をコレクタ領域（40）上に
延在させた場合で、第５図において第４図と対応する部
分には同一符号を付す。
るもそのエミッタ領域（42）をコレクタ領域（40）上に
延在させた場合で、第５図において第４図と対応する部
分には同一符号を付す。
また、第６図に示す例においては、両電極（51）及び
（52）をベース領域（41）とエミッタ領域（42）から取
出して、エミッタ接合JEを接合容量Cjとして用いた場合
である。
（52）をベース領域（41）とエミッタ領域（42）から取
出して、エミッタ接合JEを接合容量Cjとして用いた場合
である。
因みにこの場合のエミッタ−ベース接合JEの順方向電
圧印加時の容量は12fF/μm2、ベース−コレクタ接合JC
のそれは1.5fF/μm2であった。
圧印加時の容量は12fF/μm2、ベース−コレクタ接合JC
のそれは1.5fF/μm2であった。
また、接合容量Cjをダイオード構成によって形成する
場合において第１図で説明した例においては、埋め込み
領域（２）に連接するコレクタ電極取出し領域と同一工
程で形成した領域（８）がｐ型領域（11）に連接するよ
うな構成とした場合であるが、ある場合は第７図に示す
ように領域（８）と領域（11）とがｎ型の半導体層
（４）中に分離して形成した構成とすることもできる。
場合において第１図で説明した例においては、埋め込み
領域（２）に連接するコレクタ電極取出し領域と同一工
程で形成した領域（８）がｐ型領域（11）に連接するよ
うな構成とした場合であるが、ある場合は第７図に示す
ように領域（８）と領域（11）とがｎ型の半導体層
（４）中に分離して形成した構成とすることもできる。
第８図の例はダイオード構成による接合容量Cjを形成
した場合で、この例では半導体層（４）の一部を厚い絶
縁層（６）によって例えば２部分に区分し、一方の部分
に例えばｐ型の不純物をドープした多結晶シリコン層
（53）を被着しこれからの不純物導入によってｐ型の領
域（11）を形成して、これによって形成されたpn接合Ｊ
で容量Cjを得るようにした場合である。
した場合で、この例では半導体層（４）の一部を厚い絶
縁層（６）によって例えば２部分に区分し、一方の部分
に例えばｐ型の不純物をドープした多結晶シリコン層
（53）を被着しこれからの不純物導入によってｐ型の領
域（11）を形成して、これによって形成されたpn接合Ｊ
で容量Cjを得るようにした場合である。
第９図及び第10図の例は、半導体層（４）中にこれと
異なる導電型のｐ型の複数の領域（11）をイオン注入の
深さを変化させて重ね合わせるように形成し、その各領
域（11）を第10図に示すように例えばその各両端におい
て連結領域Ｄによって相互に連結してここから一方の電
極（52）を取り出すようにすることもできるなど種々の
変形変更をとり得る。
異なる導電型のｐ型の複数の領域（11）をイオン注入の
深さを変化させて重ね合わせるように形成し、その各領
域（11）を第10図に示すように例えばその各両端におい
て連結領域Ｄによって相互に連結してここから一方の電
極（52）を取り出すようにすることもできるなど種々の
変形変更をとり得る。
尚、図示した各例において各部の導電型をそれぞれ逆
の導電型に選定した構成とすることもできるなど上述し
た各例に限らず種々の変形変更を採り得るものである。
の導電型に選定した構成とすることもできるなど上述し
た各例に限らず種々の変形変更を採り得るものである。
上述したように本発明構成によれば、順方向バイアス
によるpn接合の大きな接合容量Cjを、SBD負荷切換型ECL
RAM装置において、そのSBDと並列に挿入するようにした
ことによってα線エラー対策と消去時の高速性を充分に
得ることができるものであり、またその構造は通常の半
導体製造技術で構成でき、また或る場合はECLRAMのセル
の本来の各素子形成と同工程で同時に容量構成の各部を
製造できることから装置の簡略化、製造過程の簡略化が
はかられる。
によるpn接合の大きな接合容量Cjを、SBD負荷切換型ECL
RAM装置において、そのSBDと並列に挿入するようにした
ことによってα線エラー対策と消去時の高速性を充分に
得ることができるものであり、またその構造は通常の半
導体製造技術で構成でき、また或る場合はECLRAMのセル
の本来の各素子形成と同工程で同時に容量構成の各部を
製造できることから装置の簡略化、製造過程の簡略化が
はかられる。
そして、接合容量Cjの単位面積当りの大きさは、ショ
ットキ障壁におけるそれMOS構造（SiO2の厚さ200Åの場
合）のそれに比し、数倍大きくできることから、この容
量形成部の占有面積の縮小化もはかられ超LSIの集積度
向上においても極めて有利となる。
ットキ障壁におけるそれMOS構造（SiO2の厚さ200Åの場
合）のそれに比し、数倍大きくできることから、この容
量形成部の占有面積の縮小化もはかられ超LSIの集積度
向上においても極めて有利となる。
第１図は本発明装置の一例の要部の断面図、第２図はそ
のメモリセルの等価回路図、第３図は本発明装置の他の
例の要部の断面図、第４図〜第９図はそれぞれ本発明装
置の各例の要部の略線的拡大断面図、第10図は第９図の
平面図、第11図は従来装置の等価回路図である。 （１）は半導体基体、（４）は半導体層、（５）は半導
体基板、SBDはショットキバリアダイオード、RLは負荷
抵抗、Ｑはバイポーラトランジスタ、Cjは接合容量であ
る。
のメモリセルの等価回路図、第３図は本発明装置の他の
例の要部の断面図、第４図〜第９図はそれぞれ本発明装
置の各例の要部の略線的拡大断面図、第10図は第９図の
平面図、第11図は従来装置の等価回路図である。 （１）は半導体基体、（４）は半導体層、（５）は半導
体基板、SBDはショットキバリアダイオード、RLは負荷
抵抗、Ｑはバイポーラトランジスタ、Cjは接合容量であ
る。
Claims (1)
- 【請求項１】ショットキー・バリア・ダイオード負荷切
換型エミッタ・カプルド・ロジック・ランダム・アクセ
ス・メモリ装置において、 該メモリ装置のセルの上記ショットキー・バリア・ダイ
オードと並列に順方向接続された接合容量を有するメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053788A JP2576489B2 (ja) | 1987-03-09 | 1987-03-09 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053788A JP2576489B2 (ja) | 1987-03-09 | 1987-03-09 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220566A JPS63220566A (ja) | 1988-09-13 |
| JP2576489B2 true JP2576489B2 (ja) | 1997-01-29 |
Family
ID=12952553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62053788A Expired - Fee Related JP2576489B2 (ja) | 1987-03-09 | 1987-03-09 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576489B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023273A (ja) * | 1988-06-17 | 1990-01-08 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234068A (ja) * | 1985-04-10 | 1986-10-18 | Nec Corp | バイポ−ラｒａｍ |
| JPS62125665A (ja) * | 1985-11-26 | 1987-06-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63100773A (ja) * | 1986-10-16 | 1988-05-02 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPS63128746A (ja) * | 1986-11-19 | 1988-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-03-09 JP JP62053788A patent/JP2576489B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63220566A (ja) | 1988-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5323055A (en) | Semiconductor device with buried conductor and interconnection layer | |
| US6255692B1 (en) | Trench-gate semiconductor device | |
| EP0018173B1 (en) | A programmable read-only memory device | |
| JPS6156627B2 (ja) | ||
| JPH0436466B2 (ja) | ||
| JPS61148866A (ja) | 改良されたエミツタ結合型論理回路バイポーラメモリセル | |
| US5416343A (en) | Semiconductor device provided with a number of programmable elements | |
| JP2576489B2 (ja) | メモリ装置 | |
| US4905078A (en) | Semiconductor device | |
| US4125853A (en) | Integrated circuit transistor | |
| JPS58186965A (ja) | トランジスタ | |
| US4829361A (en) | Semiconductor device | |
| JPS62123764A (ja) | 半導体装置 | |
| JPS63272076A (ja) | ヘテロ接合型バイポーラトランジスタ及びその製造方法並びにそれを用いたメモリセル | |
| JPS5951149B2 (ja) | バイポ−ラ半導体記憶装置 | |
| JPS61265867A (ja) | 半導体装置 | |
| JPS6212153A (ja) | バイポ−ラｒａｍセル及びその製造方法 | |
| JP3128958B2 (ja) | 半導体集積回路 | |
| JP2652951B2 (ja) | バイポーラ記憶装置 | |
| JPS6225264B2 (ja) | ||
| JP2864843B2 (ja) | バイポーラ型半導体記憶装置 | |
| JPS61111577A (ja) | バイポ−ラ半導体記憶装置 | |
| JPH01286356A (ja) | 半導体集積回路 | |
| JPH02278736A (ja) | 半導体装置 | |
| JPH0442832B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |