JPS6156627B2 - - Google Patents
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- JPS6156627B2 JPS6156627B2 JP14499978A JP14499978A JPS6156627B2 JP S6156627 B2 JPS6156627 B2 JP S6156627B2 JP 14499978 A JP14499978 A JP 14499978A JP 14499978 A JP14499978 A JP 14499978A JP S6156627 B2 JPS6156627 B2 JP S6156627B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H—ELECTRICITY
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- H01L2924/0001—Technical content checked by a classifier
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- Y10S257/91—Diode arrays, e.g. diode read-only memory array
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Description
【発明の詳細な説明】
本発明は、大部分が第１導電型の表面隣接表面
領域を有する半導体本体を具え、該表面隣接表面
領域内には第２導電型の複数個の互に平行な細条
状表面領域が設けられ、前記半導体本体の表面は
絶縁層で被覆され、該絶縁層上には前記細条状表
面領域と交差する複数個の互に平行な細条状導体
トラツクが設けられており、記憶情報に応じて前
記細条状導体トラツクと前記細条状表面領域の交
点の導体トラツクを前記絶縁層の窓を経てその交
点の細条状表面領域に整流接合により接続し得る
固定メモリを有する半導体装置に関するものであ
る。
領域を有する半導体本体を具え、該表面隣接表面
領域内には第２導電型の複数個の互に平行な細条
状表面領域が設けられ、前記半導体本体の表面は
絶縁層で被覆され、該絶縁層上には前記細条状表
面領域と交差する複数個の互に平行な細条状導体
トラツクが設けられており、記憶情報に応じて前
記細条状導体トラツクと前記細条状表面領域の交
点の導体トラツクを前記絶縁層の窓を経てその交
点の細条状表面領域に整流接合により接続し得る
固定メモリを有する半導体装置に関するものであ
る。
本発明は斯る装置の製造方法にも関するもので
ある。
ある。
上述した種類のメモリは一般に既知であり、文
献等においてROM（固定メモリ）と一般に称さ
れている。半導体本体内の細条状表面領域と絶縁
層上の導導体トラツクはそれらの交点の記憶位置
を選択し読取るためのアドレスラインと読取ライ
ンのクロスバーシステムを構成する。情報（論理
値１及び０）はアドレスラインと読取ラインの交
点にダイオード接続が存在するかしないか、或は
その逆に対応する。
献等においてROM（固定メモリ）と一般に称さ
れている。半導体本体内の細条状表面領域と絶縁
層上の導導体トラツクはそれらの交点の記憶位置
を選択し読取るためのアドレスラインと読取ライ
ンのクロスバーシステムを構成する。情報（論理
値１及び０）はアドレスラインと読取ラインの交
点にダイオード接続が存在するかしないか、或は
その逆に対応する。
一般に、上述の種類のメモリにおいては高速ダ
イオード、即ち短かいスイツチング時間及び／又
は短かい回復時間を有するダイオードを用いる必
要がある。斯る半導体装置自体は、“IEEE
International Solid State Circuits Conference
1977”PP118／119に掲載されているJ.F.Gunn等
の論文“Ａ Bipolar 16K ROM Utlizing
Schottky Diode Cells”から既知である。この論
文に記載されている半導体メモリにおいては、導
体トラツク（ワードライン）を絶縁層の窓内にお
いて半導体本体内の細条状表面領域と整流シヨツ
トキー接合を形成する金属の細条で形成してい
る。細条状表面領域（ビツトライン）は３個の副
領域、即ち金属トラツクとシヨツトキー接合を形
成する比較的低不純物濃度の中心領域と、その両
側の比較的高不純物濃度の２領域とから成る。こ
の構造は比較的コンパクトで、前記論文中に記載
されているように、その製造に標準パイポーラ技
術を用いることができる利点がある。この結果、
メモリを選択及び／又は読取るため及び更には記
憶情報を更に処理するために必要とされるトラン
ジスタのような他の回路素子を通常望まれている
ように同一半導体本体内に集積することができ
る。
イオード、即ち短かいスイツチング時間及び／又
は短かい回復時間を有するダイオードを用いる必
要がある。斯る半導体装置自体は、“IEEE
International Solid State Circuits Conference
1977”PP118／119に掲載されているJ.F.Gunn等
の論文“Ａ Bipolar 16K ROM Utlizing
Schottky Diode Cells”から既知である。この論
文に記載されている半導体メモリにおいては、導
体トラツク（ワードライン）を絶縁層の窓内にお
いて半導体本体内の細条状表面領域と整流シヨツ
トキー接合を形成する金属の細条で形成してい
る。細条状表面領域（ビツトライン）は３個の副
領域、即ち金属トラツクとシヨツトキー接合を形
成する比較的低不純物濃度の中心領域と、その両
側の比較的高不純物濃度の２領域とから成る。こ
の構造は比較的コンパクトで、前記論文中に記載
されているように、その製造に標準パイポーラ技
術を用いることができる利点がある。この結果、
メモリを選択及び／又は読取るため及び更には記
憶情報を更に処理するために必要とされるトラン
ジスタのような他の回路素子を通常望まれている
ように同一半導体本体内に集積することができ
る。
この既知の装置では、中心副領域の両側にシヨ
ツトキー接合から横方向に離間して位置し、ビツ
トラインの抵抗値を決定する高不純物濃度副領域
は、高不純物濃度領域を中心領域とした仮想の場
合に比べて遥かに大きなスペースを占有する。も
つとも、このように高不純物濃度領域を中心領域
とすることは不可能である。なぜなら、良好且つ
高信頼度のシヨツトキー接合は比較的高オームの
半導体材料上にのみ形成することができるのであ
つて、低オームの半導体材料上にはオーム接触
（即ち非整流接触）が得られるのみであるからで
ある。
ツトキー接合から横方向に離間して位置し、ビツ
トラインの抵抗値を決定する高不純物濃度副領域
は、高不純物濃度領域を中心領域とした仮想の場
合に比べて遥かに大きなスペースを占有する。も
つとも、このように高不純物濃度領域を中心領域
とすることは不可能である。なぜなら、良好且つ
高信頼度のシヨツトキー接合は比較的高オームの
半導体材料上にのみ形成することができるのであ
つて、低オームの半導体材料上にはオーム接触
（即ち非整流接触）が得られるのみであるからで
ある。
本発明の目的は、半導体本体内に拡散又はイオ
ン注入したビツトラインを低い固有抵抗の単一の
表面領域で形成し、その両側に低オーム領域を必
要としないようにして占有スペースを著しく小さ
くした固定メモリを有する半導体装置を提供せん
とするにある。
ン注入したビツトラインを低い固有抵抗の単一の
表面領域で形成し、その両側に低オーム領域を必
要としないようにして占有スペースを著しく小さ
くした固定メモリを有する半導体装置を提供せん
とするにある。
本発明の他の目的は、トランジスタのような他
の回路素子も同一半導体本体内に設けることがで
きるようにした特にコンパクトな構造の固定メモ
リを有する半導体装置の製造方法を提供せんとす
るにある。
の回路素子も同一半導体本体内に設けることがで
きるようにした特にコンパクトな構造の固定メモ
リを有する半導体装置の製造方法を提供せんとす
るにある。
本発明は、ビツトラインとシヨツトキー接合を
形成しないでpn接合を形成する堆積半導体材料
から成るワードラインを設けることにより高不純
物濃度のビツトラインに対してもROMのマトリ
ツクスダイオードとして用い得る良好な整流接合
を得ることができるという事実を確かめ、これに
基づいて為したものである。
形成しないでpn接合を形成する堆積半導体材料
から成るワードラインを設けることにより高不純
物濃度のビツトラインに対してもROMのマトリ
ツクスダイオードとして用い得る良好な整流接合
を得ることができるという事実を確かめ、これに
基づいて為したものである。
本発明半導体装置は、少くとも前記窓の区域に
おいて前記導体トラツクを前記窓内の半導体本体
表面上に堆積された半導体材料で形成し、その半
導体材料は前記細条状表面領域と反対導電型の第
１導電型として前記窓の区域における整流接合を
pn接合で形成したことを特徴とする。
おいて前記導体トラツクを前記窓内の半導体本体
表面上に堆積された半導体材料で形成し、その半
導体材料は前記細条状表面領域と反対導電型の第
１導電型として前記窓の区域における整流接合を
pn接合で形成したことを特徴とする。
本発明半導体装置においては金属―半導体接合
の場合のように整流接合の代りにオーム接触が形
成されることはないので、細条状表面領域の不純
物濃度を所望の如く十分高く選択することができ
る。従つて上述の既知の装置のように高不純物濃
度の副領域を必要としないため、上述の既知の装
置に比べて著しいスペースの節約が得られる。
の場合のように整流接合の代りにオーム接触が形
成されることはないので、細条状表面領域の不純
物濃度を所望の如く十分高く選択することができ
る。従つて上述の既知の装置のように高不純物濃
度の副領域を必要としないため、上述の既知の装
置に比べて著しいスペースの節約が得られる。
窓内及び絶縁層上に堆積する半導体材料は多結
晶構造とするのが有利である。
晶構造とするのが有利である。
この多結晶材料を堆積する処理工程は比較的低
温度、即ち半導体本体内に既に設けられている回
路素子の特性に悪影響を与えないような低温度で
実施するのが有利である。単結晶半導体本体から
多結晶材料内に注入される電荷キヤリアは、一般
に単結晶材料内よりも多結晶材料内に著しく多数
の再結合中心が存在する結果、多結晶材料により
ダイオードの高不純物単結晶部分に注入される電
荷キヤリアと同様に急速に再結合するため、上述
の種類のダイオードの回復時間は一般に短かく、
従つて装置の動作速度が高くなる。
温度、即ち半導体本体内に既に設けられている回
路素子の特性に悪影響を与えないような低温度で
実施するのが有利である。単結晶半導体本体から
多結晶材料内に注入される電荷キヤリアは、一般
に単結晶材料内よりも多結晶材料内に著しく多数
の再結合中心が存在する結果、多結晶材料により
ダイオードの高不純物単結晶部分に注入される電
荷キヤリアと同様に急速に再結合するため、上述
の種類のダイオードの回復時間は一般に短かく、
従つて装置の動作速度が高くなる。
本発明においては金属層を各ダイオードの上方
の堆積半導体材料上に設けるとダイオードの速度
が更に改善され有利であることが実験の結果証明
された。その理由は、金属層により堆積半導体材
料中に多数の再結合中心が誘発され、これら再結
合中心は、堆積半導体材料が通常の厚さ（約0.5
μｍ）の場合、pn接合に十分近接して位置して
注入された電荷キヤリアの寿命が短かくなるため
であると説明することができる。
の堆積半導体材料上に設けるとダイオードの速度
が更に改善され有利であることが実験の結果証明
された。その理由は、金属層により堆積半導体材
料中に多数の再結合中心が誘発され、これら再結
合中心は、堆積半導体材料が通常の厚さ（約0.5
μｍ）の場合、pn接合に十分近接して位置して
注入された電荷キヤリアの寿命が短かくなるため
であると説明することができる。
この金属層は前記導体トラツクの全長又は少く
とも略々全長に亘り延在させて導体トラツクの抵
抗値を低い値に維持するのが有利である。この場
合、堆積半導体材料を絶縁層の窓内に位置する各
別のスポツト状に設けることができる。しかし、
好適例では各半導体トラツクを、その全長に亘り
絶縁層の窓内及び絶縁層上を延在する第１導電型
の半導体材料トラツクと、該半導体材料トラツク
上にその全長に亘り設けた金属トラツクの２重層
で構成する。この場合平坦な構造が得られる利点
がある。低漂遊容量及び良好な（高い）降服電圧
を有するダイオードを得るためには、多結晶材料
の不純物濃度を最大で1018原子／cm3とするのが好
適である。細条状表面領域の表面不純物濃度は少
くとも1019原子／cm3に選択して細条状表面領域の
直列抵抗値を低くするとともに高い再結合速度が
得られるようにする。
とも略々全長に亘り延在させて導体トラツクの抵
抗値を低い値に維持するのが有利である。この場
合、堆積半導体材料を絶縁層の窓内に位置する各
別のスポツト状に設けることができる。しかし、
好適例では各半導体トラツクを、その全長に亘り
絶縁層の窓内及び絶縁層上を延在する第１導電型
の半導体材料トラツクと、該半導体材料トラツク
上にその全長に亘り設けた金属トラツクの２重層
で構成する。この場合平坦な構造が得られる利点
がある。低漂遊容量及び良好な（高い）降服電圧
を有するダイオードを得るためには、多結晶材料
の不純物濃度を最大で1018原子／cm3とするのが好
適である。細条状表面領域の表面不純物濃度は少
くとも1019原子／cm3に選択して細条状表面領域の
直列抵抗値を低くするとともに高い再結合速度が
得られるようにする。
本発明は、更に、大部分が第１導電型の表面隣
接表面領域を有する半導体本体に複数個の第２導
電型の互に平行な細条状表面領域を設け、該半導
体本体の表面上に絶縁層を形成し、該絶縁層上に
前記細条状表面領域と交差する複数個の互に平行
な細条状導体トラツクを形成し、該導体トラツク
と前記細条状表面領域との交点の区域において前
記絶縁層に情報に応じて窓をあけ、該窓を介して
前記導体トラツクを前記細条状表面領域に整流接
合により接続するようにした固定メモリ
（ROM）を有する半導体装置の製造方法にも関す
るものであり、本発明方法は、少くとも前記窓の
区域において前記導体トラツクは、前記窓内の半
導体本体の露出表面上に堆積され、前記窓の区域
において前記細条状表面領域と整流pn接合を形
成する、前記細条状表面領域の導電型と反対導電
型の第１導電型の半導体材料の形態に設けること
を特徴とする。前記半導体材料は多結晶形態に設
けるのが好適である。
接表面領域を有する半導体本体に複数個の第２導
電型の互に平行な細条状表面領域を設け、該半導
体本体の表面上に絶縁層を形成し、該絶縁層上に
前記細条状表面領域と交差する複数個の互に平行
な細条状導体トラツクを形成し、該導体トラツク
と前記細条状表面領域との交点の区域において前
記絶縁層に情報に応じて窓をあけ、該窓を介して
前記導体トラツクを前記細条状表面領域に整流接
合により接続するようにした固定メモリ
（ROM）を有する半導体装置の製造方法にも関す
るものであり、本発明方法は、少くとも前記窓の
区域において前記導体トラツクは、前記窓内の半
導体本体の露出表面上に堆積され、前記窓の区域
において前記細条状表面領域と整流pn接合を形
成する、前記細条状表面領域の導電型と反対導電
型の第１導電型の半導体材料の形態に設けること
を特徴とする。前記半導体材料は多結晶形態に設
けるのが好適である。
図面につき本発明を説明する。
第１図は本発明が関連する固定半導体メモリの
一例の回路を示す。マトリツクス構造はそのまゝ
にして他の種々の回路を用いることもできる。本
例装置は（垂直）読取／ビツトラインBL1〜BL4
と（水平）アドレス／ワードラインWL1〜WL4の
クロスバーシステムを具える。情報はこれらワー
ドラインとビツトラインの交点に配置したダイオ
ードマトリツクスで形成する。所定の交点のワー
ドラインとビツトラインとの間にダイオードがあ
るかないかが論理値“１”及び“０”又は逆に
“０”及び“１”を表わす。クロバーシステム内
のダイオードの位置をＤxyで表わし、脚符Ｘはそ
のダイオードが位置する行を、ｙはそのダイオー
ドが位置する列を表わす。ビツトラインBL1〜
BL4は電流ｉを供給する電流源１にトランジスタ
T1〜T4を介して接続する。ビツトラインの反対
側はトランジスタT5〜T8及び負荷抵抗Rlを経て
電源の正端子に接続する。トランジスタT5〜T8
のベースは基準電圧Vrefに共通に接続する。ワ
ードラインWL1〜WL4は選択トランジスタT9〜
T12のエミツタに接続する。列についての選択は
トランジスタT1〜T4により、行についての選択
はトランジスタT9〜T12により行なうことができ
る。例えば、記憶位置D12を読取る必要があると
きは、ビツトラインBL2をトランジスタT2により
選択すると共にワードラインWL1をトランジスタ
T9により選択することができる。この際、トラ
ンジスタT9のベースにはVrefより大きい選択電
圧Vselを供給し、選択すべきでないワードライ
ンのトランジスタT10〜T12のベースにはVrefよ
り小さい電圧Vdselを供給する。Vselは充分高く
（例えばVrefより1400ｍＶ高く）選択して電流ｉ
がトランジスタT9のコレクタからワードライン
WL1、ダイオードD12を経てトランジスタT2に流
れるようにして出力端子２に比較的高い電圧、即
ち論理値“１”が読取れるようにすることができ
る。しかし、ビツトラインBL2とワードライン
WL2を選択したときは、これらラインの交点BL2
―WL2にはダイオードがないので電流ｉは導通ト
ランジスタT6から供給される。この場合には出
力端子２の電圧は低下し、論理値“０”が読取ら
れる。このようにして第１図に示す４×４マトリ
ツクスの任意の交点を選択し、読取ることができ
る。記憶位置をこのように形成された４×４マト
リツクスよりも著しく多くした特定の例は、第１
図に示すマトリツクスを、例えば水平方向のライ
ン数を増大すると共に垂直方向のライン長を増大
して拡張することにより簡単に得ることができ
る。数ビツトを同時に読取り得るようにした他の
構成も可能であること勿論である。
一例の回路を示す。マトリツクス構造はそのまゝ
にして他の種々の回路を用いることもできる。本
例装置は（垂直）読取／ビツトラインBL1〜BL4
と（水平）アドレス／ワードラインWL1〜WL4の
クロスバーシステムを具える。情報はこれらワー
ドラインとビツトラインの交点に配置したダイオ
ードマトリツクスで形成する。所定の交点のワー
ドラインとビツトラインとの間にダイオードがあ
るかないかが論理値“１”及び“０”又は逆に
“０”及び“１”を表わす。クロバーシステム内
のダイオードの位置をＤxyで表わし、脚符Ｘはそ
のダイオードが位置する行を、ｙはそのダイオー
ドが位置する列を表わす。ビツトラインBL1〜
BL4は電流ｉを供給する電流源１にトランジスタ
T1〜T4を介して接続する。ビツトラインの反対
側はトランジスタT5〜T8及び負荷抵抗Rlを経て
電源の正端子に接続する。トランジスタT5〜T8
のベースは基準電圧Vrefに共通に接続する。ワ
ードラインWL1〜WL4は選択トランジスタT9〜
T12のエミツタに接続する。列についての選択は
トランジスタT1〜T4により、行についての選択
はトランジスタT9〜T12により行なうことができ
る。例えば、記憶位置D12を読取る必要があると
きは、ビツトラインBL2をトランジスタT2により
選択すると共にワードラインWL1をトランジスタ
T9により選択することができる。この際、トラ
ンジスタT9のベースにはVrefより大きい選択電
圧Vselを供給し、選択すべきでないワードライ
ンのトランジスタT10〜T12のベースにはVrefよ
り小さい電圧Vdselを供給する。Vselは充分高く
（例えばVrefより1400ｍＶ高く）選択して電流ｉ
がトランジスタT9のコレクタからワードライン
WL1、ダイオードD12を経てトランジスタT2に流
れるようにして出力端子２に比較的高い電圧、即
ち論理値“１”が読取れるようにすることができ
る。しかし、ビツトラインBL2とワードライン
WL2を選択したときは、これらラインの交点BL2
―WL2にはダイオードがないので電流ｉは導通ト
ランジスタT6から供給される。この場合には出
力端子２の電圧は低下し、論理値“０”が読取ら
れる。このようにして第１図に示す４×４マトリ
ツクスの任意の交点を選択し、読取ることができ
る。記憶位置をこのように形成された４×４マト
リツクスよりも著しく多くした特定の例は、第１
図に示すマトリツクスを、例えば水平方向のライ
ン数を増大すると共に垂直方向のライン長を増大
して拡張することにより簡単に得ることができ
る。数ビツトを同時に読取り得るようにした他の
構成も可能であること勿論である。
記憶位置が多数であることと関連して、各ダイ
オードはできるだけ小さくして半導装置の総合寸
法を許容限界値内に維持することが重要である。
更に、装置が動作し得る速度と関連して、各ダイ
オードは小型にすることに加えて高速動作するも
の、即ち短かい回復時間を示すものとすることが
重要である。更に、これらダイオードの製造処理
は、これらダイオードと一緒にトランジスタT1
〜T12、電流源１、負荷抵抗Rl等の他の回路素子
も同一半導体本体に集積し得るようにするのが好
適である。
オードはできるだけ小さくして半導装置の総合寸
法を許容限界値内に維持することが重要である。
更に、装置が動作し得る速度と関連して、各ダイ
オードは小型にすることに加えて高速動作するも
の、即ち短かい回復時間を示すものとすることが
重要である。更に、これらダイオードの製造処理
は、これらダイオードと一緒にトランジスタT1
〜T12、電流源１、負荷抵抗Rl等の他の回路素子
も同一半導体本体に集積し得るようにするのが好
適である。
本発明装置の第１の例を第２〜第４図について
説明する。第２図は第１図に示す４×４ダイオー
ドマトリツクスを具える半導体本体部分の平面図
を示す。本例装置はシリコンの半導体本体１０を
具える。その半導体本体の表面１１には所定の導
電型の表面領域１２が存在する。本例ではこの表
面領域はＰ導電型とするが、この導電型は後述す
る領域と共に反対の導電型にしてもよいこと勿論
である。多数の第２導電型、従つてｎ導電型の略
略平行な細条状表面領域をＰ型表面領域１２内に
設ける。これらｎ型細条領域１３は第１図の読
取／ビツトラインBL1〜BL4に相当するので第２
〜第４図でもこれら領域に同一の符号を付した。
説明する。第２図は第１図に示す４×４ダイオー
ドマトリツクスを具える半導体本体部分の平面図
を示す。本例装置はシリコンの半導体本体１０を
具える。その半導体本体の表面１１には所定の導
電型の表面領域１２が存在する。本例ではこの表
面領域はＰ導電型とするが、この導電型は後述す
る領域と共に反対の導電型にしてもよいこと勿論
である。多数の第２導電型、従つてｎ導電型の略
略平行な細条状表面領域をＰ型表面領域１２内に
設ける。これらｎ型細条領域１３は第１図の読
取／ビツトラインBL1〜BL4に相当するので第２
〜第４図でもこれら領域に同一の符号を付した。
表面１１は絶縁層１４（第２図には示してな
い）で被覆する。本例ではこの層１４を酸化珪素
とするが、他の絶縁材料、例えば窒化珪素或は
種々の材料の複合層を用いることもできること勿
論である。絶縁材料の代りに、ドナー又はアクセ
プタを全く又は殆んど含まない例えば多結晶シリ
コン材料（できれば酸素を添加したもの）のよう
な半絶縁材料を用いることもできる。
い）で被覆する。本例ではこの層１４を酸化珪素
とするが、他の絶縁材料、例えば窒化珪素或は
種々の材料の複合層を用いることもできること勿
論である。絶縁材料の代りに、ドナー又はアクセ
プタを全く又は殆んど含まない例えば多結晶シリ
コン材料（できれば酸素を添加したもの）のよう
な半絶縁材料を用いることもできる。
多数の平行な細条状導体トラツク１５を絶縁層
１４上に設け、これを細条状表面領域１３と交差
させる。第１図のワードラインWL1〜WL4に相当
するこれら導体トラツク１５は情報に応じて整流
接合により細条状表面領域１３に接続する。
１４上に設け、これを細条状表面領域１３と交差
させる。第１図のワードラインWL1〜WL4に相当
するこれら導体トラツク１５は情報に応じて整流
接合により細条状表面領域１３に接続する。
この目的のために、本発明では、これら導体ト
ラツク１５を少くとも酸化層１４の窓１６の区
域、即ち前記整流接合を形成すべき区域において
は絶縁層１４上及びその窓１６内に堆積された半
導体材料１７の形態に設ける。本例ではこの半導
体材料１７をワードライン１５の全長に亘り延在
させる。しかし、他の例では半導体材料１７を主
として酸化珪素層１４の窓１６内のみに設けるこ
ともできる。
ラツク１５を少くとも酸化層１４の窓１６の区
域、即ち前記整流接合を形成すべき区域において
は絶縁層１４上及びその窓１６内に堆積された半
導体材料１７の形態に設ける。本例ではこの半導
体材料１７をワードライン１５の全長に亘り延在
させる。しかし、他の例では半導体材料１７を主
として酸化珪素層１４の窓１６内のみに設けるこ
ともできる。
半導体材料１７はｎ型表面領域１３の導電型と
反対の第１導電型、即ちＰ導電型とする。これら
Ｐ導電型細条１７は窓１６内において整流pn接
合Ｊ（第３及び第４図）を形成し、これらは第１
図の回路図のダイオードＤに相当する。
反対の第１導電型、即ちＰ導電型とする。これら
Ｐ導電型細条１７は窓１６内において整流pn接
合Ｊ（第３及び第４図）を形成し、これらは第１
図の回路図のダイオードＤに相当する。
窓１６の寸法のみにより略々決まるこれらダイ
オードの寸法は極めて小さくすることができるた
め、装置の実装密度を極めて高くすることができ
る。また、ダイオードが小さいこと及びその漂遊
容量が小さいことから、比較的高い動作速度を得
ることができる。
オードの寸法は極めて小さくすることができるた
め、装置の実装密度を極めて高くすることができ
る。また、ダイオードが小さいこと及びその漂遊
容量が小さいことから、比較的高い動作速度を得
ることができる。
細条状半導体層１７は多結晶形態に設けて、整
流接合Ｊを少くとも略々完全に細条１７の多結晶
材料と半導体本体１０の単結晶材料との接合とす
る。単結晶半導体材料から多結晶半導体材料中に
注入された電荷キヤリヤは、多結晶半導体材料中
に比較的多数の再結合中心が存在する結果、急速
に消滅する。多結晶半導体材料により高不純物濃
度のｎ型領域１３中に注入された正孔も、領域１
３が高不純物濃度である結果、その寿命が比較的
短かい。これがため、ダイオードＪは短かい回復
時間、従つて高速度を示す。
流接合Ｊを少くとも略々完全に細条１７の多結晶
材料と半導体本体１０の単結晶材料との接合とす
る。単結晶半導体材料から多結晶半導体材料中に
注入された電荷キヤリヤは、多結晶半導体材料中
に比較的多数の再結合中心が存在する結果、急速
に消滅する。多結晶半導体材料により高不純物濃
度のｎ型領域１３中に注入された正孔も、領域１
３が高不純物濃度である結果、その寿命が比較的
短かい。これがため、ダイオードＪは短かい回復
時間、従つて高速度を示す。
ｎ型表面領域１３の不純物濃度は多結晶細条１
７の不純物濃度の少くとも10倍に選択する。
７の不純物濃度の少くとも10倍に選択する。
この結果、ダイオードの漂遊容量を低く維持す
ることができ、このことは装置の読取速度に対し
重要である。追加の利点は、多結晶材料内の不純
物濃度が低い結果として高い降服電圧が得られる
点にある。
ることができ、このことは装置の読取速度に対し
重要である。追加の利点は、多結晶材料内の不純
物濃度が低い結果として高い降服電圧が得られる
点にある。
ビツトラインBLの直列抵抗値をできるだけ最
低にするために、領域１３の表面濃度を少くとも
1019原子／cm3に選択した。この表面濃度の特定の
値は1019〜1020ドナー／cm3である。ワードライン
WLの直列抵抗値は、導体トラツク１５を多結晶
半導体トラツク１７に加えてその上に設けられた
良導電材料（例えばアルミニウム）の細条１８を
具える２重層として構成することにより低い値に
維持することができる。この場合、多結晶層１７
の固有抵抗はワードラインWLの直列抵抗値に殆
んど影響を与えないため、多結晶層の不純物濃度
は低い値、特に1018原子／cm3以下に選択すること
ができ、これは上述したダイオードの特性のため
に所望のことである。この不純物濃度の特定の値
は1015〜1017原子／cm3である。
低にするために、領域１３の表面濃度を少くとも
1019原子／cm3に選択した。この表面濃度の特定の
値は1019〜1020ドナー／cm3である。ワードライン
WLの直列抵抗値は、導体トラツク１５を多結晶
半導体トラツク１７に加えてその上に設けられた
良導電材料（例えばアルミニウム）の細条１８を
具える２重層として構成することにより低い値に
維持することができる。この場合、多結晶層１７
の固有抵抗はワードラインWLの直列抵抗値に殆
んど影響を与えないため、多結晶層の不純物濃度
は低い値、特に1018原子／cm3以下に選択すること
ができ、これは上述したダイオードの特性のため
に所望のことである。この不純物濃度の特定の値
は1015〜1017原子／cm3である。
金属層１８の追加の利点は、既に述べたように
ダイオードの速度が更に増大することであり、こ
れは金属層１８により半導体材料１７内に再結合
中心が形成されるためであるものと思われる。従
つて、多結晶トラツク１７をワードライン１５の
抵抗値に関し、金属トラツクが不要となる程度に
低オームに形成する場合でもトラツク１７の少く
とも窓１６上方の部分には金属（例えばアルミニ
ウム）を設けるのが有利である。
ダイオードの速度が更に増大することであり、こ
れは金属層１８により半導体材料１７内に再結合
中心が形成されるためであるものと思われる。従
つて、多結晶トラツク１７をワードライン１５の
抵抗値に関し、金属トラツクが不要となる程度に
低オームに形成する場合でもトラツク１７の少く
とも窓１６上方の部分には金属（例えばアルミニ
ウム）を設けるのが有利である。
上述の多結晶―単結晶接合は、その速度及び寸
法（例えば10×10mm2又はそれ以下）並びに領域１
３を極めて接近して設けることができる点から、
上述した種類の固定メモリの記憶素子として特に
好適である。更に、これらダイオードの製造と慣
例の集積回路におけるバイポーラトランジスタの
製造は共通するから、トランジスタT1〜T12（第
１図）を具える周辺電子回路をこれらダイオード
と一緒に共通の半導体本体内に設けることができ
る。これを説明するため、第５ａ及び第５ｂ図に
その製造工程中における装置の２部分の断面図を
示す。第５ａ図に示す断面図は第４図に示す断面
図に対応するが、第５ｂ図はトランジスタを具え
る装置部分の断面図を示す。
法（例えば10×10mm2又はそれ以下）並びに領域１
３を極めて接近して設けることができる点から、
上述した種類の固定メモリの記憶素子として特に
好適である。更に、これらダイオードの製造と慣
例の集積回路におけるバイポーラトランジスタの
製造は共通するから、トランジスタT1〜T12（第
１図）を具える周辺電子回路をこれらダイオード
と一緒に共通の半導体本体内に設けることができ
る。これを説明するため、第５ａ及び第５ｂ図に
その製造工程中における装置の２部分の断面図を
示す。第５ａ図に示す断面図は第４図に示す断面
図に対応するが、第５ｂ図はトランジスタを具え
る装置部分の断面図を示す。
出発材料は集積回路に通常用いられている、１
〜100Ωcmの固有抵抗を有するＰ型基板１と、そ
の上に約３μｍの厚さに堆積された0.1〜10Ωcm
の固有抵抗を有するｎ型エピタキシヤル層２０と
から成る半導体本体１０とすることができる。バ
イポーラトランジスタを設ける区域には第５ｂ図
に示すように高不純物濃度の埋込ｎ型コレクタ領
域２１を基板１９とエピタキシヤル層２０との界
面に形成することができる。
〜100Ωcmの固有抵抗を有するＰ型基板１と、そ
の上に約３μｍの厚さに堆積された0.1〜10Ωcm
の固有抵抗を有するｎ型エピタキシヤル層２０と
から成る半導体本体１０とすることができる。バ
イポーラトランジスタを設ける区域には第５ｂ図
に示すように高不純物濃度の埋込ｎ型コレクタ領
域２１を基板１９とエピタキシヤル層２０との界
面に形成することができる。
エピタキシヤル層２０内には互に分離した島を
通常の如く分離領域２２により形成することがで
きる。本例では深いＰ型領域、即ち基板まで延在
するＰ型領域を島分離領域２２として用いる。し
かし、他の例ではこのＰ型領域を絶縁材料（例え
ば酸化珪素）の領域又はエピタキシヤル層２０に
食刻した条溝と置換することもできる。
通常の如く分離領域２２により形成することがで
きる。本例では深いＰ型領域、即ち基板まで延在
するＰ型領域を島分離領域２２として用いる。し
かし、他の例ではこのＰ型領域を絶縁材料（例え
ば酸化珪素）の領域又はエピタキシヤル層２０に
食刻した条溝と置換することもできる。
次いで第５ｂ図に示すnpnトランジスタのベー
ス領域２３を硼素の拡散により形成する。この領
域は1018〜1019原子／cm3の通常の表面濃度及び1.5
μｍの深さを有するものとする。これと同時にＰ
型表面領域１２を形成することができ、この表面
領域内に次の工程でビツトラインBLを形成す
る。領域１２を低い不純物濃度とするのが望まし
い場合には、この領域の形成に別個の不純物拡散
工程を用いることができること勿論である。次い
でn+エミツタ領域２４及びコレクタ接点領域２
５を既知のマスク拡散法を用いて設けることがで
きる（第５ｂ図）。領域２４，２５の表面濃度は
1019〜1020原子／cm3とし、深さは約１μｍとす
る。このエミツタ拡散と同時に又は別の工程で
n+型ビツトライン１３を設けることができる。
斯くして比較的低い抵抗値のビツトラインを得る
ことができ、その特定の値は５〜15Ω／口であ
る。
ス領域２３を硼素の拡散により形成する。この領
域は1018〜1019原子／cm3の通常の表面濃度及び1.5
μｍの深さを有するものとする。これと同時にＰ
型表面領域１２を形成することができ、この表面
領域内に次の工程でビツトラインBLを形成す
る。領域１２を低い不純物濃度とするのが望まし
い場合には、この領域の形成に別個の不純物拡散
工程を用いることができること勿論である。次い
でn+エミツタ領域２４及びコレクタ接点領域２
５を既知のマスク拡散法を用いて設けることがで
きる（第５ｂ図）。領域２４，２５の表面濃度は
1019〜1020原子／cm3とし、深さは約１μｍとす
る。このエミツタ拡散と同時に又は別の工程で
n+型ビツトライン１３を設けることができる。
斯くして比較的低い抵抗値のビツトラインを得る
ことができ、その特定の値は５〜15Ω／口であ
る。
Ｐ型多結晶材料１７を堆積するために、酸化層
１４の、ワードラインとビツトラインをダイオー
ドで相互接続すべき個所に窓を食刻する。（第５
ａ図）。第５ｂ図に示すように、トランジスタ上
方の酸化層１４には窓１６を設けない。しかし、
必要に応じ、ベース接点窓をＰ型ベース領域１３
の上方に形成してこの窓を介してこのベース領域
にベース接点を設けることができるようにするこ
ともできる。本例ではベース、エミツタ及びコレ
クタ接点はアルミニウム接点の形態に設ける。
１４の、ワードラインとビツトラインをダイオー
ドで相互接続すべき個所に窓を食刻する。（第５
ａ図）。第５ｂ図に示すように、トランジスタ上
方の酸化層１４には窓１６を設けない。しかし、
必要に応じ、ベース接点窓をＰ型ベース領域１３
の上方に形成してこの窓を介してこのベース領域
にベース接点を設けることができるようにするこ
ともできる。本例ではベース、エミツタ及びコレ
クタ接点はアルミニウム接点の形態に設ける。
酸化層１４は第３及び第４図には明瞭のため均
一な厚さの層として示すが、実際上は種々の処理
の結果として第５ａ及び第５ｂ図に示すように不
均一な厚さを有する点に留意されたい。
一な厚さの層として示すが、実際上は種々の処理
の結果として第５ａ及び第５ｂ図に示すように不
均一な厚さを有する点に留意されたい。
次いで多結晶シリコン材料１７を酸化層１４及
び窓１６内に堆積してワードライン１５を得る。
層１７の厚さは約0.5μｍとし、その不純物濃度
は最大で1018硼素原子／cm3とする。高温処理は不
要であり、このことはトランジスタT1〜T12のよ
うな他の回路素子の特性に関し有利である。
び窓１６内に堆積してワードライン１５を得る。
層１７の厚さは約0.5μｍとし、その不純物濃度
は最大で1018硼素原子／cm3とする。高温処理は不
要であり、このことはトランジスタT1〜T12のよ
うな他の回路素子の特性に関し有利である。
次の処理工程においてエミツタ領域２４、ベー
ス領域２３及びコレクタ領域２５の上方に接点窓
を設け、斯る後にエミツタ、ベース及びコレクタ
接点を通常の如くアルミニウムの堆積により形成
する。これと同時にアルミニウムトラツク１８を
多結晶細条１７上に設けてワードライン１５の直
列抵抗値を低減する。
ス領域２３及びコレクタ領域２５の上方に接点窓
を設け、斯る後にエミツタ、ベース及びコレクタ
接点を通常の如くアルミニウムの堆積により形成
する。これと同時にアルミニウムトラツク１８を
多結晶細条１７上に設けてワードライン１５の直
列抵抗値を低減する。
上述の第１例では、ビツトラインをエミツタ拡
散中に設けた高不純物濃度の低オーム領域１３で
形成した。第６図は第１の例に対し僅かに変形し
た例の、第３図に示す断面図に対応する断面図を
示す。第３図に示す素子と対応する素子は第３図
と同一の符号で示す。本例ではビツトラインをｎ
型領域の代りにＰ型表面領域３０で形成すると共
に、多結晶層１７をｎ型とする。Ｐ型領域３０は
ｎ型エピタキシヤル層２０内に直接設け、エピタ
キシヤル層の中間部分で互に分離する。Ｐ型領域
３０はエピタキシヤル層２０の厚さ全体に亘り延
在させると共にＰ型基板から高不純物ｎ型埋込層
３１で分離する。
散中に設けた高不純物濃度の低オーム領域１３で
形成した。第６図は第１の例に対し僅かに変形し
た例の、第３図に示す断面図に対応する断面図を
示す。第３図に示す素子と対応する素子は第３図
と同一の符号で示す。本例ではビツトラインをｎ
型領域の代りにＰ型表面領域３０で形成すると共
に、多結晶層１７をｎ型とする。Ｐ型領域３０は
ｎ型エピタキシヤル層２０内に直接設け、エピタ
キシヤル層の中間部分で互に分離する。Ｐ型領域
３０はエピタキシヤル層２０の厚さ全体に亘り延
在させると共にＰ型基板から高不純物ｎ型埋込層
３１で分離する。
第６図に示す装置は第１の例について述べた処
理に略々等しい処理で製造することができる。即
ち、領域３１は第５ｂ図に示す埋込コレクタ領域
２１と同時に設けることができ、Ｐ型領域３０は
Ｐ型分離領域２２と同時に設けることができる。
しかし、本例ではＰ型多結晶層１７の代りにｎ型
多結晶層を設ける。
理に略々等しい処理で製造することができる。即
ち、領域３１は第５ｂ図に示す埋込コレクタ領域
２１と同時に設けることができ、Ｐ型領域３０は
Ｐ型分離領域２２と同時に設けることができる。
しかし、本例ではＰ型多結晶層１７の代りにｎ型
多結晶層を設ける。
Ｐ型領域３０を分離領域２２と同時に設けるこ
とにより低直列抵抗値のビツトラインを得ること
ができる。その抵抗値の特定の値は、５〜15Ω／
口である。更に、前記領域３０は比較的高い不純
物濃度を有するため、ｎ型多結晶層内の不純物濃
度を前例と同様に比較的低くすると（例えば1017
原子／cm3）、高速ダイオードＪが得られ、これら
ダイオードも小形であるため固定メモリの記憶素
子として特に好適である。
とにより低直列抵抗値のビツトラインを得ること
ができる。その抵抗値の特定の値は、５〜15Ω／
口である。更に、前記領域３０は比較的高い不純
物濃度を有するため、ｎ型多結晶層内の不純物濃
度を前例と同様に比較的低くすると（例えば1017
原子／cm3）、高速ダイオードＪが得られ、これら
ダイオードも小形であるため固定メモリの記憶素
子として特に好適である。
第７ａ及び７ｂ図は本発明の第３の例の、第５
ａ及び第５ｂ図に示す断面図と対応する断面図で
ある。本例では半導体本体１０を前述の第１及び
第２の例のようにｎ型エピタキシヤル層２０を具
えるものとする代りにＰ型エピタキシヤル層４０
を具えるものとする。層４０はＰ型基板１９上に
設ける。第１の例と同様にビツトラインはn+型
表面領域１３で形成し、ワードラインはＰ型多結
晶シリコン細条１７と、その上に設けられたアル
ミニウムトラツク１８とで形成する。ｎ型領域１
３はトランジスタのｎ型エミツタ４１（第７ｂ
図）と同時に形成することができる。本例ではト
ランジスタのコレクタはｎ型埋込層４２及び表面
から埋込層４２までエピタキシヤル層４０内を延
在する環状ｎ型領域４３で形成する。トランジス
タのベースはコレクタ４２，４３で囲まれ且つ
P+型ベース接点領域４５を有するエピタキシヤ
ル層４０の部分で形成する。本例ではｎ型領域１
３及びトランジスタは各々他の回路素子からＰ型
エピタキシヤル層４０の中間部分で分離される。
従つて本例では島分離用の分離領域が不要である
から、特に周辺回路素子を第１の例よりも高い実
装密度で製造することができる。第７ａ及び７ｂ
図に示す装置の製造も既知の方法で実施すること
ができる。必要に応じ、酸化層１４の下側におけ
るエピタキシヤル層４０の表面のＰ型不純物濃度
を増大させて反転によるチヤンネル形成を防止す
ることができる。斯るチヤンネルストツパ領域４
６は半導体本体全面に均一に不純物添加して設け
ることができ、図には破線で示してある。
ａ及び第５ｂ図に示す断面図と対応する断面図で
ある。本例では半導体本体１０を前述の第１及び
第２の例のようにｎ型エピタキシヤル層２０を具
えるものとする代りにＰ型エピタキシヤル層４０
を具えるものとする。層４０はＰ型基板１９上に
設ける。第１の例と同様にビツトラインはn+型
表面領域１３で形成し、ワードラインはＰ型多結
晶シリコン細条１７と、その上に設けられたアル
ミニウムトラツク１８とで形成する。ｎ型領域１
３はトランジスタのｎ型エミツタ４１（第７ｂ
図）と同時に形成することができる。本例ではト
ランジスタのコレクタはｎ型埋込層４２及び表面
から埋込層４２までエピタキシヤル層４０内を延
在する環状ｎ型領域４３で形成する。トランジス
タのベースはコレクタ４２，４３で囲まれ且つ
P+型ベース接点領域４５を有するエピタキシヤ
ル層４０の部分で形成する。本例ではｎ型領域１
３及びトランジスタは各々他の回路素子からＰ型
エピタキシヤル層４０の中間部分で分離される。
従つて本例では島分離用の分離領域が不要である
から、特に周辺回路素子を第１の例よりも高い実
装密度で製造することができる。第７ａ及び７ｂ
図に示す装置の製造も既知の方法で実施すること
ができる。必要に応じ、酸化層１４の下側におけ
るエピタキシヤル層４０の表面のＰ型不純物濃度
を増大させて反転によるチヤンネル形成を防止す
ることができる。斯るチヤンネルストツパ領域４
６は半導体本体全面に均一に不純物添加して設け
ることができ、図には破線で示してある。
本発明メモリ装置は、第８ａ及び第８ｂ図に示
すようにトランジスタを３重拡散又はイオン注入
により設ける方法で製造することもできる。この
場合には出発材料をＰ型半導体本体１０とし、こ
の本体には必要に応じその酸化層１４の下側表面
にチヤンネルストツパ領域４６を設けることがで
きる。拡散又はイオン注入によりコレクタ５０
（第８ｂ図）を本体内に設け、次いでＰ型ベース
領域５１をコレクタ内に設け、最后にｎ型エミツ
タ領域５２をベース領域内にn+型コレクタ接点
領域５３と同時に設ける。ｎ型ビツトライン１３
は高不純物濃度n+型領域１３（第８ａ図）で形
成し、この領域もトランジスタのエミツタ領域５
２及びコレクタ接点領域５３と同時に設ける。こ
の領域はＰ型多結晶シリコン層１７と整流接合Ｊ
を形成する。n+領域１３及びＰ型多結晶層１７
の不純物濃度は第１の例と同一又は略々同一の値
にすることができる。
すようにトランジスタを３重拡散又はイオン注入
により設ける方法で製造することもできる。この
場合には出発材料をＰ型半導体本体１０とし、こ
の本体には必要に応じその酸化層１４の下側表面
にチヤンネルストツパ領域４６を設けることがで
きる。拡散又はイオン注入によりコレクタ５０
（第８ｂ図）を本体内に設け、次いでＰ型ベース
領域５１をコレクタ内に設け、最后にｎ型エミツ
タ領域５２をベース領域内にn+型コレクタ接点
領域５３と同時に設ける。ｎ型ビツトライン１３
は高不純物濃度n+型領域１３（第８ａ図）で形
成し、この領域もトランジスタのエミツタ領域５
２及びコレクタ接点領域５３と同時に設ける。こ
の領域はＰ型多結晶シリコン層１７と整流接合Ｊ
を形成する。n+領域１３及びＰ型多結晶層１７
の不純物濃度は第１の例と同一又は略々同一の値
にすることができる。
第１図につき述べた以外の選択／読取方法を用
いる場合には、ビツトラインBLの直列抵抗値を
更に減少させるのが有利である場合がある。第９
図は斯る抵抗値の低減を得る方法の一例を示す。
第９図に示す装置は第２〜４図の例の装置と大部
分が同一である。第９図に示す断面図は第４図に
示す断面図に対応し、この断面図には明瞭のため
ワードラインWL5〜WL7も示す。各ｎ型ビツトラ
イン１３の上方の表面１１の上方に金属トラツク
５６を設ける。このトラツク５６はワードライン
１５から例えば酸化珪素の中間絶縁層５５で電気
的に絶縁する。酸化層１４，５５の窓５７を介し
て、酸化層５５上をビツトライン１３と略々平行
に延在する金属トラツク５６を下側のビツトライ
ン１３と複数個所で接触させる。ｎ型領域１３は
比較的低オームであるため、領域１３と細条５６
との接触個所は各記憶位置毎に設ける必要はな
く、所定数の記憶位置毎に設けるだけで十分であ
る。図示の例では接触個所５７は４個の記憶位置
毎に設けられている。実際上、課される要件に応
じて接触個はもつと少数で充分である場合が多
く、装置の実装密度はこれら接触個所５７の存在
により殆んど減少しない。
いる場合には、ビツトラインBLの直列抵抗値を
更に減少させるのが有利である場合がある。第９
図は斯る抵抗値の低減を得る方法の一例を示す。
第９図に示す装置は第２〜４図の例の装置と大部
分が同一である。第９図に示す断面図は第４図に
示す断面図に対応し、この断面図には明瞭のため
ワードラインWL5〜WL7も示す。各ｎ型ビツトラ
イン１３の上方の表面１１の上方に金属トラツク
５６を設ける。このトラツク５６はワードライン
１５から例えば酸化珪素の中間絶縁層５５で電気
的に絶縁する。酸化層１４，５５の窓５７を介し
て、酸化層５５上をビツトライン１３と略々平行
に延在する金属トラツク５６を下側のビツトライ
ン１３と複数個所で接触させる。ｎ型領域１３は
比較的低オームであるため、領域１３と細条５６
との接触個所は各記憶位置毎に設ける必要はな
く、所定数の記憶位置毎に設けるだけで十分であ
る。図示の例では接触個所５７は４個の記憶位置
毎に設けられている。実際上、課される要件に応
じて接触個はもつと少数で充分である場合が多
く、装置の実装密度はこれら接触個所５７の存在
により殆んど減少しない。
第１０図は第１の例の他の変形例の、第３図に
示す断面図と対応する断面図である。本例では連
続多結晶シリコン細条１７の代りに、ワードライ
ン１５をダイオードＪを形成すべき記憶位置に設
けられた多結晶材料のスポツト５８で形成する
（他の個所では多結晶材料を除去する）。これら多
結晶スポツト５８を第１の例と同様にワードライ
ン１５の全長に亘り延在するアルミニウムトラツ
クで相互接続する。
示す断面図と対応する断面図である。本例では連
続多結晶シリコン細条１７の代りに、ワードライ
ン１５をダイオードＪを形成すべき記憶位置に設
けられた多結晶材料のスポツト５８で形成する
（他の個所では多結晶材料を除去する）。これら多
結晶スポツト５８を第１の例と同様にワードライ
ン１５の全長に亘り延在するアルミニウムトラツ
クで相互接続する。
第１１図は第１の例の更に他の変形例の第４図
の断面図に対応する断面図である。本例では殆ん
ど不純物添加されてない多結晶シリコン層５９を
酸化層１４上に設ける。この多結晶材料の抵抗値
は高いため絶縁材料として有利に用いることがで
きる。拡散又はイオン注入により第１の例のトラ
ツク１７に相当するＰ型トラツク１７を層５９内
に設ける。これらトラツクは多結晶層５９の中間
高オーム部分６０により互に絶縁される。装置の
マトリツクス部分の外側に位置する層４９の残部
は例えば周辺電子回路の配線のためにＰ型及び／
又はｎ型に不純物添加することができる。
の断面図に対応する断面図である。本例では殆ん
ど不純物添加されてない多結晶シリコン層５９を
酸化層１４上に設ける。この多結晶材料の抵抗値
は高いため絶縁材料として有利に用いることがで
きる。拡散又はイオン注入により第１の例のトラ
ツク１７に相当するＰ型トラツク１７を層５９内
に設ける。これらトラツクは多結晶層５９の中間
高オーム部分６０により互に絶縁される。装置の
マトリツクス部分の外側に位置する層４９の残部
は例えば周辺電子回路の配線のためにＰ型及び／
又はｎ型に不純物添加することができる。
本発明は上述した例にのみ限定されるものでな
く、多くの変更を加え得るものであること明らか
である。例えば、バイポーラトランジスタに加え
て、絶縁ゲート型のような電界効果トランジスタ
も上述の記憶マトリツクスと一緒に同一の半導体
本体内に集積することができる。例えば、ビツト
ラインを電界効果トランジスタのソース及びドレ
イン領域と同時に設けることができると共に、多
結晶ワードラインを絶縁ゲート電極と同時に設け
ることができる。上述の例では情報を酸化層の窓
１６を決めるマスクを用いて装置の製造中に記憶
する。しかし、本発明ではプログラムし得るメモ
リも実現可能である。この場合には、例えばアル
ミニウムトラツク１８と多結晶トラツク１７との
間にフユーズ（可溶断リンク）を用いることがで
きる。
く、多くの変更を加え得るものであること明らか
である。例えば、バイポーラトランジスタに加え
て、絶縁ゲート型のような電界効果トランジスタ
も上述の記憶マトリツクスと一緒に同一の半導体
本体内に集積することができる。例えば、ビツト
ラインを電界効果トランジスタのソース及びドレ
イン領域と同時に設けることができると共に、多
結晶ワードラインを絶縁ゲート電極と同時に設け
ることができる。上述の例では情報を酸化層の窓
１６を決めるマスクを用いて装置の製造中に記憶
する。しかし、本発明ではプログラムし得るメモ
リも実現可能である。この場合には、例えばアル
ミニウムトラツク１８と多結晶トラツク１７との
間にフユーズ（可溶断リンク）を用いることがで
きる。
第１図は本発明半導体装置の一例の１部の回路
図、第２図は第１図の装置のマトリツクス部分の
１部の平面図、第３図は第２図の―線上の断
面図、第４図は第２図の―線上の断面図、第
５ａ及び第５ｂ図はその製造中における２部分の
断面図、第６図は本発明半導体装置の第２の例の
断面図、第７ａ，７ｂ図は本発明半導体装置の第
３の例の２部分の断面図、第８ａ，８ｂ図は本発
明半導体装置の第４の例の２部分の断面図、第９
図は本発明半導体装置の他の例の断面図、第１０
図は本発明半導体装置の変形例の断面図、第１１
図は本発明半導体装置の他の変形例の断面図であ
る。 BL1〜BL4…ビツトライン、WL1〜WL4…ワー
ドライン、D12…D44…ダイオード、T1〜T12…ト
ランジスタ、１…電流源、Rl…負荷抵抗、１０
…半導体本体、１１…表面、１２…Ｐ型表面領
域、１３…n+型細条状表面領域、１４…絶縁
層、１５…細条状導体トラツク、１６…窓、１７
…Ｐ型又はｎ型半導体（多結晶）材料細条、Ｊ…
pn接合、１８…金属細条、１９…Ｐ型基板、２
０…ｎ型エピタキシヤル層、２１…埋込n+型コ
レクタ領域、２２…分離領域、２３…Ｐ型ベース
領域、２４…n+型エミツタ領域、２５…コレク
タ接点領域、３０…Ｐ型細条状表面領域、３１…
n+型埋込層、４０…Ｐ型エピタキシヤル層、４
１…ｎ型エミツタ領域、４２，４３…ｎ型コレク
タ領域、４４…Ｐ型ベース領域、４５…P+型ベ
ース接点領域、４６…チヤンネルストツパ領域、
５０…ｎ型コレクタ領域、５１…Ｐ型ベース領
域、５２…n+型エミツタ領域、５３…n+型コレ
クタ接点領域、５５…絶縁層、５６…金属層、５
７…窓、５８…多結晶材料スポツト、５９…絶縁
多結晶シリコン層。
図、第２図は第１図の装置のマトリツクス部分の
１部の平面図、第３図は第２図の―線上の断
面図、第４図は第２図の―線上の断面図、第
５ａ及び第５ｂ図はその製造中における２部分の
断面図、第６図は本発明半導体装置の第２の例の
断面図、第７ａ，７ｂ図は本発明半導体装置の第
３の例の２部分の断面図、第８ａ，８ｂ図は本発
明半導体装置の第４の例の２部分の断面図、第９
図は本発明半導体装置の他の例の断面図、第１０
図は本発明半導体装置の変形例の断面図、第１１
図は本発明半導体装置の他の変形例の断面図であ
る。 BL1〜BL4…ビツトライン、WL1〜WL4…ワー
ドライン、D12…D44…ダイオード、T1〜T12…ト
ランジスタ、１…電流源、Rl…負荷抵抗、１０
…半導体本体、１１…表面、１２…Ｐ型表面領
域、１３…n+型細条状表面領域、１４…絶縁
層、１５…細条状導体トラツク、１６…窓、１７
…Ｐ型又はｎ型半導体（多結晶）材料細条、Ｊ…
pn接合、１８…金属細条、１９…Ｐ型基板、２
０…ｎ型エピタキシヤル層、２１…埋込n+型コ
レクタ領域、２２…分離領域、２３…Ｐ型ベース
領域、２４…n+型エミツタ領域、２５…コレク
タ接点領域、３０…Ｐ型細条状表面領域、３１…
n+型埋込層、４０…Ｐ型エピタキシヤル層、４
１…ｎ型エミツタ領域、４２，４３…ｎ型コレク
タ領域、４４…Ｐ型ベース領域、４５…P+型ベ
ース接点領域、４６…チヤンネルストツパ領域、
５０…ｎ型コレクタ領域、５１…Ｐ型ベース領
域、５２…n+型エミツタ領域、５３…n+型コレ
クタ接点領域、５５…絶縁層、５６…金属層、５
７…窓、５８…多結晶材料スポツト、５９…絶縁
多結晶シリコン層。
Claims (1)
- 【特許請求の範囲】 １ 大部分が第１導電型の表面隣接表面領域を有
する半導体本体を具え、該表面隣接表面領域内に
は第２導電型の複数個の互に平行な細条状表面領
域が設けられ、前記半導体本体の表面は絶縁層で
被覆され、該絶縁層上には前記細状表面領域と交
差する複数個の互に平行な細条状導体トラツクが
設けられており、記憶情報に応じて前記細条状導
体トラツクと前記細条表面領域の交点の導体トラ
ツクを前記絶縁層の窓を経てその交点の細条状表
面領域に整流接合により接続し得る固定メモリに
おいて、少くとも前記窓の区域において、前記導
体トラツクを前記窓内の半導体本体の表面上に堆
積された半導体材料部分で構成し、その半導体材
料を前記細条状表面領域の導電型と反対導電型の
第１導電型として前記窓の区域における前記整流
接合を前記堆積半導体材料と前記半導体本体の表
面との界面に少くとも実質的に位置するpn接合
で形成し、且つ該堆積半導体材料の不純物濃度を
前記半導体本体内の細条状表面領域の表面濃度よ
り低くしたことを特徴とする半導体装置。 ２ 特許請求の範囲１記載の装置において、前記
窓内に堆積される半導体材料は多結晶構造を有す
るものとしたことを特徴とする半導体装置。 ３ 特許請求の範囲１又は２記載の装置におい
て、前記堆積半導体材料の添加不純物濃度を半導
体本体内の前記細条状表面領域の表面濃度より少
くとも10倍低くしたことを特徴とする半導体装
置。 ４ 特許請求の範囲１，２又は３記載の装置にお
いて、前記各pn接合ダイオード上方の前記堆積
半導体材料上に金属層を設けたことを特徴とする
半導体装置。 ５ 特許請求の範囲４記載の装置において、前記
金属層を前記導体トラツクの少くとも略々全長に
亘り延在する複数個の金属トラツクの形態に設け
たことを特徴とする半導体装置。 ６ 特許請求の範囲５記載の装置において、前記
各導体トラツクをその全長に亘り前記窓内及び前
記絶縁層上を延在する第１導電型の半導体材料ト
ラツクと該半導体材料トラツク上にその全長に亘
り設けられた金属トラツクの２重層で構成したこ
とを特徴とする半導体装置。 ７ 特許請求の範囲１〜６の何れか１記載の半導
体装置において、前記細条状表面領域の表面濃度
を少くとも1019不純物／cm3としたことを特徴とす
る半導体装置。 ８ 特許請求の範囲１〜７の何れか１記載の装置
において、前記多結晶材料の不純物濃度を最大で
1018不純物／cm3としたことを特徴とする半導体装
置。 ９ 特許請求の範囲１〜８の何れか１記載の装置
において、前記導体トラツク上に、該トラツクか
ら電気的に絶縁され且つ該トラツクと交差する金
属トラツクを設け、該各金属トラツクは半導体本
体内に形成された前記各細条状表面領域上方をこ
れと平行に延在させると共に該細条状表面領域と
複数個所で接触させたことを特徴とする半導体装
置。 １０ 大部分が第１導電型の表面隣接表面領域を
有する半導体本体に複数個の第２導電型の互に平
行な細条状表面領域を設け、該半導体本体の表面
上に絶縁層を形成し、該絶縁層上に前記細条状表
面領域と交差する複数個の互に平行な細条状導体
トラツクを形成し、該導体トラツクと前記細条状
表面領域との交点の区域において前記絶縁層に情
報に応じて窓をあけ、該窓を介して前記導体トラ
ツクを前記細条状表面領域に整流接合により接続
するようにした固定メモリ（ROM）を有する半
導体装置の製造に当り、少くとも前記窓の区域に
おいて前記導体トラツクは、前記窓内の半導体本
体の露出表面上に堆積され、前記窓の区域におい
て前記細条状表面領域と整流pn接合を形成す
る、前記細条状表面領域の導電型と反対導電型の
第１導電型の半導体材料の形態に設け、該堆積半
導体材料の不純物濃度は半導体本体内の前記細条
状表面領域の表面濃度より低くすることを特徴と
する半導体装置の製造方法。 １１ 特許請求の範囲１０記載の方法において、
前記半導体材料を多結晶形態に堆積することを特
徴とする半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL7713051A NL7713051A (nl) | 1977-11-28 | 1977-11-28 | Halfgeleiderinrichting met een permanent geheu- gen en werkwijze ter vervaardiging van een der- gelijke halfgeleiderinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5482985A JPS5482985A (en) | 1979-07-02 |
| JPS6156627B2 true JPS6156627B2 (ja) | 1986-12-03 |
Family
ID=19829630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14499978A Granted JPS5482985A (en) | 1977-11-28 | 1978-11-25 | Semiconductor having fixed memory and method of fabricating same |
Country Status (15)
| Country | Link |
|---|---|
| US (1) | US4399450A (ja) |
| JP (1) | JPS5482985A (ja) |
| AT (1) | AT374033B (ja) |
| AU (1) | AU524244B2 (ja) |
| BR (1) | BR7807786A (ja) |
| CA (1) | CA1135856A (ja) |
| CH (1) | CH637784A5 (ja) |
| DE (1) | DE2850864C2 (ja) |
| ES (1) | ES475412A1 (ja) |
| FR (1) | FR2410336A1 (ja) |
| GB (1) | GB2009507B (ja) |
| IT (1) | IT1100364B (ja) |
| MX (1) | MX145951A (ja) |
| NL (1) | NL7713051A (ja) |
| SE (1) | SE7812078L (ja) |
Cited By (1)
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|---|---|---|---|---|
| JPS6356624A (ja) * | 1986-08-27 | 1988-03-11 | Hoya Corp | フアラデ−ロ−テ−タと光アイソレ−タ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2471023A1 (fr) * | 1979-12-07 | 1981-06-12 | Ibm France | Reseau matriciel d'elements semi-conducteurs |
| US4589008A (en) * | 1980-01-28 | 1986-05-13 | Rca Corporation | Apparatus for electrically joining the ends of substantially parallel semiconductor lines |
| JPS5710926A (en) * | 1980-06-25 | 1982-01-20 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57104253A (en) * | 1980-12-19 | 1982-06-29 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
| US5148256A (en) * | 1981-02-23 | 1992-09-15 | Unisys Corporation | Digital computer having an interconnect mechanism stacked above a semiconductor substrate |
| US4608585A (en) * | 1982-07-30 | 1986-08-26 | Signetics Corporation | Electrically erasable PROM cell |
| US4881114A (en) * | 1986-05-16 | 1989-11-14 | Actel Corporation | Selectively formable vertical diode circuit element |
| US4876220A (en) * | 1986-05-16 | 1989-10-24 | Actel Corporation | Method of making programmable low impedance interconnect diode element |
| US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| KR960010736B1 (ko) * | 1991-02-19 | 1996-08-07 | 미쓰비시뎅끼 가부시끼가이샤 | 마스크 rom 및 그 제조방법 |
| US5661047A (en) * | 1994-10-05 | 1997-08-26 | United Microelectronics Corporation | Method for forming bipolar ROM device |
| US5909049A (en) * | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
Family Cites Families (8)
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