DE2850864A1 - Halbleiteranordnung mit einem festwertspeicher und verfahren zur herstellung einer derartigen halbleiteranordnung - Google Patents

Halbleiteranordnung mit einem festwertspeicher und verfahren zur herstellung einer derartigen halbleiteranordnung

Info

Publication number
DE2850864A1
DE2850864A1 DE19782850864 DE2850864A DE2850864A1 DE 2850864 A1 DE2850864 A1 DE 2850864A1 DE 19782850864 DE19782850864 DE 19782850864 DE 2850864 A DE2850864 A DE 2850864A DE 2850864 A1 DE2850864 A1 DE 2850864A1
Authority
DE
Germany
Prior art keywords
zones
semiconductor
strip
windows
shaped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19782850864
Other languages
English (en)
Other versions
DE2850864C2 (de
Inventor
Jan Lohstroh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE2850864A1 publication Critical patent/DE2850864A1/de
Application granted granted Critical
Publication of DE2850864C2 publication Critical patent/DE2850864C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/91—Diode arrays, e.g. diode read-only memory array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/926—Elongated lead extending axially through another elongated lead

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

12.9.78 -*- PHN.8964
"Halbleiteranordnung- mit einem Festwertspeicher und Verfahren zur Herstellung einer derartigen Halbleiteranordnung".
Die Erfindung bezieht sich auf eine
Halbleiteranordnung mit einem Festwertspeicher, die einen Halbleiterkörper mit einem an eine Oberfläche grenzenden Oberflächengebiet von im wesentlichen einem ersten Leitungstyp enthält, in dem eine Anzahl nebeneinander' liegender paralleler streifenförmiger Oberflächenzonen vom zweiten Leitungstyp angebracht sind, wobei die Oberfläche mit einer Isolierschicht überzogen ist, auf der eine Anzahl nebeneinander liegender paralleler streifenförmige Leiterbahnen angebracht sind, die die streifenförmigen Oberflächenzonen kreuzen, wobei an den Stellen der Kreuzungspunkte, abhängig von der Information, die Leiterbahnen über Fenster in der Isolierschicht durch einen gleichrichtenden Übergang mit den streifenförmigen Zonen verbunden werden können.
Die Erfindung bezieht sich weiterhin auf
ein Verfahren zur Herstellung einer derartigen Anordnung. Festwertspeicher der obenbeschriebenen Art sind allgemein bekannt und werden in der Literatur meist kurz als ROM (read-only memory) bezeichnet. Die in dem Körper liegenden streifenförmigen Oberflächenzonen und die auf der Isolierschicht angebrachten Leiterbahnen bilden ein Koordinatensystem von Adressen- und Leseleitungen zum Auswählen und Lesender Speicherstellen an den Kreuzungspunkten. Die Information (logische "1"
909822/0750
12.9.78 « PHN8964
. und "O" oder umgekehrt) entspricht der An— oder Abwesenheit einer Diodenverbindung an den Stellen der Kreuzungspunkte zwischen den Adressenleitungen.
Im allgemeinen sollen in Speichern dieses
S Typs schnelle Dioden, d.h. Dioden mit kurzen Schaltzeiten und/oder Schaltungszeiten, verwendet werden. Eine derartige Halbleiteranordnung ist u.a. aus dem Aufsatz 11A Bipolar 16K ROM Utilizing Schottky Diode Cells" von J.F. Gunn und Mitarbeitern in "I.B.E.E. International Solid State Circuits Conference" 1977, S. 11 S/l 19 bekannt. In dem darin beschriebenen Halbleiterspeicher werden die Leiterbahnen (¥ortleitungen) durch Streifen aus Metall gebildet, die über die Fenster in der Isolierschicht gleichrichtende Schottky-übergänge mit den streifenförmigen Oberflächenzonen in dem Halbleiterkörper bilden. Die streif enförmigen Obex-flächenzonen, die als Bitleitungen bezeichnet werden, bestehen aus drei Teilzonen, und zwar einer verhältnismässig nLedrig dotierten mittleren Zone, die die Schottky-Ubergänge mit den Metall-Bahnen bildet, und zwei verhältnismässig hoch dotierten Zonen zu beiden Seiten der mittleren Zone.Diese Struktur ist verhältnismässig gedrängt und weist ausserdem den Vorteil auf, dass, wie in dem genannten Aufsatz beschrieben wird, für deren Herstellung Standard-Bipolartechnologien Anwendung finden können. Dadurch können weitere Schaltungselemente, wie Transistoren, die für das Auswählen und/oder das Lesen des Speichers und gegebenenfalls auch für die weitere Verarbeitung der gespeicherten Information erforderlich sind, in demselben Halbleitex-körper integriert werden, wie meistens erwünscht ist.
In dieser bekannten Anordnung nehmen
die zu beiden Seiten der mittleren Teilz'one liegenden hoch dotierten Teilzonen, die im wesentlichen die Widerstände der Bitleitungen bestimmen und lateral von dem Schottky-Ubergang getrennt sind, viel Raum in Anspruch, wenigstens im Vergleich zu dem (imaginären) Fall, in dem diese hoch dotierten Zonen mit der mittleren
■909822/0750
«.9.78
PHM-89f850864
Zone zusammenfallen würden. Eine derartige Konfiguration ist aber nicht möglich, weil meistens gute und zuverlässige Schottky-Ubergange nur auf verhältnismässig hochohmigen Halbleitermaterial gebildet werden können. Auf nieder-S ohmigen Material können im wesentlichen nur ohmsche (d.h. nichtgleichrichtende) Kontakte erhalten werden.
Die Erfindung bezweckt u.a., eine Halbleiteranordnung mit einem Festwertspeicher anzugeben, in der die in den Halbleiterkörper eindiffundierte oder implantierte Bitleitung durch eine einfache Oberflächenzone gebildet wird, deren spezifischer Widerstand derart niedrig ist, dass gesonderte zu beiden Seiten dieser Oberflächenzone liegende niederohmige Zonen nicht erforderlich sind, so dass der Raum, den die Anordnung beansprucht, erheblich verkleinert wird.
Weiter bezweckt die Erfindung, ein einfaches Verfahren zur Herstellung einer Halbleiteranordnung mit einem Festwertspeicher mit einem besonders gedrängten Aufbau anzugeben, wobei vorzugsweise auch andere Schaltungselemente, wie Transistoren, in demselben Halbleiterkörper angebracht werden können.
Die Erfindung gründet sich u.a. auf die Erkenntnis, dass gute gleichrichtende Übergänge auch bei höheren Dotierungskonzentrationen der Bitleitungen erhalten werden können, dadurch, dass die Wortleitungen in Form niedergeschlagenen Halbleitermaterials angebracht werden können, das mit den Bitleitungen keinen Schottky-Ubergang, sondern einen pn-Ubergang bildet, der als Diode in einer Matrix eines Festwertspeichers verwendet werden kann.
Eine Halbleiteranordnung nach der
Erfindung ist dadurch gdennzeichnet, dass wenigstens an den Stellen der genannten Fenster Teile der Leiterbahnen durch Halbleitermaterial gebildet werden, das wenigstens auf der Oberfläche des Halbleiterkörpers in den Fenstern niedergeschlagen ist, den ersten dem Leitungstyp der·Zonen entgegengesetzten Leitungstyp aufweist und an den Stellen der Fenster die genannten
909822/07S0
12.9.78 ■* ft PHN.8964
. gleichrichtenden Übergänge in Form von pn-TJb er gangen bildet.
Dadurch, dass in einer Halbleiteranordnung nach der Erfindung die Gefahr, dass statt eines gleichrichtenden Übergangs eine ohmsche Verbindung gebildet "wird, wie dies bei Me tall-Halbleiter-Übergängen der Fall sein kann, nicht auftreten wird, kann die Dotierungskonzentration der streifenförmigen Oberflächenzonen so hoch gewählt werden wie in bezug auf die Leitfähigkeit erwünscht ist, Gesonderte hochdotierte Zonen sind daher nicht erforderlich, so dass im Vergleich zu der obenbeschriebenen bekannten Anordnung eine erhebliche Raumeinsparung erhalten werden kann.
Mit Vorteil weist das Halbleitermaterial, das in den Fenstern und auf der Isolierschicht, niedergeschlagen ist, eine polykristalline Struktur auf.
Der Verfahrensschritt, bei dem dieses
ρ ο lylcri stalline Material niedergeschlagen wird, kann mit Vorteil bei einer verhältnismässig niedrigen Temperatur, d.h. bei einer derart niedrigen Temperatur stattfinden, dass die Eigenschaften der in dem Halbleiterkörper bereits vorhandenen Schaltungselemente nicht beeinträchtigt werden. Dadurch, dass Ladungsträger, die aus dem einkristallinen Halbleiterkörper in das polykristalline Material injiziert werden, infolge von Rekombinationszentren, die im allgemeinen in stärkeren Masse in polykristallinen! Material als in einkristallinem Material vorhanden sind, schnell rekombinieren werden, ebenso wie die Ladungsträger, die von dem polykristallinen Material in den hoch dotierten einkristallinen Teil der Dioden injiziert werden, wird die Erholungszeit von Dioden dieses Typs im allgemeinen kurz und dadurch die Geschwindigkeit, mit der die Anordnung betrieben werden kann, hoch sein.
Eine bevorzugte Ausführungsform, mit der, wie Versuche ergeben haben, die Geschwindigkeit der Dioden auch verbessert werden kann, ist dadurch gekennzeichnet, dass auf dem niedergeschlagenen Halbleiter-
909822/0750
12.9.78 & 9 PHN.8964
material über jeder der Dioden eine Metallschicht angebracht ist. Eine mögliche Erklärung für diese Verbesserung kann in der grossen Anzahl von Rekombinationszentren gefunden werden, die von dem Metall in dem nieder- geschlagenen Halbleitermaterial induziert werden und die sich bei der üblichen Dicke des niedergeschlagenen Halbleitermaterials (etwa 0,5 /UJ11) genügend nahe bei dem pnübergang befinden, um dort die Lebensdauer der injizierten Ladungsträger herabzusetzen.
Vorzugsweise erstreckt sich das Metall über die ganze oder wenigstens praktisch die ganze Länge der genannten Leiterbahnen, so dass die Widerstände in den Leiterbahnen niedrig gehalten werden können. In einer derartigen Ausführungsform kann das niedergeschlagene Halbleitermaterial in Form diskreten Pfropfen im wesentlichen in den Fenstern in der Isolierschicht angebracht sein. Eine bevorzugte Ausführungsform, die den Vorteil einer flachen Struktur aufweist, ist dadurch gekennzeichnet, dass die Leiterbahnen je eine Doppelschicht einer Bahn aus Halbleitermaterial vom ersten Leitungstyp, die sich über die ganze Länge der Leiterbahn in den Fenstern und über die Isoli.erschicht erstreckt, und einer Bahn aus Metall enthalten, die über die ganze Länge der Leiterbahn auf dem niedergeschlagenen Halbleitermaterial angebracht ist. Zum Erhalten von Dioden mit einer niedrigen Streukapazität und einer befriedigenden (hohen) Durchschlagspannung beträgt die Dotierungskonzentration des polykristallinen Materials vorzugs-
IQ O
weise höchstens 10 Atome/cm . Für die Oberflächendotierungskonzentration der streifenförmigen Zonen wird dabei sowohl zum Erhalten niedriger Reihenwiderstände in dem streifenförmigen Zonen als auch zum Erhalten einer hohen Rekombinationsgeschwindigkeit mindestens ein Wert von 10 Atomen/cmJ gewählt.
Die Erfindung bezieht sich weiterhin auf ein Verfahren zur Herstellung einer Halbleiteranordnung mit einem Festwertspeicher (ROM)s bei dem ein Halbleiterkörper mit einem an eine Oberfläche
909822/0750
12.9-78 ■ ' & PHN.8964
grenzenden Oberflächengebiet von im wesentlichen einem ersten Leitungsty-p mit einer Anzahl nebeneinander liegender paralleler streifenförmiger Oberflächenzonen vom zweiten Leitungstyp versehen wird und auf der S Oberfläche eine Isolierschicht erzeugt wird und auf der Isolierschicht eine Anzahl nebeneinander liegender streifenförmiger paralleler Leiterbahnen gebildet werden, die die streifenförmigen Oberflächenzonen kreuzen, wobei an den Stellen der Kreuzungspunkte gegebenenfalls, abhängig von der Information, die Isolierschicht Fenster aufweist, über die die Leiterbahnen durch einen gleichrichtenden Übergang mit den Oberflächenzonen verbunden werden können. Ein derartiges Verfahren ist nach einem zweiten Aspekt der Erfindung dadurch gekennzeichnet, dass wenigstens an den Stellen der genannten Fenster die Leiterbahnen in Form von Halbleitermaterial angebracht werden, das auf der in den Fenstern freiliegenden Oberfläche des Halbleiterkörpers und auf der Isolierschicht niedergeschlagen wird, den ersten dem der Oberflächenzonen entgegengesetzten Leitungstyp aufweist und an den Stellen der Fenster gleichrichtenden pn-Ubergänge mit den Oberflächenzonen bildet. Vorzugsweise wird das Halbleitermaterial in polykristalliner Form niedergeschlagen.
Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1 einen Teil eines' Schaltbildes einer Halbleiteranordnung nach der Erfindung, Fig. 2 einen Teil einer Draufsicht auf den Matrixteil dieser Anordnung,
Fig. 3 einen Schnitt durch diese Anordnung längs der Linie III-III in Fig. 2, Fig. h einen Schnitt durch dieselbe Anordnung längs der Linie IV-IV in Fig. 2,
Fig. 5 zwei S hnitte durch diese Anordnung während ihrer Herstellung,
909822/0750
12.9.78 ' 'f PHN.8964
Flg. 6 im Schnitt eine zweite Ausfilhrungsforra der Halbleiteranordnung nach der Erfindung,
Figuren 7a-, b zwei Schnitte durch eine
dritte Ausführungsform einer Halbleiteranordnung nach der Erfindung,
Figuren 8a, b zwei Schnitte durch eine
vierte Ausführungsform einer Halbl ext ex-anordnung nach der Erfindung,
Fig. 9 einen Schnitt durch einen Teil einer weiteren Ausführungsform einer Anordnung nach der Erfindung,
Fig. 10 einen Schnitt durch eine andere Abwandlung einer Anordnung nach der Erfindung, und
Fig. 11 einen Schnitt durch eine noch Ϊ5 weitere Abwandlung einer Anordnung nach der Erfindung.
Fig. 1 zeigt beispielsweise ein Schaltbild eines Festwerthalbleiterspeichers vom Typ, auf den sich die Erfindung bezieht. Faturgemäss können bei gleichbleibender Matrixstruktur andere Schaltbilder angewandt werden. Die Anordnung enthält ein Koordinatensystem von (vertikalen) Lese/Bitleitungen BL-BL^ und (horizontalen) Adressen/Wortleitungen TfL - WL^. Die Infοrma-tion wird durch ein System in Zeilen und Spalten angeordneter Dioden an den Stellen der Kreuzungspunkte der Fort- und Bitleitungen gebildet. Die An- oder Abwesenheit einer Diode zwischen einer ¥ort- und einer Bitleitung an einem bestimmten Kreuzungspunkt stellt dann eine logische "1" und "0" dar, oder umgekehrt. Abhängig von der Stelle in dem Koordinatensystem sind die Dioden in Fig. 1 mit den Symbolen D bezeichnet, wobei der Index χ angibt, welche Stelle die Diode in einer Zeile einnimmt, während y die Stelle in einer Spalte angibt. Die Bitleitungen BL1 - BLt sind über die Transistoren
T - Tr mit einer Stromquelle 1 verbunden, die einen If ·.
Strom i liefei-t. üb ei· die Transistoren T- - TQ und den Belastungswiderstand R sind, die Bitleitungen andererseits mit der positiven Seite der Speisung verbunden. Die Basiszonen der Transistoren T - Tg sind gemeinsam an eine
909822/0750
12.9.78 ' -8" ΓΗΝ.8964
Bezugs spannung Vref angelegt. Die WortleitungeorlfD^ ^- writ sind mit den Emittern der Selektionstransistoren T - T ~ verbunden. Die Selektion kann mit Hilfe der Transistoren T - Tr bezüglich der Spalten und mit den Transistoren T - T „ bezüglich der Zeilen durchgeführt werden.
¥enn beispielsweise die Speicherstelle D13 ausgelesen werden muss, kann mit Hilfe von T„ die Bitleitung BL„ und ( mit Hilfe von T die Wortleitung TiL1 selektiert werden, wobei an die Basis von TQ eine Selektionsspannung Vsel.
grosser als Vref. und an die Basen der Transistoren T1" -T1- der nicht zu selektierenden Zeilen eine Spannung Vdesel kleiner als Vref angelegt wird. Vsel kann derart hoch gewählt werden (z.B. 1 4öO mV höher als Vref), dass der Strom i über den Kollektor von T , die Wortleituiig WL1 und die Diode D1O zu dem Transistor T? fliessen kann, wodurch am Ausgang 2 eine verhältnxsmassxg hohe Spannung oder logische "1" ausglesen werden kann. Wenn aber die Bitleitung BL0 und die Yortleitung WL selektiert werden, kann der Strom i bei Abwesenheit einer Diode an dem Kreuzungspunkt BL-WLp nur durch den (geöffneten) Transistor T^ geliefert Airerden. In diesem Falle nimmt die Spannung am Ausgang 2 ab und kann eine logische "0" ausgelesen werden. Auf diese Weise kann jeder Kreuzungspunkt der in Fig. 1 dargestellten h χ 4-Matrix selektiert und gelesen werden. Eine besondere Ausführungsform, in der die Anzahl Speicherstellen viel grosser als in der hier gebildeten h χ 4-Matrix sein wird, kann auf einfache Weise durch Erweiterung der in Fig. 1 gezeigten Matrix erhalten werden, z.B. dadurch, dass in der waagerechten Richtung eine Anzahl von G-ruppen nebeneinander angeordnet werden, wodurch bei jeder Auswahl ein Wort von Speicherstellen ausgelesen werden kann, und dass in senkrechter Richtung einfach die Länge der Spalten vergrössert wird. Auch andere Organisationen, bei denen mehrere Bits zugleich ausgelesen werden können, sind natürgemäss möglich.
Im Zusammenhang mit der grossen Anzahl
von Speicherstellen ist es im allgemeinen von Bedeutung, dass jede Diode möglichst klein ist um dadurch .die
909822/0750
12.9.78 -y PHN.8964
to 2850884
Gesamtabmessungen der Halbleiteranordnung innerhalb annehmbarer Grenzen zu halten. Im Zusammenhang mit der Geschwindigkeit, mit der die Anordnung betrieben werden kann, ist es weiter von Bedeutung, dass die Dioden nicht
^ nur klein, sondern auch schnell sinds d.h. kurze Erholungszeiten aufweisen. Ausserdem ist vorzugsweise der Vorgang zur Herstellung der Dioden derart, dass mit den Dioden auch andere Schaltungselemente, wie z.B. die Transistoren T , T ~s die Stromquelle 1S der Belastungs-
^0 widerstand R usw., in demselben Halbleiterkörper integriert werden können.
An Hand der Figuren 2 bis 4 wird eine
erste Ausführungsform einer Anordnung nach der Erfindung beschrieben, wobei in Fig. 2 nur eine Draufsicht auf den Teil der Halbleiteranordnung dargestellt ist, der die in Fig. 1 dargestellte 4 χ 4-Diodenmatrix enthält. Die Anordnung (siehe auch Fig.3) enthält einen Halbleiterkörper 10 aus Silizium. An der Oberfläche 11 liegt ein Oberflächengebiet 12, das im wesentlichen einen bestimmten Leitungstyp aufweist. Im hier beschriebenen Falle weist das Oberflächengebiet den p-Leitungstyp auf, aber es leuchtet ein, dass dieser Leitungstyp zugleich mit allen hier folgenden Leitungstypen umgekehrt werden kann. In dem p-leitenden Oberflächengebiet 12 sind eine Anzahl nebeneinander liegender praktisch paralleler streifenförmiger Oberflächenzonen 13 vom zweiten, daher vom n-Leitungstyp angebracht» Diese η-leitenden Zonen 13? die den Lese/Bitleitungen BL-BL. in Fig. 1 entsprechen, sind in Figuren 2 bis 4, um sie voneinander zu unterscheiden, auch mit den Bezugssymbolen BL, - BL^ versehen.
Die Oberfläche 11 ist mit einer Isolierschicht 14 überzogen, die in Fig. 2 der Deutlichkeit halber nicht dargestellt ist. Die Schicht 14 besteht hier aus Siliziumoxid, aber naturgemäss können auch änderte dielektrische Materialien, wie Siliciumnitrid oder eine Kombination verschiedener Materialien, verwendet werden. Auch kann statt eines Isoliermaterials ein halbisolierendes Material, wie z.B. (gegebenenfalls
909822/0750
12.9.78 ' *& Aa PHN.8964
mit Sauerstoff dotiertes) polykristallines Siliciummaterial, das keine oder praktisch keine Donatoren oder Akzeptoren enthälts verwendet werden.
Auf der Isolierschicht i4 sind eine Anzahl (in den Figuren vier) paralleler streifenförmiger Leiterbahnen 15 angebracht, die die streifenförinigen Oberflächenzonen 13 kreuzen. Die Bahnen I5, die den Wortleitungen TiL -WL, entsprechen und daher in Fig. 2, um sie voneinander unterscheiden zu können, mit den Bezugs-Symbolen WL - WL, versehen sind, sind, abhängig von der Information, durch einen gleichrichtenden Übergang mit den streifenförmigen Zonen I3 verbunden.
Nach der Erfindung werden die Leiterbahnen 15 dazu wenigstens an den Stellen von Fenstern 16 in der Oxidschicht 14, in denen die genannten gleichrichtenden übergänge gebildet werden sollen, in Form von Halbleitermaterial 17 angebracht, das auf der Isolierschicht i4 und in Fenstern 16 in der Isolierschicht 14 niedergeschlagen ist. Im hier beschriebenen Ausführungsbeispiel . erstreckt sich dieses Halbleitermaterial 17 über die ganze Länge der Wortleitungen I5. In anderen Ausführungsformen kann aber das Halbleitermaterial 17 auch im wesentlichen nur in den Fenstern 16 in der Siliziumoxidschicht 14 angebracht sein.
Das Halbleitermaterial I7 weist den ei-sten dem Leitungstyp der n-leitenden Oberflächenzonen 13 entgegegesetzten, somit den p-i Leitungstyp auf. In den Fenstern 16 bilden die Streifen 17 gleichrichtende pn-Ubergänge J (Figuren 3 und 4), die den Dioden D im Schaltbild nach Fig. 1 entsprechen.
Die Abmessungen der Dioden, die im wesentlichen nur durch die Grosse der Fenster 16 in der Oxidschicht 14 bestimmt werden, können sehr klein sein, so dass die Packungsdichte der Anordnung sehr hoch sein kann. Infolge der geringen Abmessungen der Dioden und der damit gepaarten kleinen Streukapazitäten können ausserdem verhältnisinässig hohe Geschwindigkeiten erzielt werden
90 9 8 22/0750
12.9.78 "*+ FHN. 8964
Die streifenförmigen Halbleiterschichten
17 sind im polykristalliner Form angebracht, so dass die gleichrichtenden übergänge J völlig oder wenigstens nahezu völlig mit dem übergang zwischen dem polykristallinen Material der Streifen 17 und dem einkristallinen Halbleitermaterial des Halbleiterkörpers 10 zusammenfallen. Die Ladungsträger, die aus dem einkristallinen Halbleitermaterial in das polykristalline Material injiziert werden, werden infolge der verhältnismassig grossen Anzahl von Rekombinationszentren in dem polykristallinen Halbleitermaterial schnell verschwinden. Löcher, die von dem polykristallinen Material in die hoch dotierten η-leitenden Zonen 13 injiziert werden, weisen ebenfalls eine verhältnismässig kurze Lebensdauer infolge der hohen Dotierungskonzentration in den nleitenden Zonen 13 auf. Die Dioden J werden dadurch kurze Erholungszeiten und damit eine hohe Geschwindigkeit atifweisen.
Die Dotierungskonzentration der n-leitenden Oberflächenzonen 13 ist mindestens zehnmal höher als die Dotierungskonzentration der polykristallinen Streifen 17 gewählt.
Die Streukapazitäten der Dioden können dadurch niedrig gehalten werden, was ebenfalls für die Geschwindigkeit mit der die Anordnung ausgelesen werden kann, von Bedeutung ist. Ein zusätzlicher Vorteil ist ausserdem, dass infolge der niedrigeren Dotierungskonzentration im polykristallinen Material höhere Durchschlag-spannungen erhalten werden können.
Zum Erhalten eines möglichst niedrigen Reihenwiderstandes in den Bitleitungen BL ist für die Oberflächenkonzentration in den Zonen 13 ein Wert von mindestens 10 " Atomen/cmJ gewählt. Besondere ¥erte für diese Obex-flächenkoiizentration sind 10 bis 10 Donatoren/cm . Der Reihenwiderstand der ¥ortleitungen kann dadurch niedrig gehalten werden, dass die Leiterbahnen 15 als eine Doppelschicht ausgeführt werden, wobei jede Doppelschicht ausser der polykristallinen
909822/0750
12·9·78
Halbleiterbahn 17 auch, einen Streifen 18 aus einem gut leitenden Material, wie Aluminium, enthält, der auf dem Streifen 17 angebracht ist. Der spezifische Widerstand der polykristallinen Schichten 17 übt auf den Reihenwiderstand in den Wortleitungen WL praktisch keinen Einfluss mehr aus im Vergleich zu den Metallschichten 18, so dass für die Dotierungskonzentration in den polykristallinen Schichten ein niedriger Wert - vorzugsweise niedriger als 10 Atome/cm - gewählt werden kanu, der im Zusammenhang mit den obenbeschriebenei Eigenschaften der Dioden gewünscht ist. Besondere Werte für diese D ο t i e rung sk
Atomen/cm .
15
Dotierungskonzentration liegen zwischen 10 und 10
Ein zusätzlicher Vorteil der Metallschichten 18 ist der, dass, wie bereits beschrieben wurde, die Geschwindigkeit der Dioden5 wie gefunden wurde, weiter vergrössert wird, was wahrscheinlich der Bildung von Rekombinationszentren im Halbleitermaterial 17 zuzuschreiben ist. Zn diesem Zusammenhang
sei bemerkt, dass im Falle, in dem die polykristallinen Bahnen 17 derart niederolimig ausgeführt werden, dass die Metallbahnen 18 im Zusammenhang mit dem Widerstand in den Wortleitungen 15 nicht erforderlich sind, es hier doch günstig sein kann, auf den Bahnen 17$ wenigstens über den Fenstern 16, Metall, z.B. Aluminium, anzubringen. Die hier beschriebenen Poly/MonoÜbergänge
sind dank ihrer Geschwindigkeit und ihren geringen
Abmessungen - z.B„ 10 χ 10 mm oder noch kleiner und dank der Tatsache, dass die Zonen 13 sehr nahe beieinander angebracht werden können, insbesondere als Speicherelemente in einem Festwertspeicher der hier beschriebenen Art geeignet. Die Herstellung der Elemente ist ausserdem mit der von Bipolartransistoren von der in konventionellen integrierten Schaltungen üblichen Art vereinbar, so dass die Randelektronik mit den Transistoren T -T12 (Fig.1) mit d&n Dioden in einem gemeinsamen Halbleiterkörper angebracht werden kann, Zur Illustrierung dieser* Möglichkeit sind in den
909822/0750
12.9.78 · +3* PHN. 8964
Figuren 5a und 5b zwei Schnitte durch die Anordnung während einer Stufe ihrer Herstellung dargestellt, wobei der Schnitt nach Fig. 5a dem Schnitt nach Fig. 4 entspricht, während Fig. 5b einen anderen Teil der Anordnung zeigt, der einen Transistor enthält.
Für die Herstellung der Anordnung kann
von einem für integrierte Schaltungen üblichen Halbleiterkörper 10 ausgegangen werden, der aus' einem p-leitenden Substrat 19 mit einem spezifischen Widerstand zwischen 1 und 100 -U. ,cm und einer auf dem Substrat niedergeschlagenen η-leitenden epitaktischen Schicht 20 mit einer Dicke von etwa 3 um und einem spezifischen Widerstand zwischen 0,1 und 10jl_.cm besteht. An den Stellen, an denen Bipolartransistoren angebracht werden, können an der Grenzfläche zwischen dem Substrat 19 und der epitaktischen Schicht 20 hoch dotierte vergrabene η-leitende Kollektorzonen.21, wie in Fig. $h dargestellt ist, gebildet werden.
Auf übliche Weise können in der epitaktischen Schicht 20 gegeneinander isolierte Inseln mit Hilfe von Isoliergebieten 22 gebildet werden. Im vorliegenden Ausführungsbeispiel werden für die Inselisoliergebiete 22 tiefe, d.h. bis zu dem Substrat reichende p-leitende Zonen verwendet. In anderen Ausführungsformen können aber diese p-leitenden Zonen auch durch Gebiete aus dielektrischem Material, wie Siliziumoxid, oder durch in die epitaktische Schicht 20 geätzte Nuten ersetzt sein.
Durch Diffusion von Boratomen kann dann die Basiszone 23 des in Fig. 5b gezeigten npn-Transistors
1 R mit einer üblichen Oberflächenkonzentration von 10 und
19 /3
10 Atomen/cm und einer Tiefe von 155/um gebildet werden. Zu gleicher Zeit kann das p-leitende Oberflächengebiet 12, in dem in einem folgenden Verfahrensschritt die Bitleitungen BL gebildet werden, angebracht werden. Für den Fall, dass für das Gebiet 12 niedrigere Dotierungskonzentratioiien erwünscht sind, kann für dieses Gebiet naturgemäss ein gesonderter Dotierungsschritt
909822/0750
12.9.78 *** *>. PIiN. 8964
durchgeführt werden. Anschliessend können mit Hilfe bekannter Maskierungs- und Diffusionstechniken die η -Emitterzone 24 und die Kollektorzone 25 angebracht werden (Fig. 5b). Die Oberflächenkonzentration der Zonen 24,25 liegt zwischen 10 und 10 Atomen/cm und die Tiefe beträgt etwa 1 /um. Zugleich mit der Emitterdiffusion oder in einem gesonderten Schritt können die η -Bitleitungen 13 angebracht werden. Dabei können in den Bitleitungen verhältnismässig niedrige Widerstände
^0 erhalten werden; ein besonderer Widerstandswert liegt zwischen 5 und 15-A~pro Quadrat.
Vor der Ablagerung des p-leitenden
polykristallinen Materials werden in die Oxidschicht auf der Oberfläche 2 Fenster an den Stellen geätzt, an denen die Wort- und Bitleitungen miteinander durch eine Diode verbunden werden sollen (Fig. 5a.) . Wie in Fig. 5b dargestellt ist, werden in der Oxidschicht 14 über den Transistoren keine Kontaktfenster 16 angebracht. Gegebenenfalls könnte aber auch nun schön über der Basiszone 13 ein Basiskontaktfenster gebildet werden, über das die p-leitende Basis mit einem Basiskontakt versehen werden könnte. Im hier beschriebenen Beispiel sind die Basis-, Emitter- und Kollektorkontakte aber in- Form von Aluminiumkontakten angebracht.
Es sei bemerkt, dass die Oxidschicht 14, die in den Figuren 3 und 4 der Deutlichkeit halber als eine Schicht mit einer gleichmässigen Dicke dargestellt ist, tatsächlich infolge der verschiedenen Bearbeitungen eine nichtgleichmässige Dicke aufweist, wie der VoIlständigkeit halber in den Figuren 5a und b angegeben ist.
Auf der Oxidschicht 14 und in den
Fenstez'ii 16 wird dann das polykristalline Siliziummaterial 17 zum Erhalten von·'1 Wortleitungen 15 abgelagert. Die Dicke der Schichten 17 beträgt etwa 0,5 /um und
die Dotierungskonzentration höchstens 10 Boratome/cm Hohe Temperaturbehandlungen sind dabei nicht erforderlich, was im Zusammenhang mit den Eigenschaften der anderen Schaltungselemente, z.B. der Transistoren T - To» günstig ist.
909822/0750
12.9-78 ^y ΡΤϊΚ.8964
In einem nächsten Verfahrensschritt können die Kontaktfenster über dem Emitter Zh und der Basis 23 und der Kollektorkontaktzone 25 angebracht werden, wonach durch eine auf übliche Feise stattfindende Ablagerung· von Aluminium die Emitter-, Basis- und Kollektorkontakte gebildet werden. Zu gleicher Zelt können auf den polykristallinen Streifen die Aluminiumbahnen 18 angebracht werden, um den Reihenwiderstand in den Tfortleitungen 15 herabzusetzen.
Im hier beschriebenen Ausführungsbeispiel
sind die Bitleitungen 13 durch hoch dotierte und niederohmige Zonen 13 gebildet, die während der Emitterdiffusion angebracht werden. Fig. 6 zeigt in einem Schnitt, der dem Schnitt nach Fig. 3 entspricht, eine in bezug auf das erste Ausführungsbeispiel etwas abgewandelte Ausführungsform. Für Teile, die Teilen nach Fig. 3 entsprechen, sind der Einfachheit halber dieselben Bezugsziffern verwendet. Statt durch η-leitende Zonen werden die Bitleitungen in diesem Falle durch p-leitende Oberflächenzonen 30 gebildet, während die. polykristalline Schicht vom η-Typ ist. Die p-leitenden Zonen 30 sind direkt in der n-leitenden epitaktischen Schicht 20 angebracht und werden durch die zwischenliegenden Teile der epitaktischen Schicht gegeneinander isoliert. Die p-leitenden Zonen erstrecken sich über die ganze Dicke der epitaktischen Schicht 20 und sind auf der Unterseite des p-leitendea. Substrats I9 durch eine hochdotierte η-leitende vergrabene Schicht 31 voneinander getrennt.
Die Anordnung nach Fig. 6 kann mit Hilfe
eines Verfahrens hergestellt werden, das dem oben an Hand des ersten Ausführungsbeispiels beschriebenen Verfahren praktisch gleich ist. Die Zone 31 kann zugleich mit der in Fig. 5t> dargestellten vergrabenen Kollektorzone 21 und die p-leitenden Zonen 30 können zugleich mit der p-leitenden Isolierzone 22 angebracht werden. Statt pleitender polykristalliner Schichten 17 werden nun aber η-leitende polykristalline Schichten angebracht.
909822/0750
12.9-78 +6 - PEN.8964
In dem die Zonen 30 zugleich, mit den
Isolierzonen 12 angebracht werden, können Bitleitungen mit einem niedrigen Reihenwiderstand erhalten werden. Ein besonderer ¥ert für diese Widerstände liegt zwischen _ 5 und 15-il·-pro Quadrat. Dadurch, dass ausserdem diese Zonen eine verhältnismässig hohe Oberflächendotierungskonzentration aufweisen, können die verhältnismässig
- "1 rv ο
niedrigen (z.B. 10 Atome/cm ) Dotierungskonzentrationen in den n—leitenden polykristallinen Schichten, gleich wie
... im vorhergehenden Ausführungsbeispiel, schnelle Dioden J erhalten werden, die auch dank ihren geringen Abmessungen besonders gut als Speicherelement in einem Festwertspeicher geeignet sind.
Figuren Ja und 7"b zeigen Schnitte entsprechend dem Schnitt nach Figuren 5a. und 5b durch eine dritte Ausführungsform einer Anordnung nach der Erfindung. In diesem Falle enthält der Halbleiterkörper 10 eine p-leitende epitaktische Schicht 40 statt einer n-leitenden epitaktischen Schicht 20, wie in den vorhergehenden Ausführungsbeispielen. Die Schicht 4o ist auf einem p-leitenden Substrat I9 angebracht. Die Bitleitungen und die Ifortleitungen enthalten, gleich wie im ersten Aus-
führungsbeispiel, η -Oberflächenzonen 13 bzw. die polykristallinen Siliziumstreifen I7 mit den darauf ange-
,,. brachten Al-Bahnen 18. Die η-leitenden Zonen I3 können wieder zugleich mit den η-leitenden Emittern 41 der Transistoren (Fig. 1Jh) gebildet werden. Der Kollektor des Transistors wird in diesem Falle durch eine nleitende vergrabene Schicht 42 und die ringförmige nleitende Zone 43, die sich von der Oberfläche bis zu der vergrabenen Schicht 42üb"er die epitaktische Schicht 4θ erstreckt, gebildet. Die Basis des Transistors wird nun durch einen Teil 44 der epitaktischen Schicht 4θ gebildet, der von dem Kollektor 42, 43 umgeben wird und mit einer ρ -Basiskontaktzone 4 5 versehen ist. Die n-leitenden Zonen I3 und die Transistoren sind in diesem Falle je von anderen Schaltungseiementen durch zwischenliegende Teile der p-leitenden epitaktischen Schicht 4θ getrennt.
909.822/0750
12.9-78 ' J^? TBK. 896k
Gesonderte Zonen für Inselisolierung sind in diesem Falle nicht erforderlich, wodurch insbesondere die Randelektronik mit grösserer Packungsdichte als im . ersten Ausführungsbeispiel hergestellt werden kann.
Die Herstellung der in den Figuren Ja und b dargestellten Anordnung kann weiter mit Hilfe an sich bekannter Techniken durchgeführt werden. Erwünschtenfalls kann an der Oberfläche der epitaktischen Schicht 4o unter der Oxidschicht 14 die Dotierungskonzentration p-leitender
■IQ Verunreinigungen erhöht werden, um Kanalbildung infolge von Inversion zu verhindern. Eine derartige kanalunterbrechende Zone k6, die mittels einer gleichmässigen Dotierung über die ganze Oberfläche des Halbleiterkörpers angebracht werden kann, ist in der Zeichnung mit ge- * strichelten Linien angedeutet.
Eine Speichervorrichtung nach der Erfindung kann auch mit Hilfe eines Verfahrens hergestellt werden, bei dem die Transistoren mittels einer dreifachen Diffusion, oder Implantation angebracht werden, wie in den Figuren 8a und b dargestellt ist. In diesem Falle wird von dem p-leitenden Halbleiterkörper 10 ausgegangen, der gegebenenfalls an der Oberfläche unter der Oxidschicht 14 wieder mit einer kanalunterbrechenden Zone 46 versehen sein kann. Mit Hilfe von Diffusion oder Ionenimplantation wird darin der Kollektor 50 (Fig. 8b) angebracht, während in dem Kollektor die p-leitende Basiszone 51 und schliesslich in der Basis die η-leitende Emitterzone 52 zugleich mit der η -Kollektorkontaktzone 53 angebracht wird. Die η-leitenden Bitleitungen 13 werden durch die hoch dotierten η -Zonen 13 (Fig. 8a) gebildet, die ebenfalls zugleich mit der Emitterzone 52 und der Kollektorzone des Transistors angebracht werden und die gleichrichtenden Übergänge J mit den niedriger dotierten p-leitenden polykristallinen Siliziumschichten 17 bilden.
Für die Dotierungskonzentration der η -Zonen 13 und der p-leitenden polykristallinen Schichten 17 können die '.igleichen oder nahezu die gleichen Werte wie im ersten Ausführungsbeispiel gewählt werden.
909822/0750
12.9.78 -+β" PHN. 8964
In gewissen Fällen, in denen z.B. andere Selektions/Leseverfahren als das an Hand der Fig. 1 beschriebene Verfahren angewandt werden, kann es vorteilhaft sein, die Reihenwiderstände in den Wortleitungen WL weiter herabzusetzen. Fig. 9 zeigt eine Weise, in der eine derartige Widerstandsherabsetzung erhalten werden kann. Die Anordnung nach Fig. 9 ist grÖsstenteils gleich der Anordnung nach dem in den Figuren 2 bis 4 dargestellten Ausführungsbeispiel. Der Schnitt nach Fig. 9 entspricht dem Schnitt nach Fig. 4, wobei der Deutlichkeit halber wohl die Wortleitungen WL_-WL.7 angegeben sind, die in Fig. 4 gezeigt sind. Über der Oberfläche 11 sind Metallbahnen $6 oberhalb jeder der n-leitenden Bitleitungen 13 angeordnet. Die Bahnen 56 sind gegen die Wortleitungen I5 elektrisch durch eine zwischenliegende Isolierschicht 55 aus z.B. Siliziumoxid isoliert. Über Fenster 57 in. den Oxidschichten 14,55 sind die Bahnen 56, die sich praktisch parallel zu den Bitleituiigen 13 über die Oxidschicht ^^ erstrecken, an einer Anzahl von Stellen mit der unterliegenden Bitleitung 13 kontaktiert. Dank der vorhandenen relativen Niederohmigkeit der n-leitenden. Zonen 13 ist es im allgemeinen nicht "erforderlich, an jeder Speicherstelle einen Kontakt zwischen den Zonen I3 und den Streifen 56 anzubringen, aber genügt die Anbringung eines Kontakts jeweils erst nach einer gewissen Anzahl von Speicherstellen. In der Figur ist' der Einfachheit halber jeweils nach vier Speicherstellen ein Kontakt 57 angegeben. Tatsächlich ist in Abhängigkeit von den zu stellenden Anforderungen oft eine viel geringere Anzahl von Kontakten 57 genügend, so dass die Packungsdichte der Anordnung durch das Vorhandensein der Kontakte 57 kaum veringert zu werden braucht.
Fig. 10 zeigt einen Schnitt entsprechend dem Schnitt nach Fig. 3 durch eine Weiterbildung des ersten Ausführungsbeispiels. Statt ununterbrochener polykristalliner Siliziumstreifen 17 enthalten die Wortlei tungeil I5 nun Flecken 58 aus polykristallinem
909822/0 750
12.9-78 -+9- PHJ-T.8964
Material, die nur an denjenigen Speicherstellen angebracht sind, an denen Dioden J gebildet werden sollen, während an anderen Stellen das polykristalline Material entfernt ist. Die polykristallinen Flecken 58 sind miteinander durch die Al-Bahnen 18 verbunden, die sich, gleich wie im ersten Ausführungsbeispiel, über die ganze Länge der ¥ortleitungen I5 erstrecken.
Fig. 11 zeigt schliesslich einen Schnitt entsprechend dem Schnitt nach Fig. h durch eine noch weitere Abwandlung der Anordnung nach dem ersten Ausführungsbeispiel. In diesem Falle· ist auf der Oxidschicht lh eine praktisch nicht dotierte polykristalline Siliziumschicht 59 angebracht. Der ¥iderstand des polykristallinen Materials ist derart hoch, dass es mit Vorteil als Isoliermaterial verwendet werden kann. In der Schicht sind mit Hilfe von Diffusion oder Ionenimplantation p-Bahnen 17 angebracht, die den Bahnen I7 im ersten Ausführungsbeispiel entsprechen. Die Bahnen I7 sind gegeneinander durch zwischenliegende nicht dotierte und hochohmige Teile 6O der polykristallinen Schicht isoliert. Weitere Teile der eigenleitenden Schicht ausserhalb des Matrixteiles der Anordnung können für z.B. die Verdrahtung in der Randelektronik p- und/oder η-dotiert werden.
Es dürfte einleuchten, dass sich die '
Erfindung nicht auf die hier beschriebenen Ausführungsbeispiele beschränkt, sondern dass im Rahmen der Erfindung für den Fachmann noch viele Abwandlungen möglich sind. So können z.B. ausser Bipolartransistoren auch Feldeffekttransistoren, z.B. vom Typ mit isolierten Gate-Elektroden, in demselben Halbeiterkörper mit der Speichermatrix der obenbeschriebenen Art integriert werden. Dabei können z.B. die Bitleitungen zugleich mit den Source- und Drainzonen der Transistoren und die polykristallinen Fortleitungen zugleich mit den integrierten Gate-Elektroden angebracht werden. In den beschriebenen Ausführungsbeispielen ist die Information während der Herstellung, der Ano.rdniuigen mit Hilfe der
909822/0750
12.9.78 ^e PIIN.8964
Maske angebracht, die die Fenster 16 in der Oxidschicht definiert. Auch programmierbare Speicher sind jedoch im Rahmen der Erfindung denkbar. Dabei können z.B. Sicherungen (fusible links) zwischen den Al-Bahnen 18 und den 5 polykristallinen Bahnen 17 verwendet werden.
' 909822/0750
Leerseite

Claims (11)

12.9.78 -4- PHN. 8964
"PATENTANSPRÜCHE:"
iy Halbleiteranordnung mit einem Festwertspeicher, die einen Halbleiterkörper mit einem an eine Oberfläche grenzenden Oberflächengebiet von im wesentlichen einem ersten Leitungstyp enthält, in dem eine Anzahl nebeneinander liegender paralleler streifenförmiger Oberflächenzonen vom zweiten Leitungstyp angebracht sind, wobei die Oberfläche mit einer Isolierschicht überzogen ist, auf der eine Anzahl nebeneinander liegender paralleler streifenförmiger Leiterbahnen angebracht sind, die die streifenförmigen Oberflächenzonen lcreuzen, wobei an den Stellen der Kreuzungspunkte, abhängig von der Information, die Leiterbahnen über Fenster in der Isolierschicht durch einen gleichrichtenden übergang mit den streifenförmigen Zonen
■I5 verbunden werden können, dadurch gekennzeichnet, dass wenigstens an den Stellen der genannten Fenster die Leiterbahnen Teile aus Halbleitermaterial enthalten, das auf der Oberfläche des Halbleiterkörpers in den Fenstern niedergeschlagen ist, den ersten dem der Zonen
2Q entgegengesetzten Leitungstyp aufxtfeist und an den Stellen der Fenster die genannten gleichrichtenden übergänge Form von pn-übergangen bilden.
2. Halbleiteranordnung nach Anspruch 1,
dadurch gekennzeichnet, dass das in den Fenstern niedergeschlagene Halbleitermaterial eine polykristalline Struktur aufweist.
30 9 822/ 0 7S0
ORIGINAL INSPECTED
12.9-78 2 PHN.8964
3. Halbleiteranordnung nach .Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Dotierungskonzentration des niedergeschlagenen Halbleitermaterials niedriger, vorzugsweise wenigstens zehnmal niedriger, als die Oberflächenkonzentration der streifenförmigen Zonen in dem Halbleiterkörper ist.
4. Halbleiteranordnung nach einem oder mehreren der Ansprüche 1 bis 3j dadurch gekennzeichnet, dass auf dem niedergeschlagenen Halbleitermaterial über jeder der Dioden eine Metallschicht angebracht ist.
5. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Metallschichten in Form einer Anzahl von Metallbahnen angebracht sind, · die sich über wenigstens praktisch die ganze Länge einer Leiterbahn erstrecken.
6. Halbleiteranordnung nach Anspruch 5> dadurch gekennzeichnet, dass d.ie Leiterbahnen je eine Doppelschicht einer Bahn aus Halbleitermaterial vom ersten Leitungstyp, die sich über die ganze Länge der Leiterbahn in den Fenstern und über die Isolierschicht erstreckt, und einer Bahn aus Metall enthalten, die sich über die ganze Länge der Leiterbahn auf dem niedergeschlagenen Halbleitermaterial erstreckt.
7. Halbleiteranordnung nach einem oder
mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Oberf lächenkonzeritration der streif enförmigen Zonen mindestens 10 Verunreinigungsatome/cm beträgt.
8. Halbleiteranordnung nach einem oder
mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierungskonzentration des poly—
18 kristallinen Materials höchstens 10 Verunreinigungsatome/cm beträgt.
9· Halbleiteranordnung nach einem oder
mehreren dex- vorstehenden .Ansprüche, dadurch gekennzeichnet, dass über den genannten Leiterbahnen Metallbahnen angebracht sind, die elektrisch gegen die Leiterbahnen isoliert sind und diese kreuzen und sich je über
909822/0750
12.
9.78 3 ' PHN.8964
und parallel zu einer in dem Körper gebildeten streifenförmigen Zone erstrecken und an einer Anzahl von Stellen mit dieser streifenförmigen Zone "kontaktiert sind.
10. Verfahren einer Halbleiteranordnung mit
einem Festwertspeicher (ROM), bei dem ein Halbleiterkörper mit einem an eine Oberfläche grenzenden Oberflächengebiet von im "wesentlichen einem ersten Leitujigstyp mit einer Anzahl nebeneinander liegender paralleler streifenförmiger Oberflächenzonen vom zweiten Leitungstyp versehen wird und auf der Oberfläche eine Isolier
schicht erzeugt wird und auf der Isolierschicht eine Anzahl nebeneinander liegender streifenförmiger paralleler Leiterbahnen gebildet werden, die die streifenförmigen Oberflächenzonen kreuzen, wobei an den Stellen der ■ . Kreuzungspunkte gegebenenfalls, abhängig von der Information, die Isolierschicht Fenster aufweist, über die die Leiterbahnen durch einen gleichrichtenden Übergang mit den Oberflächenzonen verbunden werden, dadurch gekennzeichnet, dass wenigstens an den Stellen der
^ genannten Fenster die Leiterbahnen in Form von Halbleitermaterial angebracht werden, das auf der in den Fenstern freiliegenden Oberfläche des Halbleiterkörpers niedergeschlagen wird, den ersten dem Leitungstyp der Oberflächenzonen entgegengesetzten Leitungstyp aufweist und
2^ an den Stellen der Fenster gleichrichtenden pn-Ubergänge mit den Oberflächenzonen bildet.
11. Verfahren nach Anspruch 10, dadurch
gekennzeichnet, dass das Halbleitermaterial in polykristalliner Form niedergeschlagen wird.
909822/0750
DE2850864A 1977-11-28 1978-11-24 Halbleiteranordnung mit einem Festwertspeicher und Verfahren zur Herstellung einer derartigen Halbleiteranordnung Expired DE2850864C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NL7713051A NL7713051A (nl) 1977-11-28 1977-11-28 Halfgeleiderinrichting met een permanent geheu- gen en werkwijze ter vervaardiging van een der- gelijke halfgeleiderinrichting.

Publications (2)

Publication Number Publication Date
DE2850864A1 true DE2850864A1 (de) 1979-05-31
DE2850864C2 DE2850864C2 (de) 1985-04-25

Family

ID=19829630

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2850864A Expired DE2850864C2 (de) 1977-11-28 1978-11-24 Halbleiteranordnung mit einem Festwertspeicher und Verfahren zur Herstellung einer derartigen Halbleiteranordnung

Country Status (15)

Country Link
US (1) US4399450A (de)
JP (1) JPS5482985A (de)
AT (1) AT374033B (de)
AU (1) AU524244B2 (de)
BR (1) BR7807786A (de)
CA (1) CA1135856A (de)
CH (1) CH637784A5 (de)
DE (1) DE2850864C2 (de)
ES (1) ES475412A1 (de)
FR (1) FR2410336A1 (de)
GB (1) GB2009507B (de)
IT (1) IT1100364B (de)
MX (1) MX145951A (de)
NL (1) NL7713051A (de)
SE (1) SE7812078L (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3117083A1 (de) * 1980-06-25 1982-02-11 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur herstellung von halbleiterelementen

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2471023A1 (fr) * 1979-12-07 1981-06-12 Ibm France Reseau matriciel d'elements semi-conducteurs
US4589008A (en) * 1980-01-28 1986-05-13 Rca Corporation Apparatus for electrically joining the ends of substantially parallel semiconductor lines
JPS57104253A (en) * 1980-12-19 1982-06-29 Matsushita Electric Ind Co Ltd Semiconductor memory device
US5148256A (en) * 1981-02-23 1992-09-15 Unisys Corporation Digital computer having an interconnect mechanism stacked above a semiconductor substrate
US4608585A (en) * 1982-07-30 1986-08-26 Signetics Corporation Electrically erasable PROM cell
US4876220A (en) * 1986-05-16 1989-10-24 Actel Corporation Method of making programmable low impedance interconnect diode element
US4881114A (en) * 1986-05-16 1989-11-14 Actel Corporation Selectively formable vertical diode circuit element
JPS6356624A (ja) * 1986-08-27 1988-03-11 Hoya Corp フアラデ−ロ−テ−タと光アイソレ−タ
US5194749A (en) * 1987-11-30 1993-03-16 Hitachi, Ltd. Semiconductor integrated circuit device
KR960010736B1 (ko) * 1991-02-19 1996-08-07 미쓰비시뎅끼 가부시끼가이샤 마스크 rom 및 그 제조방법
US5661047A (en) * 1994-10-05 1997-08-26 United Microelectronics Corporation Method for forming bipolar ROM device
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2023219C3 (de) * 1970-05-12 1979-09-06 Siemens Ag, 1000 Berlin Und 8000 Muenchen Programmierbarer Halbleiter-Festwertspeicher
JPS5816337B2 (ja) * 1975-06-13 1983-03-30 日本電気株式会社 半導体装置の製造方法
JPS5240081A (en) * 1975-09-26 1977-03-28 Hitachi Ltd Bi-polar rom
GB1572703A (en) * 1975-12-10 1980-07-30 Tokyo Shibaura Electric Co Semiconductor device and method of producing a semiconductor device
US4160989A (en) * 1975-12-29 1979-07-10 U.S. Philips Corporation Integrated circuit having complementary bipolar transistors
US4148055A (en) * 1975-12-29 1979-04-03 U.S. Philips Corporation Integrated circuit having complementary bipolar transistors
US4099260A (en) * 1976-09-20 1978-07-04 Bell Telephone Laboratories, Incorporated Bipolar read-only-memory unit having self-isolating bit-lines
JPS5416990A (en) * 1977-07-08 1979-02-07 Hitachi Ltd Matrix form logic circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1977 IEEE International Solid-State Circuits Conference-Digest of Technical Papers, Februar 1977, S. 118/119 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3117083A1 (de) * 1980-06-25 1982-02-11 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur herstellung von halbleiterelementen

Also Published As

Publication number Publication date
US4399450A (en) 1983-08-16
AT374033B (de) 1984-03-12
IT7830198A0 (it) 1978-11-24
SE7812078L (sv) 1979-05-29
ES475412A1 (es) 1979-03-16
AU524244B2 (en) 1982-09-09
FR2410336B1 (de) 1985-04-05
ATA842978A (de) 1983-07-15
CA1135856A (en) 1982-11-16
GB2009507B (en) 1982-03-24
MX145951A (es) 1982-04-23
DE2850864C2 (de) 1985-04-25
FR2410336A1 (fr) 1979-06-22
CH637784A5 (de) 1983-08-15
BR7807786A (pt) 1979-06-26
JPS5482985A (en) 1979-07-02
AU4193678A (en) 1979-06-07
IT1100364B (it) 1985-09-28
GB2009507A (en) 1979-06-13
NL7713051A (nl) 1979-05-30
JPS6156627B2 (de) 1986-12-03

Similar Documents

Publication Publication Date Title
DE2235801A1 (de) Monolithischer festwertspeicher und verfahren zur herstellung
DE10340131A1 (de) Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung
DE3136682A1 (de) Transistor vom typ mit isoliertem tor
DE2610828A1 (de) Thyristor mit passivierter oberflaeche
DE2850864A1 (de) Halbleiteranordnung mit einem festwertspeicher und verfahren zur herstellung einer derartigen halbleiteranordnung
DE2950906A1 (de) Speicherzelle fuer einen statischen speicher und eine derartige zelle enthaltender statischer speicher
DE69021915T2 (de) MOS-Pilotstruktur für einen Transistor mit isolierter Steuerelektrode und Verfahren zur Versorgung eines solchen Transistors mit Pilotstrom.
DE2730373A1 (de) Integrierte halbleiter-logikschaltung
DE2320563B2 (de) Vierschichttriode
DE4227840C2 (de) MOS-Leistungsschalttransistor
DE2904254A1 (de) Halbleiteranordnung
DE2848576C2 (de)
DE3230067A1 (de) Permanentspeichervorrichtung
DE2847822A1 (de) Integrierte halbleitervorrichtung
DE2431011A1 (de) Halbleitervorrichtung
DE3033731C2 (de) Statische bipolare Speicherzelle und aus solchen Zellen aufgebauter Speicher
DE2456635C3 (de) Integrierte Halbleiterschaltung mit negativem Widerstand
DE2820913C2 (de)
DE2410721A1 (de) Steuerbares halbleiter-gleichrichterelement
EP0000472A1 (de) Hochintegrierte Halbleiteranordnung enthaltend eine Dioden-/Widerstandskonfiguration
DE2001584B2 (de) Sperrschicht-Feldeffekttransistor
DE1614816C3 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
DE3142618C2 (de) Halbleiteranordnung mit Transistor und Widerstandszone
DE19520182C2 (de) Bipolartransistor vom pnp-Typ
DE2128934C3 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee