DE3117083A1 - Verfahren zur herstellung von halbleiterelementen - Google Patents
Verfahren zur herstellung von halbleiterelementenInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung von Halbleiterelementen, bei welchen auf
einer ersten Isolierschicht wenigstens eine erste Verbindungsschicht aufgebracht wird und bei welchem in der
Folge wenigstens zwei zweite Verbindungsschichten aufgebracht werden, die über eine zweite Isolierschicht
hinweg die erste Verbindungsschicht kreuzen.
In dem Maße, in welchem integrierte Halbleiterelemente immer komplizierter aufgebaut werden, treten immer mehr
Verbindungsschichten in mehrschichtiger Anordnung auf. Aufgrund
dieser Tendenz kreuzen sich untere und obere Verbindungsschichten mit dazwischen angeordneten Isolierschichten,
was zu einer Zusammenballung von Verbindungsschichten führt, wobei entlang der oberen Bereiche von
Halbleiterelementen Stufenbezirke auftreten. Um derartige Verbindungsschichten im Rahmen der vorgesehenen Muster herzustellen,
ist es vorteilhaft, anisotropische Ätzverfahren, beispielsweise ein reaktives Ionenätzverfahren (RIE), anzuwenden.
Bei derartigen anisotropischen Ätzverfahren tritt jedoch der Ätzvorgang nur in vertikaler Richtung in bezug
auf die Oberfläche des Halbleitersubstrats auf, während in seitlicher Richtung parallel zur Oberfläche des Halbleitersubstrats
kein Ätzen zustandekommt. Wenn demzufolge eine erste Verbindungsschicht durch eine Isolierschicht hindurch
auf dem Halbleitersubstrat hergestellt wird und anschließend eine zweite Verbindungsschicht erzeugt wird,
die die erste Verbindungsschicht unter Zwischenlage einer weiteren Isolierschicht kreuzt, verbleibt leitfähiges
Material, welches für die Herstellung der zweiten Verbindungsschicht verwendet wird, auf jeder Seite der ersten
Verbindungsschicht zwischen den beiden sich kreuzenden Bereichen, wodurch aufgrund des verbleibenden leitfähigen
Materials Kurzschlüsse innerhalb der zweiten Verbindungs-
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schicht erzeugt werden.
Das vorhandene Problem soll unter Bezugnahme auf die Figuren 1 und 2 erläutert werden, welche ein Halbleitersubstrat
10 zeigen, auf welchem eine isolierende Oxidschicht aufgebracht ist. Nachdem auf dieser Oxidschicht
ein polykristalliner Siliconfilm aufgebracht ist, wird
derselbe einer Musterung unterzogen, so daß eine erste polykristalline Siliconverbindungsschicht 12 erzeugt wird.
In der Folge wird dann der dem Elementbereich entsprechende Oxidfilm mit Hilfe einer Maske der polykristallinen Siliconverbindungsschicht
12 weggeätzt. Als nächster Schritt wird dann zur Herstellung einer zweiten polykristallinen
Siliconverbindungsschicht 5 eine Isolierschicht 13 zwischen den beiden Verbindungsschichten 12 und 14 aufgebracht.
Zu diesem Zweck wird die erste Verbindungsschicht 13 oxidiert, wodurch sich eine Isolierschicht 13 mit einer
Dicke von einigen 100 A ergibt. Fig. 2 zeigt dabei eine Schnittansicht entlang der Linie 2-2 von Fig. 1. Nach der
Herstellung der Isolierschicht 13 muß dann die zweite polykristalline Siliconschicht 14 mit Hilfe einer Musterbildung
eines über die gesamte Oberfläche aufgebrachten polykristallinen Siliconfilms erzeugt werden. Entsprechend
Fig. 2 werden dabei auf beiden Seiten der Isolierschicht überhängende Bereiche 15 gebildet, sobald die erste Verbindungsschicht
12 oxidiert wird. Das über die gesamte Oberfläche aufgebrachte polykristalline Siliconmaterial
für die Herstellung der zweiten Verbindungsschicht 14 dringt dabei selbstverständlich ebenfalls unterhalb der
Überhangbereiche 15 ein. Bei der Musterbildung für die
zweite Verbindungsschicht 14 verbleibt während des RIE-Verfahren polykristallines Siliconmaterial 14a unterhalb
der Überhangbereiche 15 und wird demzufolge, so wie dies in Fig. 2 gezeigt ist, auch nicht entfernt. Das verbleibende
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polykristalline Siliconmaterial 14a stellt Kurzschlüsse zwischen einzelnen Bereichen der zweiten Verbindungsschicht 14 dar. Falls für die Musterbildung der zweiten
Verbindungsschicht 14 ein isotropischer Ätzvorgang angewandt wird, wird zwar das polykristalline Material 14a
nicht an der betreffenden Stelle gelassen, jedoch erweist sich ein isotropischer Ätzvorgang in Verbindung mit dem
zur Herstellung feiner Muster zweckmäßigen RIE-Verfahren
als problematisch.
Es ist demzufolge Aufgabe der vorliegenden Erfindung, ein
Verfahren zur Herstellung von Halbleiterelementen zu schaffen, welches bei Verwendung einer anisotropischen Ätzung
das Vorsehen vielfacher Verbindungsschichten erlaubt, wodurch die Packungsdichte von Schaltelementen erhöht und
die Qualität der dadurch hergestellten Produkte verbessert wird.
Erfindungsgemäß wird dies dadurch erreicht, daß wenigstens
im Bereich jeder Seitenkante der ersten Verbindungsschichten zwischen den Kreuzungsbereichen der ersten und zweiten
Verbindungsschichten bei der Herstellung der ersten Verbindungsschicht
Ansätze erzeugt werden, wodurch die Breite der ersten Verbindungsschicht vergrößert wird, und daß
wenigstens ein Teil dieser Ansätze entfernt wird, um auf diese Weise nach der Herstellung der zweiten Verbindungsschichten einen Kurzschluß zwischen denselben zu verhindern.
Wenn die vorliegende Erfindung für integrierte Halbleiterschaltkreise
verwendet wird, können feine mehrschichtige Verbindungsschichten sehr leicht hergestellt werden, ohne
daß dabei die Gefahr besteht, daß zwischen derartigen Zwischenverbindungsschichten Kurzschlüsse auftreten. Im
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Rahmen der vorliegenden Erfindung können somit Halbleiterelemente"
geschaffen werden, welche bei besserer Herstellbarkeit zuverlässiger arbeiten.
Die Erfindung soll nunmehr näher erläutert und beschrieben werden, wobei auf die beigefügte Zeichnung Bezug genommen
ist. Es zeigen:
Fig. 1 eine schematische Darstellung zur Erläuterung der Probleme, welche bei der Herstellung eines
Halbleiterelements mit mehrschichtigen Zwischenverbindungen auftreten,
Fig. 2 eine Schnittansicht entlang der Linie 2-2 von Fig. 1, wobei die zweite Zwischenverbindungsschicht
weggelassen ist,
Fig. 3 eine Draufsicht zur Erläuterung eines Teils des Herstellungsverfahrens gemäß der Erfindung,
Fig. 4A bis 4J Schnittansichten entlang der Linie 4A-4A von
Fig. 3 zur Erläuterung der Herstellungsschritte
eines gemäß- der Erfindung hergestellten Halbleiterelements und
Fig. 5 und 6 Draufsichten von Abwandlungen eines Verfahrensschritts entsprechend Fig. 3.
Eine bestimmte Ausführungsform des Herstellungsverfahrens von Halbleiterelementen gemäß der Erfindung soll nunmehr
unter Bezugnahme auf Fig. 3 sowie 4A bis 4J beschrieben werden. Gemäß Fig. 3 wird auf einem Halbleitersubstrat 20
eine Oxidschicht 21 aufgebracht. Auf diese Oxidschicht 21 wird eine erste Anordnung von Verbindungsschichten 22a
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bis 22c aufgebracht. Auf diese erste Anordnung von Verbindungsschichten
22a bis 22c wird über eine Isolierschicht hinweg eine zweite Anordnung von Verbindungsschichten 24a und 24b aufgebracht. Nach dem letzten Verarbeitungsschritt
besitzen die Anordnungen von ersten Verbindungsschichten 22a bis 22c eine Breite W. Diese Verbindungsschichten
22a bis 22c bestehen dabei aus polykristallinem Silicium. Bei dem ersten Schritt zur Herstellung der
ersten Verbindungsschichten 22a bis 22c besitzt die Verbindungsschicht 22a auf der linken Seite einen Ansatz 30
mit einer Breite W1 und auf der rechten Seite einen Ansatz
31 mit einer Breite W3. Die Verbindungsschicht 22b
hingegen besitzt auf beiden Seiten jeweils Ansätze 32, mit einer Breite von jeweils W~. Die Verbindungsschicht
22c schließlich besitzt auf der rechten Seite einen Ansatz 34 mit einer Breite W2 und auf der linken Seite einen Ansatz
35 mit einer Breite W-. Die Ansätze 31, 32 bzw. 33,
34 gehen dabei ineinander über. Nach der Herstellung der zweiten Verbindungsschichten 24a und 24b werden Teile der
Ansätze 30 bis 35 weggeätzt, um auf diese Weise einen Kurzschluß zwischen den zweiten Verbindungsschichten 24a
und 24b zu verhindern. Obwohl dies in Fig. 3 nicht dargestellt ist, so sei doch verstanden, daß Halbleiterelemente
vorgesehen sind, welche mit den Verbindungsschichten verbunden sind.
Das Herstellungsverfahren von Halbleiterelementen gemäß
der Erfindung soll nunmehr unter Bezugnahme auf die Schnittansichten gemäß Fig. 4A bis 4J näher beschrieben
werden, wobei diese Schnittansichten entlang der Linie 4A-4A in Fig. 3 genommen sind. Zuerst wird in bekannter Weise
auf einem Halbleitersubstrat 20 eine Feldoxidschicht bzw. eine Gatteroxidschicht 21 aufgebracht. Dann werden die
ersten Verbindungsschichten 22a hergestellt, welche entsprechende Ansätze 30 bis 35 aufweisen. Diese Verbindungs-
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schichten 22a bis 22c bestehen aus polykristallinen Silicium und werden in bekannter Weise gemäß Fig. 3 und
4A hergestellt, wodurch entlang der Schnittansicht 4A-4A eine polykristalline Siliciumschicht 22 gebildet wird. Im
Rahmen eines nächsten VerfahrensSchrittes wird in jenen
Bereichen, in welchen Halbleiterelemente herstellt sind, die Oxidschicht 21 selektiv weggeätzt, indem beispielsweise
Ammoniumfluorid NH*F, verwendet wird. Dies geschieht
mit Hilfe einer Maske der ersten Verbindungsschichten 22a
bis 22c. Auf diese Weise ergibt sich eine Anordnung, so wie sie in Fig. 4B dargestellt ist. Um die erstenVerbindungsschichten
22a bis 22c von den zweiten Verbindungsschichten 24a und 24b zu trennen, wird dann eine isolierende
Trennschicht erzeugt, was durch thermische Oxidation der ersten Verbindungsschichten 22a bis 22c bewirkt wird.
Auf diese Weise wird gemäß Fig. 4C eine thermische Oxidschicht 36 mit einer Dicke von 0,1 μ erzeugt. In der Folge
wird dann ein polykristalliner Siliciumfilm 37 auf der gesamten Oberfläche aufgebracht, und zwar unter Einschluß
jenes Bereiches, in welchem die zweiten Verbindungsschichten
24a und 24b hergestellt werden sollen. Um den Widerstand der polykristallinen Siliciumschicht 37 zu reduzieren,
wird durch thermische Diffusion Phosphor eindiffundiert. Der polykristalline Siliciumfilm 37 wird dann oxidiert,
wodurch sich gemäß Fig. 4D ein Oxidfilm 38 mit einer Dicke von etwa 1000 A ergibt. In der Folge wird dann
jener Bereich des Oxidfilms 38, an welchem die zweiten Verbindungsschichten 24a und 24b hergestellt werden sollen,
mit einem nicht dargestellten fotoempfindlichen Material
beschichtet, worauf der Oxidfilm 38 an jenen Bereichen, an welchen die zweiten Verbindungsschichten 24a und 24b vorhanden
sind, gemäß Fig. 4E durch einen Fotoätzvorgang entfernt werden. Während des'folgenden Verrahrensschrittes
wird der polykristalline Siliciumfilm an jenen Stellen,
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welche nicht der zweiten Verbindungsschicht 24a und 24b angehören, mit Hilfe des RIE-Verfahrens und unter Verwendung
einer Maske der fotoempfindlichen Schicht gemäß Fig. 4F weggeätzt. Durch Verwendung einer fotoempfindlichen
Schicht auf den zweiten Verbindungsschichten 24a und 24b als Maske, wird die Isolierschicht 36 entsprechend Fig. 4G
beispielsweise unter Verwendung von Ammoniumfluorid NH.F weggeätzt. In der Folge wird dann das fotoempfindliche
Material, welches auf den zweiten Verbindungsschichten 24a und 24b verbleibt, entfernt. So wie dies in Fig. 4G
gezeigt ist, wird das polykristalline Silicium 37a, welches bei der Herstellung der zweiten Verbindungsschichten
24a und 24b auftritt, unterhalb der Überhangbereiche der isolierenden Trennschicht 36 belassen, so wie dies in
Fig. 4F gezeigt ist. Das polykristalline Siliciummaterial 37a bewirkt Kurzschlüsse zwischen den zweiten Verbindungsschichten 24a und 24b. Die fotoempfindlichen Filme 39a
bis 39c werden durch ein Fotoätzverfahren in jenen Bereichen aufgebracht, in welchen die ersten Verbindungsschichten
22a bis 22c mit einer Breite W herstellt sind, so wie dies in Fig. 4H gezeigt ist. Die Breite der fotoempfindlichen
Filme 39a bis 39c ist so gewählt, daß sie gleich der Breite W der ersten Verbindungsschichten 22a bis 22c ist. Gemäß
Fig. 4H ist das linke Ende des fotoempfindlichen Films 39 so gemustert, daß dasselbe in eine Position gelangt, die
um den Betrag W1 von dem linken Ende der ersten Verbindungsschicht 22a von Fig. 3 verschoben wird, wobei diese Verbindungsschicht
22a während des Schrittes von Fig. 4A hergestellt wird. Das rechte Ende des fotoempfindlichen
Filmes 39c ist hingegen so gemustert, daß es in eine Position gelangt, die um den Betrag W. vom rechten Ende der
ersten Verbindungsschicht'22c verschoben ist, die ebenfalls
während des Schrittes von Fig. 4A hergestellt worden ist.
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Der fotoempfindliche Film 39b ist hingegen so ausgelegt,
daß er eine Breite besitzt, die gleich der Breite der ersten Verbindungsschicht 22b von Fig. 3 ist. Während des folgenden
Schrittes werden die wesentlichen Teile der ersten Verbindungsschicht aus polykristallinem Silicium gemäß Fig. 4H
durch die fotoempfindlichen Filme 39a bis 39b maskiert und die unnötigen Teile der ersten Verbindungsschicht mit Hilfe
des RIE-Verfahrens unter Verwendung der in Fig. 41 gezeigten
fotoempfindlichen Maske 39a bis 39c entfernt. Das während des Verfahrens gemäß Fig. 4H verbleibende polykristalline
Silicium 37a wird dann während dem in Fig. 41 gezeigten Verfahrensschrittes vollständig entfernt. Die ersten Verbindungsschichten
22a und 22b verbindenden Ansätze 31 und 32 sowie die ersten Verbindungsschichten 22b und 22c
verbindenden Ansätze 33 und 34 werden dann während des Schrittes von Fig. 41 vollständig entfernt. Ein Kurzschluß
zwischen den zweiten Verbindungsschichten 24a und 24b aus
polykristallinem Silicium wird somit vollständig verhindert. Die fotoempfindlichen Filme 39a bis 39c werden dann gemäß
Fig. 4J in bekannter Weise entfernt. Die ersten Verbindungsschichten 22a1 bis 22c1 besitzen gemäß Fig. 4J eine in Fig.
dargestellte Breite von jeweils W. Die folgenden notwendigen Schritte werden entsprechend bekannter Verfahren durchgeführt.
Entsprechend den bisher bekannten Verfahren besitzen die ersten Verbindungsschichten 22a bis 22c bei ihrer Herstellung
eine Endbreite von beispielsweise W. Wenn dann die zweiten Verbindungsschichten 24a und 24b hergestellt werden, wird
das polykristalline Silicium 37a an den Seiten der ersten Verbir.dungsschichten 22a bis 22c durch isotrope Ätzverfahren
entfernt. Dieses, isotrope Ätzverfahren ist jedoch bei der Herstellung von Mustern hoher Genauigkeit nicht ausreichend.
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Die obige Beschreibung stellt ein Beispiel dar, bei welcher erste und zweite Verbindungsschichten vorgesehen sind. Es
ist jedoch einleuchtend, daß die vorliegende Erfindung ebenfalls für Kalbleiterelemente verwendbar ist, bei welchen die
Anzahl von Verbindungsschichten beliebig, d.h. größer oder gleich 3 sein kann. Falls die Anzahl der Schichten N ist,
dann wird die n-te sowie die n+1-te Schicht durch das Herstellungsverfahren
gemäß der Erfindung erzeugt. Dabei werden an den Seiten der η-ten Verbindungsschicht zwischen den
kreuzenden Teilen der η-ten Verbindungsschicht und der n+1-ten
Verbindungsschicht Ansätze vorgesehen, welche denen von
W. und W„ von Fig. 3 entsprechen. Nach der Herstellung der
n+1-ten Verbindungsschient wird wenigstens ein Teil der
Ansätze der η-ten Verbindungsschicht entfernt. Obwohl die obige Beschreibung zum Ätzen der Verbindungsschichten das
RIE-Verfahren erwähnt, so sind ebenfalls andere anisotrope Ätzverfahren, beispielsweise das Ionenstrahlätzverfahren anwendbar
.
So wie dies in Fig. 5 gezeigt ist, ist der Ansatz 31 auf der rechten Seite der ersten Verbindungsschicht 22a,der
Ansatz 32 auf der linken Seite der ersten Verbindungsschicht
22b, der Ansatz 33 auf der rechten Seite der ersten Verbindungsschicht 22b und der Ansatz 34 auf der linken Seite der
ersten Verbindungsschicht 22c angeordnet, so wie dies auch
im Fall von Fig. 3 der Fall ist. Auf der linken Seiten der ersten Verbindungsschicht 22a kann ferner ein Ansatz 41 vorgesehen
sein, während auf der rechten Seite der ersten Verbindungsschicht 22a ein Ansatz 42 vorgesehen ist. Bei dieser
Konfiguration kann die Breite der ersten Verbindungsschicht 22a während des Verfahrensschrittes von Fig. 4a so gewählt
sein, daß sie der Breite entspricht, die während des letzten Schrittes übrigbleibt.
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Gemäß Fig. 6 können jedoch ebenfalls Ansätze 43 abwechselnd auf beiden Seiten der ersten Verbindungsschicht 22a
bis 22c vorgesehen sein, wobei diese Schichten so angeordnet sind, daß die Ansätze 43 benachbarter erster Verbindungsschichten
in Längsrichtung gegeneinander verschoben sind. Diese Anordnung erhöht die Dichte der Verbindungsschichten.
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Leerseite
Claims (3)
- Henkel, Kern, Feiler Cr HänzeJ "" PatentanwälteRegistered Representativesbefore theEuropean Patent OfficeTokyo Shibaura Denki Möhlstraße37Kabushiki Kaisha D-6000 München 80Kawasaki-shi, Japan* Tel.: 089/982085-87Telex: 0529802 hnkl d Telegramme: ellipsoid29. APRIL 1981 55P1492-2/waVerfahren zur Herstellung von HalbleiterelementenPatentansprücheVerfahren zur Herstellung von Halbleiterelementen, bei welchen auf einer ersten Isolierschicht wenigstens eine erste Verbindungsschicht aufgebracht wird und bei welchem in der Folge wenigstens zwei zweite Verbindungsschichten aufgebracht werden, die über eine zweite Isolierschicht hinweg die erste Verbindungsschicht kreuzen, dadurch gekennzeichnet, daß wenigstens im Bereich jeder Seitenkante der ersten Verbindungsschichten (22a, 22b, 22c) zwischen den Kreuzungsbereichen der ersten und zweiten Verbindungsschichten (22a, 22b, 22c, 24a, 24b) bei der Herstellung der ersten Verbindungsschicht (22a, 22b, 22c) Ansätze (30 bis 35, 41 bis 43) erzeugt werden, wodurch die Breite der ersten Verbindungsschicht (22a, 22b, 22c) vergrößert wird, und daß wenigstens ein Teil dieser Ansätze (30 bis 35, 41 bis 43) entfernt wird,, um auf diese Weise nach der Herstellung der zweiten Verbindungsschichten (24a, 24b) einen13 0066/0738Kurzschluß zwischen denselben zu verhindern.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (11) auf der Hauptfläche des HalbleiterSubstrats (10) aufgebracht wird.
- 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (11) auf dem oberen Bereich der η-ten Verbindungsschicht oberhalb der Hauptfläche des HalbleiterSubstrats (10) aufgebracht ist, wobei η ^- 1 ist.130066/0738
Applications Claiming Priority (1)
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DE3117083C2 DE3117083C2 (de) | 1985-04-25 |
Family
ID=13848305
Family Applications (1)
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---|---|---|---|
DE3117083A Expired DE3117083C2 (de) | 1980-06-25 | 1981-04-29 | Verfahren zur Herstellung von Halbleiterelementen |
Country Status (3)
Country | Link |
---|---|
US (1) | US4363696A (de) |
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DE (1) | DE3117083C2 (de) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8128 | New person/name/address of the agent |
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D2 | Grant after examination | ||
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Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP |
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