JP3456790B2 - 半導体装置の製造方法及び選択エッチング用シリコン基板カセット - Google Patents
半導体装置の製造方法及び選択エッチング用シリコン基板カセットInfo
- Publication number
- JP3456790B2 JP3456790B2 JP09242195A JP9242195A JP3456790B2 JP 3456790 B2 JP3456790 B2 JP 3456790B2 JP 09242195 A JP09242195 A JP 09242195A JP 9242195 A JP9242195 A JP 9242195A JP 3456790 B2 JP3456790 B2 JP 3456790B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- cassette
- silicon
- electrode
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 291
- 229910052710 silicon Inorganic materials 0.000 title claims description 260
- 239000010703 silicon Substances 0.000 title claims description 260
- 239000000758 substrate Substances 0.000 title claims description 256
- 238000005530 etching Methods 0.000 title claims description 87
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 48
- 239000010410 layer Substances 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 67
- 238000003486 chemical etching Methods 0.000 claims description 55
- 239000003990 capacitor Substances 0.000 claims description 54
- 239000011229 interlayer Substances 0.000 claims description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 35
- 238000002161 passivation Methods 0.000 claims description 27
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 23
- 239000012212 insulator Substances 0.000 claims description 10
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 claims description 9
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 claims description 8
- WMFOQBRAJBCJND-UHFFFAOYSA-M Lithium hydroxide Chemical compound [Li+].[OH-] WMFOQBRAJBCJND-UHFFFAOYSA-M 0.000 claims description 8
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 claims description 4
- 229960001231 choline Drugs 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 239000012811 non-conductive material Substances 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 description 14
- 238000007796 conventional method Methods 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000001459 lithography Methods 0.000 description 12
- 239000003513 alkali Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 239000007788 liquid Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- HUCVOHYBFXVBRW-UHFFFAOYSA-M caesium hydroxide Chemical compound [OH-].[Cs+] HUCVOHYBFXVBRW-UHFFFAOYSA-M 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000007743 anodising Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- -1 NH 4 OH Chemical compound 0.000 description 1
- ONRPGGOGHKMHDT-UHFFFAOYSA-N benzene-1,2-diol;ethane-1,2-diamine Chemical compound NCCN.OC1=CC=CC=C1O ONRPGGOGHKMHDT-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
- C25F3/00—Electrolytic etching or polishing
- C25F3/02—Etching
- C25F3/12—Etching of semiconducting materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3063—Electrolytic etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
Description
【０００１】
【産業上の利用分野】本発明は、シリコン基板上のエッ
チング残渣を選択的に除去する半導体装置の製造方法及
びかかる製造方法に用いる選択エッチング用シリコン基
板カセットに関するものである。
チング残渣を選択的に除去する半導体装置の製造方法及
びかかる製造方法に用いる選択エッチング用シリコン基
板カセットに関するものである。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置は一般に次の
構成をなしている。図１９に示すように、１０１はｐ型
Ｓｉ基板、１０２は素子分離酸化膜、１０３はゲート酸
化膜、１０４はゲート電極、１０５ａ，１０５ｂはｎ+
不純物拡散層、１０６は層間絶縁膜、１０７は層間絶縁
膜１０６を開孔し不純物拡散層１０５ａの一部を露出し
た開孔部、１０８は低抵抗多結晶シリコン膜、１０９は
レジストパターン、１１０はキャパシタ下部電極、１１
１は低抵抗多結晶シリコン膜１０８の残、１１２はキャ
パシタ誘電体膜、１１３はキャパシタ上部電極、１１４
は層間絶縁膜、１１５は層間絶縁膜１１４を開孔し不純
物拡散層１０５ｂの一部を露出した開孔部、１１６はビ
ット線電極である。
構成をなしている。図１９に示すように、１０１はｐ型
Ｓｉ基板、１０２は素子分離酸化膜、１０３はゲート酸
化膜、１０４はゲート電極、１０５ａ，１０５ｂはｎ+
不純物拡散層、１０６は層間絶縁膜、１０７は層間絶縁
膜１０６を開孔し不純物拡散層１０５ａの一部を露出し
た開孔部、１０８は低抵抗多結晶シリコン膜、１０９は
レジストパターン、１１０はキャパシタ下部電極、１１
１は低抵抗多結晶シリコン膜１０８の残、１１２はキャ
パシタ誘電体膜、１１３はキャパシタ上部電極、１１４
は層間絶縁膜、１１５は層間絶縁膜１１４を開孔し不純
物拡散層１０５ｂの一部を露出した開孔部、１１６はビ
ット線電極である。
【０００３】上記半導体装置は、まず図１４および図２
０に示すように、ｐ型単結晶シリコン基板１０１の主表
面上の所定領域にＬＯＣＯＳ法を用いて素子分離のため
の分離酸化膜（厚いシリコン酸化膜）１０２を形成し、
次に、熱酸化法を用いて、全面にゲート酸化膜層（図示
せず）を形成し、そのゲート酸化膜層上にＣＶＤ法を用
いて低抵抗多結晶シリコン層（図示せず）を堆積させ
る。そして、リソグラフィー技術およびドライエッチン
グ技術を用いて、パターニングすることにより、ゲート
酸化膜１０３およびゲート電極１０４を形成する。ゲー
ト電極１０４をマスクとして、５０ｋｅＶ，４×１０15
ｃｍ−２の条件下でＡｓイオンを注入することによっ
て、１対のｎ+不純物拡散層（ソース／ドレイン領域）
１０５ａ，１０５ｂを自己整合的に形成する。この後、
熱処理を施すことにより、ｎ+不純物拡散層１０５ａ，
１０６ｂが電気的に活性化される。
０に示すように、ｐ型単結晶シリコン基板１０１の主表
面上の所定領域にＬＯＣＯＳ法を用いて素子分離のため
の分離酸化膜（厚いシリコン酸化膜）１０２を形成し、
次に、熱酸化法を用いて、全面にゲート酸化膜層（図示
せず）を形成し、そのゲート酸化膜層上にＣＶＤ法を用
いて低抵抗多結晶シリコン層（図示せず）を堆積させ
る。そして、リソグラフィー技術およびドライエッチン
グ技術を用いて、パターニングすることにより、ゲート
酸化膜１０３およびゲート電極１０４を形成する。ゲー
ト電極１０４をマスクとして、５０ｋｅＶ，４×１０15
ｃｍ−２の条件下でＡｓイオンを注入することによっ
て、１対のｎ+不純物拡散層（ソース／ドレイン領域）
１０５ａ，１０５ｂを自己整合的に形成する。この後、
熱処理を施すことにより、ｎ+不純物拡散層１０５ａ，
１０６ｂが電気的に活性化される。
【０００４】次に、図１５および図２１に示すように、
全面にＣＶＤ法を用いて層間絶縁膜１０６を形成し、次
に、層間絶縁膜１０６の不純物拡散層１０５ａ上に位置
する領域に、リソグラフィー技術およびドライエッチン
グ技術を用いて開孔部１０７を形成する。これにより、
ｎ+不純物拡散層１０５ａの一部が露出される。
全面にＣＶＤ法を用いて層間絶縁膜１０６を形成し、次
に、層間絶縁膜１０６の不純物拡散層１０５ａ上に位置
する領域に、リソグラフィー技術およびドライエッチン
グ技術を用いて開孔部１０７を形成する。これにより、
ｎ+不純物拡散層１０５ａの一部が露出される。
【０００５】更に、図１６および図２２に示すように、
ＣＶＤ法を用いて露出されたｎ+不純物拡散層１０５ａ
に電気的に接続し、層間絶縁膜１０６上に延びるように
リン（Ｐ）がドープされた低抵抗多結晶シリコン層１０
８を形成した後、低抵抗多結晶シリコン層１０８上にリ
ソグラフィー技術を用いてレジストパターン１０９を形
成する。次に、図１７および図２３に示すように、反応
性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）に代表される異方性ドライエッチ
ング技術を用いて、レジストパターン１０９を転写し、
キャパシタ下部電極１１０を形成する。この異方性ドラ
イエッチングにより、段差部にサイドウォールとして低
抵抗多結晶シリコン残１１１が形成されてしまう。
ＣＶＤ法を用いて露出されたｎ+不純物拡散層１０５ａ
に電気的に接続し、層間絶縁膜１０６上に延びるように
リン（Ｐ）がドープされた低抵抗多結晶シリコン層１０
８を形成した後、低抵抗多結晶シリコン層１０８上にリ
ソグラフィー技術を用いてレジストパターン１０９を形
成する。次に、図１７および図２３に示すように、反応
性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）に代表される異方性ドライエッチ
ング技術を用いて、レジストパターン１０９を転写し、
キャパシタ下部電極１１０を形成する。この異方性ドラ
イエッチングにより、段差部にサイドウォールとして低
抵抗多結晶シリコン残１１１が形成されてしまう。
【０００６】次に、図１８および図２４に示すように、
キャパシタ下部電極１１０上にキャパシタ誘電体膜１１
２を形成する。このキャパシタ誘電体膜１１２は、熱酸
化膜等の単層膜、シリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜などの構成を有する多層膜またはＴａ２Ｏ
５などによって構成される。その後、ＣＶＤ法を用いて
低抵抗多結晶シリコン膜層（図示せず）を形成した後、
リソグラフィー技術およびドライエッチング技術を用い
てキャパシタ上部電極１１３を形成する。
キャパシタ下部電極１１０上にキャパシタ誘電体膜１１
２を形成する。このキャパシタ誘電体膜１１２は、熱酸
化膜等の単層膜、シリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜などの構成を有する多層膜またはＴａ２Ｏ
５などによって構成される。その後、ＣＶＤ法を用いて
低抵抗多結晶シリコン膜層（図示せず）を形成した後、
リソグラフィー技術およびドライエッチング技術を用い
てキャパシタ上部電極１１３を形成する。
【０００７】次に、図１９および図２５に示すように、
ＣＶＤ法を用いて、全面に層間絶縁膜１１４を形成す
る。そして、リソグラフィー技術およびドライエッチン
グ技術を用いて層間絶縁膜１０６および１１４のｎ+不
純物拡散層１０５ｂの上方に位置する領域に開孔部１１
５を形成する。これにより、ｎ+不純物拡散層１０５ｂ
の一部および低抵抗多結晶シリコン残１１１が露出され
る。最後に、ＣＶＤ法を用いて、露出されたｎ+不純物
拡散層１０５ｂに電気的に接続し、層間絶縁膜１１４上
に延びるように低抵抗多結晶シリコン膜（図示せず）を
形成し、リソグラフィー技術およびドライエッチング技
術を用いてビット線電極１１６を形成する。
ＣＶＤ法を用いて、全面に層間絶縁膜１１４を形成す
る。そして、リソグラフィー技術およびドライエッチン
グ技術を用いて層間絶縁膜１０６および１１４のｎ+不
純物拡散層１０５ｂの上方に位置する領域に開孔部１１
５を形成する。これにより、ｎ+不純物拡散層１０５ｂ
の一部および低抵抗多結晶シリコン残１１１が露出され
る。最後に、ＣＶＤ法を用いて、露出されたｎ+不純物
拡散層１０５ｂに電気的に接続し、層間絶縁膜１１４上
に延びるように低抵抗多結晶シリコン膜（図示せず）を
形成し、リソグラフィー技術およびドライエッチング技
術を用いてビット線電極１１６を形成する。
【０００８】
【発明が解決しようとする課題】しかし、従来の方法で
は、図２３に示すように、この低抵抗多結晶シリコン残
１１１が線状に残るため、かかる低抵抗多結晶シリコン
残渣上に作製された隣接するキャパシタ下部電極１１０
間で高抵抗ショートが発生し、また、図２５に示すよう
に、層間絶縁膜１１４上に作製されたビット線１１６
で、１本置きに高抵抗ショートが発生するという問題が
あった。
は、図２３に示すように、この低抵抗多結晶シリコン残
１１１が線状に残るため、かかる低抵抗多結晶シリコン
残渣上に作製された隣接するキャパシタ下部電極１１０
間で高抵抗ショートが発生し、また、図２５に示すよう
に、層間絶縁膜１１４上に作製されたビット線１１６
で、１本置きに高抵抗ショートが発生するという問題が
あった。
【０００９】上記半導体製造工程中に発生するエッチン
グ残渣の除去方法としては、異方性エッチングを行った
後に、基板をアルカリエッチング溶液等に浸すことによ
り、エッチング残渣を湿式除去する方法が知られている
が、かかる通常の湿式エッチングは等方性エッチングで
あるため、エッチング残渣以外の部分も同様にエッチン
グされ、特に超微細加工技術を用いる半導体記憶装置等
においては、パターンサイズが変わり、特性上不具合が
生じる。
グ残渣の除去方法としては、異方性エッチングを行った
後に、基板をアルカリエッチング溶液等に浸すことによ
り、エッチング残渣を湿式除去する方法が知られている
が、かかる通常の湿式エッチングは等方性エッチングで
あるため、エッチング残渣以外の部分も同様にエッチン
グされ、特に超微細加工技術を用いる半導体記憶装置等
においては、パターンサイズが変わり、特性上不具合が
生じる。
【００１０】そこで本発明は、エッチング残渣除去前に
必要な部分に陽極酸化を行い保護膜を形成し、その後、
かかる部分を保護しながら、通常の等方性エッチングで
残渣部分のみを除去する選択的化学エッチング方法（特
開昭６１−３４９４７号公報）を活用し、上記半導体製
造工程中に発生したエッチング残渣を複数枚のシリコン
基板において同時にかつ容易に選択的に除去する選択的
化学エッチング方法及びかかる複数枚処理に適したシリ
コン基板カセットを提供することを目的とする。
必要な部分に陽極酸化を行い保護膜を形成し、その後、
かかる部分を保護しながら、通常の等方性エッチングで
残渣部分のみを除去する選択的化学エッチング方法（特
開昭６１−３４９４７号公報）を活用し、上記半導体製
造工程中に発生したエッチング残渣を複数枚のシリコン
基板において同時にかつ容易に選択的に除去する選択的
化学エッチング方法及びかかる複数枚処理に適したシリ
コン基板カセットを提供することを目的とする。
【００１１】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、上記ＭＯＳ型半導体装置においては、第１
エッチング工程における残渣として層間絶縁膜上に残る
シリコンはシリコン基板とは非導通である一方、キャパ
シタ電極を含め、他の部分はシリコン基板に対して導通
状態にあり、上記選択的エッチング方法を採用すると、
単にシリコン基板のいずれかの部分に正電位を印加する
だけで、第２のエッチング工程で採用される化学的エッ
チングに対し基板及びこれと電気的に接続された部分を
保護することができる一方、層間絶縁膜上に残ったシリ
コンを化学的エッチングにより選択的に除去することが
できることを見い出し、本発明を完成するに至った。
研究の結果、上記ＭＯＳ型半導体装置においては、第１
エッチング工程における残渣として層間絶縁膜上に残る
シリコンはシリコン基板とは非導通である一方、キャパ
シタ電極を含め、他の部分はシリコン基板に対して導通
状態にあり、上記選択的エッチング方法を採用すると、
単にシリコン基板のいずれかの部分に正電位を印加する
だけで、第２のエッチング工程で採用される化学的エッ
チングに対し基板及びこれと電気的に接続された部分を
保護することができる一方、層間絶縁膜上に残ったシリ
コンを化学的エッチングにより選択的に除去することが
できることを見い出し、本発明を完成するに至った。
【００１２】即ち、本発明はシリコン基板上にゲート電
極及び該ゲート電極間を渡る不純物拡散層を形成する工
程と、ゲート電極及び不純物拡散層上に層間絶縁膜を形
成した後に層間絶縁膜の不純物拡散層上に開孔部を設け
る工程と、層間絶縁膜上及び上記開孔部を通じて該開孔
部底域にある上記不純物拡散層上にシリコン膜を形成す
る工程と、レジストパターンを用いて層間絶縁膜上のシ
リコンを異方性エッチングすることにより残るシリコン
膜をキャパシタ下部電極として形成する第１のエッチン
グ工程と、化学的エッチング溶液に上記シリコン基板を
浸す工程と、シリコン基板に正電位を印加する工程と、
シリコン基板及びこれと電気的に接続されている部分の
上記化学的エッチング溶液との接触表面を陽極酸化して
不動態膜を形成する工程と、層間絶縁膜上に残ったシリ
コンの非導電状態のエッチング残渣を等方性エッチング
により除去する第２のエッチング工程からなる半導体装
置の製造方法にある。
極及び該ゲート電極間を渡る不純物拡散層を形成する工
程と、ゲート電極及び不純物拡散層上に層間絶縁膜を形
成した後に層間絶縁膜の不純物拡散層上に開孔部を設け
る工程と、層間絶縁膜上及び上記開孔部を通じて該開孔
部底域にある上記不純物拡散層上にシリコン膜を形成す
る工程と、レジストパターンを用いて層間絶縁膜上のシ
リコンを異方性エッチングすることにより残るシリコン
膜をキャパシタ下部電極として形成する第１のエッチン
グ工程と、化学的エッチング溶液に上記シリコン基板を
浸す工程と、シリコン基板に正電位を印加する工程と、
シリコン基板及びこれと電気的に接続されている部分の
上記化学的エッチング溶液との接触表面を陽極酸化して
不動態膜を形成する工程と、層間絶縁膜上に残ったシリ
コンの非導電状態のエッチング残渣を等方性エッチング
により除去する第２のエッチング工程からなる半導体装
置の製造方法にある。
【００１３】特に、上記シリコンの非導電状態の残渣は
通常多結晶シリコンで構成される。
通常多結晶シリコンで構成される。
【００１４】また、本発明においては、化学的エッチン
グ溶液に対して該シリコン基板を数Ｖ〜数１０Ｖの正電
位に印加し、化学的エッチング溶液としてはＫＯＨ、Ｎ
ａＯＨ、ＬｉＯＨ、ＣｓＯＨ、ＮＨ４ＯＨ、エチレンジ
アミンピロカテコール、ヒドラジン、またはコリンのい
ずれかの溶液を用い、化学的エッチング溶液の温度とし
ては、６０〜７０℃であることが好ましい。
グ溶液に対して該シリコン基板を数Ｖ〜数１０Ｖの正電
位に印加し、化学的エッチング溶液としてはＫＯＨ、Ｎ
ａＯＨ、ＬｉＯＨ、ＣｓＯＨ、ＮＨ４ＯＨ、エチレンジ
アミンピロカテコール、ヒドラジン、またはコリンのい
ずれかの溶液を用い、化学的エッチング溶液の温度とし
ては、６０〜７０℃であることが好ましい。
【００１５】特に、多結晶シリコンの化学的エッチング
溶液としては５規定のＫＯＨ溶液が適している。
溶液としては５規定のＫＯＨ溶液が適している。
【００１６】更に、本発明は２以上のシリコン基板上エ
ッチング残渣の同時に処理する方法として用いるのが好
ましい。この場合、本発明方法は、上記選択エッチング
に用いる導電性材料からなるカセットであって、該カセ
ット上に複数のシリコン基板を一定の間隔をおいて取り
外し可能な状態で対向配置でき、該カセットに電源正極
を接続することにより該カセットを通じて上記シリコン
基板にその周囲から正電位を印加できるシリコン基板カ
セットを用いて実施されるのが好ましい。
ッチング残渣の同時に処理する方法として用いるのが好
ましい。この場合、本発明方法は、上記選択エッチング
に用いる導電性材料からなるカセットであって、該カセ
ット上に複数のシリコン基板を一定の間隔をおいて取り
外し可能な状態で対向配置でき、該カセットに電源正極
を接続することにより該カセットを通じて上記シリコン
基板にその周囲から正電位を印加できるシリコン基板カ
セットを用いて実施されるのが好ましい。
【００１７】したがって、本発明は上記複数のシリコン
基板を同時に処理することができるシリコン基板カセッ
トを提供するものでもある。
基板を同時に処理することができるシリコン基板カセッ
トを提供するものでもある。
【００１８】上記カセットからの通電は、上記のように
シリコン基板を取り外し可能に配置した係合部を介して
シリコン基板の周囲から行ってもよいが、カセット上に
一定の間隔を置いてシリコン基板と接触して配置するこ
とが可能な複数の平面状のシリコン基板印加用電極を対
向配置し、該基板印加用電極により該基板印加用電極を
通じて該電極に接触して配置されたシリコン基板にその
裏面から通電するようにしてもよい。
シリコン基板を取り外し可能に配置した係合部を介して
シリコン基板の周囲から行ってもよいが、カセット上に
一定の間隔を置いてシリコン基板と接触して配置するこ
とが可能な複数の平面状のシリコン基板印加用電極を対
向配置し、該基板印加用電極により該基板印加用電極を
通じて該電極に接触して配置されたシリコン基板にその
裏面から通電するようにしてもよい。
【００１９】接地電極は上記カセットの外部に配置する
ことをもできるが、カセットにおいて上記シリコン基板
と平行になるように設けることができる。この場合、平
面状の接地電極は絶縁物をもって上記導電性カセット上
に取り付けられている。
ことをもできるが、カセットにおいて上記シリコン基板
と平行になるように設けることができる。この場合、平
面状の接地電極は絶縁物をもって上記導電性カセット上
に取り付けられている。
【００２０】シリコン基板上の残渣は基板上面に存在す
るため、上記接地電極に対してシリコン基板の上面が対
向するように配置するのが肝要である。したがって、シ
リコン基板と接地電極を交互に平行配置するか接地電極
を挟むようにシリコン基板の上面を対向配置するように
してもよい。
るため、上記接地電極に対してシリコン基板の上面が対
向するように配置するのが肝要である。したがって、シ
リコン基板と接地電極を交互に平行配置するか接地電極
を挟むようにシリコン基板の上面を対向配置するように
してもよい。
【００２１】上記カセットはカセット上に対向配置され
たシリコン基板印加用電極の電極間に、該電極と平行に
なるように平面状の接地電極が取り付けられているシリ
コン基板カセットでもよい。
たシリコン基板印加用電極の電極間に、該電極と平行に
なるように平面状の接地電極が取り付けられているシリ
コン基板カセットでもよい。
【００２２】また、上記カセット上は、一定間隔で平行
に平面状の接地電極が取り付けられ、該接地電極の両側
にシリコン基板を接触して配置することが可能な平面状
のシリコン基板印加用電極がそれぞれ対向配置されてい
るシリコン基板カセットでもよい。
に平面状の接地電極が取り付けられ、該接地電極の両側
にシリコン基板を接触して配置することが可能な平面状
のシリコン基板印加用電極がそれぞれ対向配置されてい
るシリコン基板カセットでもよい。
【００２３】
【作用】本発明によれば、シリコン基板上にゲート電極
及び該ゲート電極間を渡る不純物拡散層を形成する工程
と、ゲート電極及び不純物拡散層上に層間絶縁膜を形成
した後に層間絶縁膜の不純物拡散層上に開孔部を設ける
工程と、層間絶縁膜上及び上記開孔部を通じて該開孔部
底域にある上記不純物拡散層上にシリコン膜を形成する
工程と、レジストパターンを用いて層間絶縁膜上のシリ
コンを異方性エッチングすることにより残るシリコン膜
をキャパシタ下部電極として形成する第１のエッチング
工程からなる従来の半導体装置の製造工程（図１〜４、
６、７）に加えて、化学的エッチング溶液に上記シリコ
ン基板を浸す工程と、シリコン基板に正電位を印加する
工程と、シリコン基板及びこれと電気的に接続されてい
る部分の上記化学的エッチング溶液との接触表面を陽極
酸化して不動態膜を形成する工程と、層間絶縁膜上に残
ったシリコンの非導電状態のエッチング残渣を等方性エ
ッチングにより除去する第２のエッチング工程とを行う
ことにより（図５）、シリコン基板表面を不動態膜で保
護しながら層間絶縁膜上のシリコン残渣（図２３）を選
択的に除去でき、従来上記シリコン残渣に起因して発生
していた隣接するキャパシタ下部電極間やビット線間で
の短絡を防止することが可能となる。
及び該ゲート電極間を渡る不純物拡散層を形成する工程
と、ゲート電極及び不純物拡散層上に層間絶縁膜を形成
した後に層間絶縁膜の不純物拡散層上に開孔部を設ける
工程と、層間絶縁膜上及び上記開孔部を通じて該開孔部
底域にある上記不純物拡散層上にシリコン膜を形成する
工程と、レジストパターンを用いて層間絶縁膜上のシリ
コンを異方性エッチングすることにより残るシリコン膜
をキャパシタ下部電極として形成する第１のエッチング
工程からなる従来の半導体装置の製造工程（図１〜４、
６、７）に加えて、化学的エッチング溶液に上記シリコ
ン基板を浸す工程と、シリコン基板に正電位を印加する
工程と、シリコン基板及びこれと電気的に接続されてい
る部分の上記化学的エッチング溶液との接触表面を陽極
酸化して不動態膜を形成する工程と、層間絶縁膜上に残
ったシリコンの非導電状態のエッチング残渣を等方性エ
ッチングにより除去する第２のエッチング工程とを行う
ことにより（図５）、シリコン基板表面を不動態膜で保
護しながら層間絶縁膜上のシリコン残渣（図２３）を選
択的に除去でき、従来上記シリコン残渣に起因して発生
していた隣接するキャパシタ下部電極間やビット線間で
の短絡を防止することが可能となる。
【００２４】上記層間絶縁膜上のシリコン残渣は通常多
結晶シリコンであるが、かかる多結晶シリコンに対して
も上記方法を用いることにより、残渣を選択的に除去可
能であり、残渣に起因して発生する短絡を防止すること
ができる。
結晶シリコンであるが、かかる多結晶シリコンに対して
も上記方法を用いることにより、残渣を選択的に除去可
能であり、残渣に起因して発生する短絡を防止すること
ができる。
【００２５】上記シリコン残渣の選択的エッチング工程
においては、シリコン基板に印加する正電位を、数Ｖ〜
数１０Ｖとすることにより、シリコン基板及びこれと電
気的に接続されている部分とエッチング溶液との接触表
面を良好に陽極酸化して不動態膜を形成することがで
き、シリコン基板表面等の必要な素子部分のエッチング
を防止することができる。
においては、シリコン基板に印加する正電位を、数Ｖ〜
数１０Ｖとすることにより、シリコン基板及びこれと電
気的に接続されている部分とエッチング溶液との接触表
面を良好に陽極酸化して不動態膜を形成することがで
き、シリコン基板表面等の必要な素子部分のエッチング
を防止することができる。
【００２６】上記シリコン残渣は、ＫＯＨ、ＮａＯＨ、
ＬｉＯＨ、ＣｓＯＨ、ＮＨ4ＯＨ、エチレンジアミンピ
ロカテコール、ヒドラジン、またはコリンのいずれかの
溶液を用いることにより、特に５規定のＫＯＨ溶液を用
いることにより良好に除去することができる。また上記
化学的エッチング溶液の温度を、６０〜７０℃とするこ
とで、良好なエッチング速度を得ることができる。
ＬｉＯＨ、ＣｓＯＨ、ＮＨ4ＯＨ、エチレンジアミンピ
ロカテコール、ヒドラジン、またはコリンのいずれかの
溶液を用いることにより、特に５規定のＫＯＨ溶液を用
いることにより良好に除去することができる。また上記
化学的エッチング溶液の温度を、６０〜７０℃とするこ
とで、良好なエッチング速度を得ることができる。
【００２７】また、本発明によれば、化学的エッチング
溶液中で、導電性シリコン基板の一部にのみ通電するこ
とによりシリコン基板及びこれと電気的に接続されてい
る部分とエッチング溶液との接触表面を良好に陽極酸化
して不動態膜を形成して保護することができる一方、層
間絶縁膜上の非導電性シリコンは選択的に除去できるた
め、複数のシリコン基板を同時に化学的エッチング溶液
に浸して通電することにより、複数のシリコン基板上の
エッチング残渣の選択的除去を１回のエッチング工程で
同時に行うことができる。
溶液中で、導電性シリコン基板の一部にのみ通電するこ
とによりシリコン基板及びこれと電気的に接続されてい
る部分とエッチング溶液との接触表面を良好に陽極酸化
して不動態膜を形成して保護することができる一方、層
間絶縁膜上の非導電性シリコンは選択的に除去できるた
め、複数のシリコン基板を同時に化学的エッチング溶液
に浸して通電することにより、複数のシリコン基板上の
エッチング残渣の選択的除去を１回のエッチング工程で
同時に行うことができる。
【００２８】特に上記複数のシリコン基板の同時エッチ
ング処理を行うにあたっては、本発明による導電性シリ
コン基板カセットであって、該カセット上に複数のシリ
コン基板を一定の間隔をおいて取り外し可能な状態で対
向配置できるように構成され、該カセット本体に正電位
を印加することにより、カセット上に配置した１または
２以上のシリコン基板にもその周囲から同時に正電位を
印加することができるシリコン基板カセット（図８）を
用いることにより、複数のシリコン基板への通電が容易
となる。
ング処理を行うにあたっては、本発明による導電性シリ
コン基板カセットであって、該カセット上に複数のシリ
コン基板を一定の間隔をおいて取り外し可能な状態で対
向配置できるように構成され、該カセット本体に正電位
を印加することにより、カセット上に配置した１または
２以上のシリコン基板にもその周囲から同時に正電位を
印加することができるシリコン基板カセット（図８）を
用いることにより、複数のシリコン基板への通電が容易
となる。
【００２９】また、上記カセットにおいて、対向配置さ
れるシリコン基板と交互にかつ平行となるように平面状
の接地電極を絶縁物をもって上記カセット上に取り付け
る（図９）ことにより、シリコン残渣のエッチングの面
内均一性を向上させることができる。
れるシリコン基板と交互にかつ平行となるように平面状
の接地電極を絶縁物をもって上記カセット上に取り付け
る（図９）ことにより、シリコン残渣のエッチングの面
内均一性を向上させることができる。
【００３０】特に、シリコン基板を上記接地電極が挟
み、かつシリコン基板表面が接地電極に対向するように
配置（図１０）することにより、シリコン残渣のエッチ
ングの面内均一性の向上が図れるとともに、エッチング
に必要な接地電極の枚数を従来の２分の１に削減するこ
とができる。
み、かつシリコン基板表面が接地電極に対向するように
配置（図１０）することにより、シリコン残渣のエッチ
ングの面内均一性の向上が図れるとともに、エッチング
に必要な接地電極の枚数を従来の２分の１に削減するこ
とができる。
【００３１】更に、本発明によれば、非導電材料からな
るカセット上に一定の間隔を置いてシリコン基板と接触
して配置することが可能な複数の平面状のシリコン基板
印加用電極を対向配置し、該基板印加用電極を通じて該
電極に接触して配置されたシリコン基板にその裏面から
正電位を印加することにより（図１１）、該基板印加用
電極とシリコン基板との接触面積が広くなり、より均一
なシリコン基板への通電が可能となり残渣エッチングの
面内均一性の向上が図れる。
るカセット上に一定の間隔を置いてシリコン基板と接触
して配置することが可能な複数の平面状のシリコン基板
印加用電極を対向配置し、該基板印加用電極を通じて該
電極に接触して配置されたシリコン基板にその裏面から
正電位を印加することにより（図１１）、該基板印加用
電極とシリコン基板との接触面積が広くなり、より均一
なシリコン基板への通電が可能となり残渣エッチングの
面内均一性の向上が図れる。
【００３２】上記カセットにおいては、対向配置される
基板印加用電極と交互にかつ平行となるように平面状の
接地電極を取り付ける（図１２）ことにより、または基
板印加用電極が上記接地電極を挟み、かつ基板印加用電
極上のシリコン基板表面が接地電極に対向するように配
置（図１３）することにより、シリコン残渣のエッチン
グの面内均一性の向上が図れるとともに、後者において
はエッチングに必要な接地電極の枚数を従来の２分の１
に削減することができる。
基板印加用電極と交互にかつ平行となるように平面状の
接地電極を取り付ける（図１２）ことにより、または基
板印加用電極が上記接地電極を挟み、かつ基板印加用電
極上のシリコン基板表面が接地電極に対向するように配
置（図１３）することにより、シリコン残渣のエッチン
グの面内均一性の向上が図れるとともに、後者において
はエッチングに必要な接地電極の枚数を従来の２分の１
に削減することができる。
【００３３】
（実施例１）図１〜図７は本発明による半導体装置の製
造方法を示す工程断面図である。図中、１はＳｉ基板、
２は素子分離酸化膜、３はゲート酸化膜、４はゲート電
極、５ａ，５ｂは不純物拡散層、６は層間絶縁膜、７は
層間絶縁膜６を開孔し不純物拡散層５ａの一部を露出し
た開孔部、８はポリシリコン膜、９はレジストパター
ン、１０はキャパシタ下部電極、１１は低抵抗多結晶シ
リコン膜８の残、１２はキャパシタ誘電体膜、１３はキ
ャパシタ上部電極、１４は層間絶縁膜、１５は層間絶縁
膜１４を開孔し不純物拡散層５ｂの一部を露出した開孔
部、１７は化学的エッチング液、１８は直流電圧電源、
１９は接地電極、２０は化学的エッチング液１７と直流
電圧電源１８と接地電極１９とを備えた湿式除去装置で
ある。
造方法を示す工程断面図である。図中、１はＳｉ基板、
２は素子分離酸化膜、３はゲート酸化膜、４はゲート電
極、５ａ，５ｂは不純物拡散層、６は層間絶縁膜、７は
層間絶縁膜６を開孔し不純物拡散層５ａの一部を露出し
た開孔部、８はポリシリコン膜、９はレジストパター
ン、１０はキャパシタ下部電極、１１は低抵抗多結晶シ
リコン膜８の残、１２はキャパシタ誘電体膜、１３はキ
ャパシタ上部電極、１４は層間絶縁膜、１５は層間絶縁
膜１４を開孔し不純物拡散層５ｂの一部を露出した開孔
部、１７は化学的エッチング液、１８は直流電圧電源、
１９は接地電極、２０は化学的エッチング液１７と直流
電圧電源１８と接地電極１９とを備えた湿式除去装置で
ある。
【００３４】まず、図１に示すように、ｐ型単結晶シリ
コン基板１の主表面上の所定領域にＬＯＣＯＳ法を用い
て素子分離のための分離酸化膜（厚いシリコン酸化膜）
２を形成する。次に、熱酸化法を用いて、全面にゲート
酸化膜層（図示せず）を形成し、そのゲート酸化膜層上
にＣＶＤ法を用いて低抵抗多結晶シリコン層（図示せ
ず）を堆積させる。
コン基板１の主表面上の所定領域にＬＯＣＯＳ法を用い
て素子分離のための分離酸化膜（厚いシリコン酸化膜）
２を形成する。次に、熱酸化法を用いて、全面にゲート
酸化膜層（図示せず）を形成し、そのゲート酸化膜層上
にＣＶＤ法を用いて低抵抗多結晶シリコン層（図示せ
ず）を堆積させる。
【００３５】そして、リソグラフィー技術およびドライ
エッチング技術を用いて、パターニングすることによ
り、ゲート酸化膜３およびゲート電極４を形成する。ゲ
ート電極４をマスクとして、５０ＫｅＶ、４×１０15ｃ
ｍ−２の条件下でＡｓをイオン注入することによって、
１対のｎ+不純物拡散層（ソース／ドレイン領域）５
ａ，５ｂを自己整合的に形成する。この後、熱処理を施
すことにより、ｎ+不純物拡散層５ａ，５ｂが電気的に
活性化される。
エッチング技術を用いて、パターニングすることによ
り、ゲート酸化膜３およびゲート電極４を形成する。ゲ
ート電極４をマスクとして、５０ＫｅＶ、４×１０15ｃ
ｍ−２の条件下でＡｓをイオン注入することによって、
１対のｎ+不純物拡散層（ソース／ドレイン領域）５
ａ，５ｂを自己整合的に形成する。この後、熱処理を施
すことにより、ｎ+不純物拡散層５ａ，５ｂが電気的に
活性化される。
【００３６】次に、図２に示すように、全面にＣＶＤ法
を用いて層間絶縁膜６を形成する。更に、層間絶縁膜６
の不純物拡散層５ａ上に位置する領域に、リソグラフィ
ー技術およびドライエッチング技術を用いて開孔部７を
形成する。これによりｎ+不純物拡散層５ａの一部が露
出される。
を用いて層間絶縁膜６を形成する。更に、層間絶縁膜６
の不純物拡散層５ａ上に位置する領域に、リソグラフィ
ー技術およびドライエッチング技術を用いて開孔部７を
形成する。これによりｎ+不純物拡散層５ａの一部が露
出される。
【００３７】次に、図３に示すように、ＣＶＤ法を用い
て露出されたｎ+不純物拡散層５ａに電気的に接続し、
層間絶縁膜６上に延びるようにリン（Ｐ）がドープされ
た低抵抗多結晶シリコン層８を形成した後、低抵抗多結
晶シリコン層８上にリソグラフィー技術を用いてレジス
トパターン９を形成する。
て露出されたｎ+不純物拡散層５ａに電気的に接続し、
層間絶縁膜６上に延びるようにリン（Ｐ）がドープされ
た低抵抗多結晶シリコン層８を形成した後、低抵抗多結
晶シリコン層８上にリソグラフィー技術を用いてレジス
トパターン９を形成する。
【００３８】次に、図４に示すように、ＲＩＥに代表さ
れる異方性ドライエッチング技術を用いて、レジストパ
ターン９を転写し、キャパシタ下部電極１０を形成す
る。この異方性ドライエッチングにより、段差部にサイ
ドウォールとして低抵抗多結晶シリコン残１１が形成さ
れてしまう。
れる異方性ドライエッチング技術を用いて、レジストパ
ターン９を転写し、キャパシタ下部電極１０を形成す
る。この異方性ドライエッチングにより、段差部にサイ
ドウォールとして低抵抗多結晶シリコン残１１が形成さ
れてしまう。
【００３９】次に、図５に示すように、化学的エッチン
グ液１７と直流電圧電源１８と接地電極１９とを備えた
湿式除去装置２０を用いてシリコン基板１に直流電圧を
印加した状態で化学的エッチングすることにより低抵抗
多結晶シリコン残１１を選択的に除去する。化学的エッ
チング液の代表的なものとしては、ＫＯＨ、ＮａＯＨ、
ＬｉＯＨ、ＣｓＯＨ、ＮＨ4ＯＨ、エチレンジアミンピ
ロカテコール、ヒドラジンまたはコリンがある。
グ液１７と直流電圧電源１８と接地電極１９とを備えた
湿式除去装置２０を用いてシリコン基板１に直流電圧を
印加した状態で化学的エッチングすることにより低抵抗
多結晶シリコン残１１を選択的に除去する。化学的エッ
チング液の代表的なものとしては、ＫＯＨ、ＮａＯＨ、
ＬｉＯＨ、ＣｓＯＨ、ＮＨ4ＯＨ、エチレンジアミンピ
ロカテコール、ヒドラジンまたはコリンがある。
【００４０】化学的エッチング液に６０℃に昇温した５
規定ＫＯＨを用いた場合、シリコン基板１に数Ｖ〜数１
０Ｖの直流電圧を印加することで、キャパシタ下部電極
１０もシリコン基板と同電位となり、シリコン基板１お
よびキャパシタ下部電極１０の表面には電気化学的なエ
ッチングを停止する不動態化層が形成される。一方、低
抵抗多結晶シリコン残１１は、シリコン基板と導通して
いないか、あるいは高抵抗体により導通しているため、
電圧が印加されないか、あるいは印加されても電圧がキ
ャパシタ下部電極１０部より降圧していることから不動
態化層は形成されない。従って、不動態化層が形成され
たシリコン基板１およびキャパシタ下部電極１０はエッ
チングされないのに対し、低抵抗多結晶シリコン残１１
は、ＫＯＨによるアルカリエッチングにより化学的に選
択除去される。
規定ＫＯＨを用いた場合、シリコン基板１に数Ｖ〜数１
０Ｖの直流電圧を印加することで、キャパシタ下部電極
１０もシリコン基板と同電位となり、シリコン基板１お
よびキャパシタ下部電極１０の表面には電気化学的なエ
ッチングを停止する不動態化層が形成される。一方、低
抵抗多結晶シリコン残１１は、シリコン基板と導通して
いないか、あるいは高抵抗体により導通しているため、
電圧が印加されないか、あるいは印加されても電圧がキ
ャパシタ下部電極１０部より降圧していることから不動
態化層は形成されない。従って、不動態化層が形成され
たシリコン基板１およびキャパシタ下部電極１０はエッ
チングされないのに対し、低抵抗多結晶シリコン残１１
は、ＫＯＨによるアルカリエッチングにより化学的に選
択除去される。
【００４１】次に、図６に示すように、キャパシタ下部
電極１０上にキャパシタ誘電体膜１２を形成する。この
キャパシタ誘電体膜１２は、熱酸化膜等の単層膜、シリ
コン酸化膜／シリコン窒化膜／シリコン酸化膜などの構
成を有する多層膜またはＴａ2Ｏ5などによって構成され
る。ＣＶＤ法を用いて低抵抗多結晶シリコン膜層（図示
せず）を形成した後、リソグラフィー技術およびドライ
エッチング技術を用いてキャパシタ上部電極１３を形成
する。
電極１０上にキャパシタ誘電体膜１２を形成する。この
キャパシタ誘電体膜１２は、熱酸化膜等の単層膜、シリ
コン酸化膜／シリコン窒化膜／シリコン酸化膜などの構
成を有する多層膜またはＴａ2Ｏ5などによって構成され
る。ＣＶＤ法を用いて低抵抗多結晶シリコン膜層（図示
せず）を形成した後、リソグラフィー技術およびドライ
エッチング技術を用いてキャパシタ上部電極１３を形成
する。
【００４２】次に、ＣＶＤ法を用いて、全面に層間絶縁
膜１４を形成する。そして、リソグラフィー技術および
ドライエッチング技術を用いて層間絶縁膜６および１４
のｎ+不純物拡散層５ｂの上方に位置する領域に開孔部
１５を形成する。これにより、ｎ+不純物拡散層５ｂの
一部が露出される。ＣＶＤ法を用いて、露出されたｎ+
不純物拡散層５ｂに電気的に接続し、層間絶縁膜１４上
に延びるように低抵抗多結晶シリコン膜（図示せず）を
形成し、リソグラフィー技術およびドライエッチング技
術を用いてビット線電極１６を形成する。
膜１４を形成する。そして、リソグラフィー技術および
ドライエッチング技術を用いて層間絶縁膜６および１４
のｎ+不純物拡散層５ｂの上方に位置する領域に開孔部
１５を形成する。これにより、ｎ+不純物拡散層５ｂの
一部が露出される。ＣＶＤ法を用いて、露出されたｎ+
不純物拡散層５ｂに電気的に接続し、層間絶縁膜１４上
に延びるように低抵抗多結晶シリコン膜（図示せず）を
形成し、リソグラフィー技術およびドライエッチング技
術を用いてビット線電極１６を形成する。
【００４３】（実施例２）図１〜図７および図８は、本
発明の第２の実施例による半導体装置の製造方法を示す
工程断面図である。図８中、１７は化学的エッチング
液、１８は直流電圧電源、１９は接地電極、２１はシリ
コン基板、２２はシリコン基板２１の主表面、２３は導
電性を有するシリコン基板カセット、２４は化学的エッ
チング液１７と直流電圧電源１８と接地電極１９と導電
性を有するシリコン基板カセット２３とを備えた湿式除
去装置である。
発明の第２の実施例による半導体装置の製造方法を示す
工程断面図である。図８中、１７は化学的エッチング
液、１８は直流電圧電源、１９は接地電極、２１はシリ
コン基板、２２はシリコン基板２１の主表面、２３は導
電性を有するシリコン基板カセット、２４は化学的エッ
チング液１７と直流電圧電源１８と接地電極１９と導電
性を有するシリコン基板カセット２３とを備えた湿式除
去装置である。
【００４４】図１〜図７は、第１の実施例で述べた通り
である。本実施例では、図８に示すように導電性を有す
るシリコン基板カセット２３に複数のシリコン基板２１
をセットし、導電性を有するシリコン基板カセット２３
がシリコン基板２１の側面で電気的に接続した状態で、
化学的エッチング液１７と直流電圧電源１８と接地電極
１９と導電性を有するシリコン基板カセット２３とを備
えた湿式除去装置２４を用いてシリコン基板カセット２
３に直流電圧を印加しながら化学的エッチングすること
により図４に示されている低抵抗多結晶シリコン残１１
を選択的に除去する。
である。本実施例では、図８に示すように導電性を有す
るシリコン基板カセット２３に複数のシリコン基板２１
をセットし、導電性を有するシリコン基板カセット２３
がシリコン基板２１の側面で電気的に接続した状態で、
化学的エッチング液１７と直流電圧電源１８と接地電極
１９と導電性を有するシリコン基板カセット２３とを備
えた湿式除去装置２４を用いてシリコン基板カセット２
３に直流電圧を印加しながら化学的エッチングすること
により図４に示されている低抵抗多結晶シリコン残１１
を選択的に除去する。
【００４５】化学的エッチング液に６０℃に昇温した５
規定ＫＯＨを用いた場合、シリコン基板カセット２３に
数Ｖ〜数１０Ｖの直流電圧を印加することで、シリコン
基板２１にも電圧が印加され、さらに、図４に示されて
いるキャパシタ下部電極１０もシリコン基板２１と同電
位となり、シリコン基板２１およびキャパシタ下部電極
１０の表面には電気化学的なエッチングを停止する不動
態化層が形成される。低抵抗多結晶シリコン残１１には
電圧が印加されないか、あるいは、印加されてもキャパ
シタ下部電極１０部より降圧していることから不動態化
層は形成されず、ＫＯＨによるアルカリエッチングによ
り化学的に除去されるのに対し、不動態化層が形成され
たシリコン基板２１およびキャパシタ下部電極１０はエ
ッチングされない。
規定ＫＯＨを用いた場合、シリコン基板カセット２３に
数Ｖ〜数１０Ｖの直流電圧を印加することで、シリコン
基板２１にも電圧が印加され、さらに、図４に示されて
いるキャパシタ下部電極１０もシリコン基板２１と同電
位となり、シリコン基板２１およびキャパシタ下部電極
１０の表面には電気化学的なエッチングを停止する不動
態化層が形成される。低抵抗多結晶シリコン残１１には
電圧が印加されないか、あるいは、印加されてもキャパ
シタ下部電極１０部より降圧していることから不動態化
層は形成されず、ＫＯＨによるアルカリエッチングによ
り化学的に除去されるのに対し、不動態化層が形成され
たシリコン基板２１およびキャパシタ下部電極１０はエ
ッチングされない。
【００４６】このように、本実施例では、導電性を有す
るシリコン基板カセットを用いることで、複数のシリコ
ン基板２１に対して同時にかつ簡便に低抵抗多結晶シリ
コン残１１の除去が可能である。
るシリコン基板カセットを用いることで、複数のシリコ
ン基板２１に対して同時にかつ簡便に低抵抗多結晶シリ
コン残１１の除去が可能である。
【００４７】（実施例３）図１〜図７および図９は、本
発明の第３の実施例による半導体装置の製造方法を示す
工程断面図である。図９中、１７は化学的エッチング
液、１８は直流電圧電源、２１はシリコン基板、２２は
シリコン基板２１の主表面、２３は導電性を有するシリ
コン基板カセット、２５はシリコン基板２１の主表面２
２から所定の距離を隔ててかつ平行にシリコン基板カセ
ット２３に固定された接地電極、２６は導電性を有する
シリコン基板カセット２３に電気的に絶縁して接地電極
２５を固定するための絶縁物、２７は化学的エッチング
液１７と直流電圧電源１８と接地電極２５と導電性を有
するシリコン基板カセット２３と固定のための絶縁物２
６とを備えた湿式除去装置である。
発明の第３の実施例による半導体装置の製造方法を示す
工程断面図である。図９中、１７は化学的エッチング
液、１８は直流電圧電源、２１はシリコン基板、２２は
シリコン基板２１の主表面、２３は導電性を有するシリ
コン基板カセット、２５はシリコン基板２１の主表面２
２から所定の距離を隔ててかつ平行にシリコン基板カセ
ット２３に固定された接地電極、２６は導電性を有する
シリコン基板カセット２３に電気的に絶縁して接地電極
２５を固定するための絶縁物、２７は化学的エッチング
液１７と直流電圧電源１８と接地電極２５と導電性を有
するシリコン基板カセット２３と固定のための絶縁物２
６とを備えた湿式除去装置である。
【００４８】図１〜図７は、第１の実施例で述べた通り
である。本実施例では、図９に示すように、シリコン基
板２１を導電性を有するシリコン基板カセット２３にシ
リコン基板２１の主表面２２が同じ向きになるようにセ
ットし、導電性を有するシリコン基板カセット２３がシ
リコン基板２１の側面で電気的に接続した状態で、化学
的エッチング液１７と直流電圧電源１８と接地電極２５
と導電性を有するシリコン基板カセット２３とを固定の
ための絶縁物２６とを備えた湿式除去装置２７を用いて
シリコン基板カセット２３に直流電圧を印加しながら化
学的エッチングすることにより図４に示されている低抵
抗多結晶シリコン残１１を選択的に除去する。
である。本実施例では、図９に示すように、シリコン基
板２１を導電性を有するシリコン基板カセット２３にシ
リコン基板２１の主表面２２が同じ向きになるようにセ
ットし、導電性を有するシリコン基板カセット２３がシ
リコン基板２１の側面で電気的に接続した状態で、化学
的エッチング液１７と直流電圧電源１８と接地電極２５
と導電性を有するシリコン基板カセット２３とを固定の
ための絶縁物２６とを備えた湿式除去装置２７を用いて
シリコン基板カセット２３に直流電圧を印加しながら化
学的エッチングすることにより図４に示されている低抵
抗多結晶シリコン残１１を選択的に除去する。
【００４９】化学的エッチング液に６０℃に昇温した５
規定ＫＯＨを用いた場合、シリコン基板カセット２３に
数Ｖ〜数１０Ｖの直流電圧を印加することで、シリコン
基板２１に電圧が印加され、図４に示されているキャパ
シタ下部電極１０もシリコン基板２１と同電位となり、
シリコン基板２１およびキャパシタ下部電極１０の表面
には電気化学的なエッチングを停止する不動態化層が形
成される。低抵抗多結晶シリコン残１１には電圧が印加
されないか、あるいは、印加されてもキャパシタ下部電
極１０部より降圧しているため、不動態化層は形成され
ず、ＫＯＨによるアルカリエッチングにより化学的に除
去されるのに対し、不動態化層が形成されたシリコン基
板２１およびキャパシタ下部電極１０はエッチングされ
ない。
規定ＫＯＨを用いた場合、シリコン基板カセット２３に
数Ｖ〜数１０Ｖの直流電圧を印加することで、シリコン
基板２１に電圧が印加され、図４に示されているキャパ
シタ下部電極１０もシリコン基板２１と同電位となり、
シリコン基板２１およびキャパシタ下部電極１０の表面
には電気化学的なエッチングを停止する不動態化層が形
成される。低抵抗多結晶シリコン残１１には電圧が印加
されないか、あるいは、印加されてもキャパシタ下部電
極１０部より降圧しているため、不動態化層は形成され
ず、ＫＯＨによるアルカリエッチングにより化学的に除
去されるのに対し、不動態化層が形成されたシリコン基
板２１およびキャパシタ下部電極１０はエッチングされ
ない。
【００５０】このように、本実施例では、導電性を有す
るシリコン基板カセットを用いることで、複数のシリコ
ン基板２１に対して簡便に低抵抗多結晶シリコン残１１
の除去が可能であり、かつ、接地状態の接地電極２５を
シリコン基板２１に対して平行に位置させることでエッ
チングの均一性が向上する。
るシリコン基板カセットを用いることで、複数のシリコ
ン基板２１に対して簡便に低抵抗多結晶シリコン残１１
の除去が可能であり、かつ、接地状態の接地電極２５を
シリコン基板２１に対して平行に位置させることでエッ
チングの均一性が向上する。
【００５１】（実施例４）図１〜図７および図１０は、
本発明の第４の実施例による半導体装置の製造方法を示
す工程断面図である。図１０中、１７は化学的エッチン
グ液、１８は直流電圧電源、２１はシリコン基板、２２
はシリコン基板２１の主表面、２３は導電性を有するシ
リコン基板カセット、２５はシリコン基板２１の主表面
２２から所定の距離を隔ててかつ平行にシリコン基板カ
セット２３に固定された接地電極、２６は導電性を有す
るシリコン基板カセット２３に電気的に絶縁して接地電
極２５を固定するための絶縁物、２７は化学的エッチン
グ液１７と直流電圧電源１８と接地電極２５と導電性を
有するシリコン基板カセット２３と固定のための絶縁物
２６とを備えた湿式除去装置である。
本発明の第４の実施例による半導体装置の製造方法を示
す工程断面図である。図１０中、１７は化学的エッチン
グ液、１８は直流電圧電源、２１はシリコン基板、２２
はシリコン基板２１の主表面、２３は導電性を有するシ
リコン基板カセット、２５はシリコン基板２１の主表面
２２から所定の距離を隔ててかつ平行にシリコン基板カ
セット２３に固定された接地電極、２６は導電性を有す
るシリコン基板カセット２３に電気的に絶縁して接地電
極２５を固定するための絶縁物、２７は化学的エッチン
グ液１７と直流電圧電源１８と接地電極２５と導電性を
有するシリコン基板カセット２３と固定のための絶縁物
２６とを備えた湿式除去装置である。
【００５２】図１〜図７は、第１の実施例で述べた通り
である。図１０に示すように、シリコン基板２１を導電
性を有するシリコン基板カセット２３にシリコン基板２
１の主表面２２が互いに向き合うようにセットし、導電
性を有するシリコン基板カセット２３がシリコン基板２
１の側面で電気的に接続した状態で、化学的エッチング
液１７と直流電圧電源１８と接地電極２５と導電性を有
するシリコン基板カセット２３と固定のための絶縁物２
６とを備えた湿式除去装置２７を用いてシリコン基板カ
セット２３に直流電圧を印加しながら化学的エッチング
することにより図４に示されている低抵抗多結晶シリコ
ン残１１を選択的に除去する。
である。図１０に示すように、シリコン基板２１を導電
性を有するシリコン基板カセット２３にシリコン基板２
１の主表面２２が互いに向き合うようにセットし、導電
性を有するシリコン基板カセット２３がシリコン基板２
１の側面で電気的に接続した状態で、化学的エッチング
液１７と直流電圧電源１８と接地電極２５と導電性を有
するシリコン基板カセット２３と固定のための絶縁物２
６とを備えた湿式除去装置２７を用いてシリコン基板カ
セット２３に直流電圧を印加しながら化学的エッチング
することにより図４に示されている低抵抗多結晶シリコ
ン残１１を選択的に除去する。
【００５３】化学的エッチング液に６０℃に昇温した５
規定ＫＯＨを用いた場合、シリコン基板カセット２３に
数Ｖ〜数１０Ｖの直流電圧を印加することで、シリコン
基板２１に電圧が印加され、図１０に示されているキャ
パシタ下部電極１０もシリコン基板２１と同電位とな
り、シリコン基板２１およびキャパシタ下部電極１０の
表面には電気化学的なエッチングを停止する不動態化層
が形成される。低抵抗多結晶シリコン残１１には電圧が
印加されないか、あるいは、印加されてもキャパシタ下
部電極１０部より降圧していることから不動態化層は形
成されず、ＫＯＨによるアルカリエッチングにより化学
的に除去されるのに対し、不動態化層が形成されたシリ
コン基板２１およびキャパシタ下部電極１０はエッチン
グされない。
規定ＫＯＨを用いた場合、シリコン基板カセット２３に
数Ｖ〜数１０Ｖの直流電圧を印加することで、シリコン
基板２１に電圧が印加され、図１０に示されているキャ
パシタ下部電極１０もシリコン基板２１と同電位とな
り、シリコン基板２１およびキャパシタ下部電極１０の
表面には電気化学的なエッチングを停止する不動態化層
が形成される。低抵抗多結晶シリコン残１１には電圧が
印加されないか、あるいは、印加されてもキャパシタ下
部電極１０部より降圧していることから不動態化層は形
成されず、ＫＯＨによるアルカリエッチングにより化学
的に除去されるのに対し、不動態化層が形成されたシリ
コン基板２１およびキャパシタ下部電極１０はエッチン
グされない。
【００５４】このように、本実施例では、導電性を有す
るシリコン基板カセットを用いることで、複数のシリコ
ン基板２１に対して簡便に低抵抗多結晶シリコン残１１
の除去が可能であり、かつ、エッチングの均一性が向上
でき、また接地電極２５がシリコン基板２１の枚数の半
分の数で処理できる。
るシリコン基板カセットを用いることで、複数のシリコ
ン基板２１に対して簡便に低抵抗多結晶シリコン残１１
の除去が可能であり、かつ、エッチングの均一性が向上
でき、また接地電極２５がシリコン基板２１の枚数の半
分の数で処理できる。
【００５５】（実施例５）図１〜図７および図１１は、
本発明の第５の実施例による半導体装置の製造方法を示
す工程断面図である。図１１中、１７は化学的エッチン
グ液、１８は直流電圧電源、１９は接地電極、２１はシ
リコン基板、２２はシリコン基板２１の主表面、２８は
シリコン基板カセット、２９はシリコン基板２１の裏面
に接触するようにシリコン基板カセット２８に固定され
た電極、３０は化学的エッチング液１７と直流電圧電源
１８と接地電極１９とシリコン基板カセット２８と電極
２９とを備えた湿式除去装置である。
本発明の第５の実施例による半導体装置の製造方法を示
す工程断面図である。図１１中、１７は化学的エッチン
グ液、１８は直流電圧電源、１９は接地電極、２１はシ
リコン基板、２２はシリコン基板２１の主表面、２８は
シリコン基板カセット、２９はシリコン基板２１の裏面
に接触するようにシリコン基板カセット２８に固定され
た電極、３０は化学的エッチング液１７と直流電圧電源
１８と接地電極１９とシリコン基板カセット２８と電極
２９とを備えた湿式除去装置である。
【００５６】図１〜図７は、第１の実施例で述べた通り
である。図１１に示すように、シリコン基板カセット２
８にシリコン基板２１をセットし、電極２９がシリコン
基板２１の裏面に電気的に接続した状態で、化学的エッ
チング液１７と直流電圧電源１８と接地電極１９とシリ
コン基板カセット２８と電極２９とを備えた湿式除去装
置３０を用いてシリコン基板カセット２８に固定された
電極２９に直流電圧を印加しながら化学的エッチングす
ることにより図４に示されている低抵抗多結晶シリコン
残１１を選択的に除去する。
である。図１１に示すように、シリコン基板カセット２
８にシリコン基板２１をセットし、電極２９がシリコン
基板２１の裏面に電気的に接続した状態で、化学的エッ
チング液１７と直流電圧電源１８と接地電極１９とシリ
コン基板カセット２８と電極２９とを備えた湿式除去装
置３０を用いてシリコン基板カセット２８に固定された
電極２９に直流電圧を印加しながら化学的エッチングす
ることにより図４に示されている低抵抗多結晶シリコン
残１１を選択的に除去する。
【００５７】化学的エッチング液に６０℃に昇温した５
規定ＫＯＨを用いた場合、電極２９に数Ｖ〜数１０Ｖの
直流電圧を印加することで、シリコン基板２１に電圧が
印加され、図４に示されているキャパシタ下部電極１０
もシリコン基板２１と同電位となり、シリコン基板２１
およびキャパシタ下部電極１０の表面には電気化学的な
エッチングを停止する不動態化層が形成される。低抵抗
多結晶シリコン残１１には電圧が印加されないか、ある
いは、印加されてもキャパシタ下部電極１０部より降圧
していることから不動態化層は形成されず、ＫＯＨによ
るアルカリエッチングにより化学的に除去されるのに対
し、不動態化層が形成されたシリコン基板２１およびキ
ャパシタ下部電極１０はエッチングされない。
規定ＫＯＨを用いた場合、電極２９に数Ｖ〜数１０Ｖの
直流電圧を印加することで、シリコン基板２１に電圧が
印加され、図４に示されているキャパシタ下部電極１０
もシリコン基板２１と同電位となり、シリコン基板２１
およびキャパシタ下部電極１０の表面には電気化学的な
エッチングを停止する不動態化層が形成される。低抵抗
多結晶シリコン残１１には電圧が印加されないか、ある
いは、印加されてもキャパシタ下部電極１０部より降圧
していることから不動態化層は形成されず、ＫＯＨによ
るアルカリエッチングにより化学的に除去されるのに対
し、不動態化層が形成されたシリコン基板２１およびキ
ャパシタ下部電極１０はエッチングされない。
【００５８】このように、本実施例では、シリコン基板
カセット２８に固定された電極２９からシリコン基板２
１裏面に電圧を印加するので、シリコン基板の主表面２
２に印加される電圧の均一性が向上し、エッチングの制
御性を向上できる。
カセット２８に固定された電極２９からシリコン基板２
１裏面に電圧を印加するので、シリコン基板の主表面２
２に印加される電圧の均一性が向上し、エッチングの制
御性を向上できる。
【００５９】（実施例６）図１〜図７および図１２は、
本発明の第６の実施例による半導体装置の製造方法を示
す工程断面図である。図１２中、１７は化学的エッチン
グ液、１８は直流電圧電源、２１はシリコン基板、２２
はシリコン基板２１の主表面、２８は非導電性シリコン
基板カセット、１９はシリコン基板２１の主表面２２か
ら所定の距離を隔ててかつ平行に非導電性シリコン基板
カセット２８に固定された接地電極、２９はシリコン基
板２１の裏面に接触するように非導電性シリコン基板カ
セット２８に固定された電極、３０は化学的エッチング
液１７と直流電圧電源１８と接地電極１９と非導電性シ
リコン基板カセット２８と電極２９とを備えた湿式除去
装置である。
本発明の第６の実施例による半導体装置の製造方法を示
す工程断面図である。図１２中、１７は化学的エッチン
グ液、１８は直流電圧電源、２１はシリコン基板、２２
はシリコン基板２１の主表面、２８は非導電性シリコン
基板カセット、１９はシリコン基板２１の主表面２２か
ら所定の距離を隔ててかつ平行に非導電性シリコン基板
カセット２８に固定された接地電極、２９はシリコン基
板２１の裏面に接触するように非導電性シリコン基板カ
セット２８に固定された電極、３０は化学的エッチング
液１７と直流電圧電源１８と接地電極１９と非導電性シ
リコン基板カセット２８と電極２９とを備えた湿式除去
装置である。
【００６０】図１〜図７は、第１の実施例で述べた通り
である。図１２に示すように、非導電性シリコン基板カ
セット２８にシリコン基板２１をシリコン基板の主表面
２２が同じ向きになるようにセットし、電極２９がシリ
コン基板２１の裏面に電気的に接続した状態で、化学的
エッチング液１７と直流電圧電源１８と接地電極１９と
非導電性シリコン基板カセット２８と電極２９とを備え
た湿式除去装置３０を用いて非導電性シリコン基板カセ
ット２８に固定された電極２９に直流電圧を印加しなが
ら化学的エッチングすることにより図４に示されている
低抵抗多結晶シリコン残１１を選択的に除去する。
である。図１２に示すように、非導電性シリコン基板カ
セット２８にシリコン基板２１をシリコン基板の主表面
２２が同じ向きになるようにセットし、電極２９がシリ
コン基板２１の裏面に電気的に接続した状態で、化学的
エッチング液１７と直流電圧電源１８と接地電極１９と
非導電性シリコン基板カセット２８と電極２９とを備え
た湿式除去装置３０を用いて非導電性シリコン基板カセ
ット２８に固定された電極２９に直流電圧を印加しなが
ら化学的エッチングすることにより図４に示されている
低抵抗多結晶シリコン残１１を選択的に除去する。
【００６１】化学的エッチング液に６０℃に昇温した５
規定ＫＯＨを用いた場合、電極２９に数Ｖ〜数１０Ｖの
直流電圧を印加することで、シリコン基板２１に電圧が
印加され、図４に示されているキャパシタ下部電極１０
もシリコン基板２１と同電位となり、シリコン基板２１
およびキャパシタ下部電極１０の表面には電気化学的な
エッチングを停止する不動態化層が形成される。低抵抗
多結晶シリコン残１１には電圧が印加されないか、ある
いは、印加されてもキャパシタ下部電極１０部より降圧
していることから不動態化層は形成されず、ＫＯＨによ
るアルカリエッチングにより化学的に除去されるのに対
し、不動態化層が形成されたシリコン基板２１およびキ
ャパシタ下部電極１０はエッチングされない。
規定ＫＯＨを用いた場合、電極２９に数Ｖ〜数１０Ｖの
直流電圧を印加することで、シリコン基板２１に電圧が
印加され、図４に示されているキャパシタ下部電極１０
もシリコン基板２１と同電位となり、シリコン基板２１
およびキャパシタ下部電極１０の表面には電気化学的な
エッチングを停止する不動態化層が形成される。低抵抗
多結晶シリコン残１１には電圧が印加されないか、ある
いは、印加されてもキャパシタ下部電極１０部より降圧
していることから不動態化層は形成されず、ＫＯＨによ
るアルカリエッチングにより化学的に除去されるのに対
し、不動態化層が形成されたシリコン基板２１およびキ
ャパシタ下部電極１０はエッチングされない。
【００６２】このように、本実施例では、非導電性シリ
コン基板カセット２８に固定された接地電極１９をシリ
コン基板２１に対して平行に位置するので、エッチング
の均一性が向上し、さらに、非導電性シリコン基板カセ
ット２８に固定された電極２９からシリコン基板２１に
電圧を印加するので、シリコン基板の主表面２２に印加
される電圧の均一性が向上し、エッチングの制御性と安
定性とを向上できる。
コン基板カセット２８に固定された接地電極１９をシリ
コン基板２１に対して平行に位置するので、エッチング
の均一性が向上し、さらに、非導電性シリコン基板カセ
ット２８に固定された電極２９からシリコン基板２１に
電圧を印加するので、シリコン基板の主表面２２に印加
される電圧の均一性が向上し、エッチングの制御性と安
定性とを向上できる。
【００６３】（実施例７）図１〜図７および図１３は、
本発明の第７の実施例による半導体装置の製造方法を示
す工程断面図である。図１３中、１７は化学的エッチン
グ液、１８は直流電圧電源、２１はシリコン基板、２２
はシリコン基板２１の主表面、２８は非導電性シリコン
基板カセット、１９はシリコン基板２１の主表面２２か
ら所定の距離を隔ててかつ平行に非導電性シリコン基板
カセット２８に固定された接地電極、２９はシリコン基
板２１の裏面に接触するように非導電性シリコン基板カ
セット２８に固定された電極、３０は化学的エッチング
液１７と直流電圧電源１８と接地電極１９と非導電性シ
リコン基板カセット２８と電極２９とを備えた湿式除去
装置である。
本発明の第７の実施例による半導体装置の製造方法を示
す工程断面図である。図１３中、１７は化学的エッチン
グ液、１８は直流電圧電源、２１はシリコン基板、２２
はシリコン基板２１の主表面、２８は非導電性シリコン
基板カセット、１９はシリコン基板２１の主表面２２か
ら所定の距離を隔ててかつ平行に非導電性シリコン基板
カセット２８に固定された接地電極、２９はシリコン基
板２１の裏面に接触するように非導電性シリコン基板カ
セット２８に固定された電極、３０は化学的エッチング
液１７と直流電圧電源１８と接地電極１９と非導電性シ
リコン基板カセット２８と電極２９とを備えた湿式除去
装置である。
【００６４】図１〜図７は、第１の実施例で述べた通り
である。図１３に示すように、非導電性シリコン基板カ
セット２８にシリコン基板２１をセットし、シリコン基
板の主表面２２が互いに向き合うようにセットし、電極
２９がシリコン基板２１の裏面に電気的に接続した状態
で、化学的エッチング液１７と直流電圧電源１８と接地
電極１９と非導電性シリコン基板カセット２８と電極２
９とを備えた湿式除去装置３０を用いて非導電性シリコ
ン基板カセット２８に固定された電極２９に直流電圧を
印加しながら化学的エッチングすることにより図４に示
されている低抵抗多結晶シリコン残１１を選択的に除去
する。
である。図１３に示すように、非導電性シリコン基板カ
セット２８にシリコン基板２１をセットし、シリコン基
板の主表面２２が互いに向き合うようにセットし、電極
２９がシリコン基板２１の裏面に電気的に接続した状態
で、化学的エッチング液１７と直流電圧電源１８と接地
電極１９と非導電性シリコン基板カセット２８と電極２
９とを備えた湿式除去装置３０を用いて非導電性シリコ
ン基板カセット２８に固定された電極２９に直流電圧を
印加しながら化学的エッチングすることにより図４に示
されている低抵抗多結晶シリコン残１１を選択的に除去
する。
【００６５】化学的エッチング液に６０℃に昇温した５
規定ＫＯＨを用いた場合、電極２９に数Ｖ〜数１０Ｖの
直流電圧を印加することで、シリコン基板２１に電圧が
印加され、図４に示されているキャパシタ下部電極１０
もシリコン基板２１と同電位となり、シリコン基板２１
およびキャパシタ下部電極１０の表面には電気化学的な
エッチングを停止する不動態化層が形成される。低抵抗
多結晶シリコン残１１には電圧が印加されないか、ある
いは、キャパシタ下部電極１０部より降圧していること
から不動態化層は形成されず、ＫＯＨによるアルカリエ
ッチングにより化学的に除去されるのに対し、不動態化
層が形成されたシリコン基板２１およびキャパシタ下部
電極１０はエッチングされない。
規定ＫＯＨを用いた場合、電極２９に数Ｖ〜数１０Ｖの
直流電圧を印加することで、シリコン基板２１に電圧が
印加され、図４に示されているキャパシタ下部電極１０
もシリコン基板２１と同電位となり、シリコン基板２１
およびキャパシタ下部電極１０の表面には電気化学的な
エッチングを停止する不動態化層が形成される。低抵抗
多結晶シリコン残１１には電圧が印加されないか、ある
いは、キャパシタ下部電極１０部より降圧していること
から不動態化層は形成されず、ＫＯＨによるアルカリエ
ッチングにより化学的に除去されるのに対し、不動態化
層が形成されたシリコン基板２１およびキャパシタ下部
電極１０はエッチングされない。
【００６６】このように、本実施例では、非導電性シリ
コン基板カセット２８に固定された接地電極１９をシリ
コン基板２１に対して平行に位置するので、エッチング
の均一性が向上し、さらに、非導電性シリコン基板カセ
ット２８に固定された電極２９からシリコン基板２１に
電圧を印加するので、シリコン基板の主表面２２に印加
される電圧の均一性が向上し、エッチングの制御性と安
定性とを向上でき、かつ、接地電極１９がシリコン基板
２１の枚数の半分の数で処理できる。
コン基板カセット２８に固定された接地電極１９をシリ
コン基板２１に対して平行に位置するので、エッチング
の均一性が向上し、さらに、非導電性シリコン基板カセ
ット２８に固定された電極２９からシリコン基板２１に
電圧を印加するので、シリコン基板の主表面２２に印加
される電圧の均一性が向上し、エッチングの制御性と安
定性とを向上でき、かつ、接地電極１９がシリコン基板
２１の枚数の半分の数で処理できる。
【００６７】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、単にシリコン基板の一部に通電するのみでシリ
コン基板上に作製した素子表面を保護しながら層間絶縁
膜上に残ったシリコンの非導電状態のエッチング残渣を
選択的に除去し、半導体装置の回路の短絡を防止するこ
とができるため、エッチング処理の操作性に優れ、特に
複数シリコン基板を同時にエッチング処理することが容
易であり、量産性の向上に貢献することができる。
よれば、単にシリコン基板の一部に通電するのみでシリ
コン基板上に作製した素子表面を保護しながら層間絶縁
膜上に残ったシリコンの非導電状態のエッチング残渣を
選択的に除去し、半導体装置の回路の短絡を防止するこ
とができるため、エッチング処理の操作性に優れ、特に
複数シリコン基板を同時にエッチング処理することが容
易であり、量産性の向上に貢献することができる。
【００６８】また複数シリコン基板を同時にエッチング
処理する場合には、本発明にかかる導電性シリコン基板
カセットを用いることにより、カセット本体に電源正極
を接続するだけでカセット上に導電状態で配置されたす
べてのシリコン基板にその周囲から正電位を印加するこ
とができ、大量のシリコン基板の同時エッチング処理が
容易となり、半導体素子の量産性向上を図ることができ
る。
処理する場合には、本発明にかかる導電性シリコン基板
カセットを用いることにより、カセット本体に電源正極
を接続するだけでカセット上に導電状態で配置されたす
べてのシリコン基板にその周囲から正電位を印加するこ
とができ、大量のシリコン基板の同時エッチング処理が
容易となり、半導体素子の量産性向上を図ることができ
る。
【００６９】上記シリコン基板カセットにあっては、接
地電極をシリコン基板に対向するように配置することに
より、エッチングの面内均一性が向上し、半導体素子の
製造歩留りの向上を図ることができる。
地電極をシリコン基板に対向するように配置することに
より、エッチングの面内均一性が向上し、半導体素子の
製造歩留りの向上を図ることができる。
【００７０】更に、本発明にかかる非導電性シリコン基
板カセットを用い、該カセット上に配置した平面状のシ
リコン基板印加用電極を通じて該電極に接触して配置し
たシリコン基板にその裏面から正電位を印加することに
より、更に加えて接地電極をシリコン基板に対向するよ
うに配置することにより、エッチングの面内均一性が向
上し、半導体素子の製造歩留りの向上を図ることができ
る。
板カセットを用い、該カセット上に配置した平面状のシ
リコン基板印加用電極を通じて該電極に接触して配置し
たシリコン基板にその裏面から正電位を印加することに
より、更に加えて接地電極をシリコン基板に対向するよ
うに配置することにより、エッチングの面内均一性が向
上し、半導体素子の製造歩留りの向上を図ることができ
る。
【図１】 この発明の第１の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図２】 この発明の第１の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図３】 この発明の第１の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図４】 この発明の第１の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図５】 この発明の第１の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図６】 この発明の第１の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図７】 この発明の第１の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図８】 この発明の第２の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図９】 この発明の第３の実施例による半導体装置の
製造方法を示す工程別断面図である。
製造方法を示す工程別断面図である。
【図１０】 この発明の第４の実施例による半導体装置
の製造方法を示す工程別断面図である。
の製造方法を示す工程別断面図である。
【図１１】 この発明の第５の実施例による半導体装置
の製造方法を示す工程別断面図である。
の製造方法を示す工程別断面図である。
【図１２】 この発明の第６の実施例による半導体装置
の製造方法を示す工程別断面図である。
の製造方法を示す工程別断面図である。
【図１３】 この発明の第７の実施例による半導体装置
の製造方法を示す工程別断面図である。
の製造方法を示す工程別断面図である。
【図１４】 従来の半導体装置の製造方法を示す工程別
断面図である。
断面図である。
【図１５】 従来の半導体装置の製造方法を示す工程別
断面図である。
断面図である。
【図１６】 従来の半導体装置の製造方法を示す工程別
断面図である。
断面図である。
【図１７】 従来の半導体装置の製造方法を示す工程別
断面図である。
断面図である。
【図１８】 従来の半導体装置の製造方法を示す工程別
断面図である。
断面図である。
【図１９】 従来の半導体装置の製造方法を示す工程別
断面図である。
断面図である。
【図２０】 従来の半導体装置の製造方法を示す工程別
平面図である。
平面図である。
【図２１】 従来の半導体装置の製造方法を示す工程別
平面図である。
平面図である。
【図２２】 従来の半導体装置の製造方法を示す工程別
平面図である。
平面図である。
【図２３】 従来の半導体装置の製造方法を示す工程別
平面図である。
平面図である。
【図２４】 従来の半導体装置の製造方法を示す工程別
平面図である。
平面図である。
【図２５】 従来の半導体装置の製造方法を示す工程別
平面図である。
平面図である。
１ シリコン基板、２ 素子分離酸化膜、３ ゲート酸
化膜、４ ゲート電極、５ａ ５ｂ 不純物拡散層、６
層間絶縁膜、７ 開孔部、８ ポリシリコン膜、９
レジストパターン、１０ キャパシタ下部電極、１１
低抵抗多結晶シリコン膜８の残、１２ キャパシタ誘電
体膜、１３ キャパシタ上部電極、１４ 層間絶縁膜、
１５ 開孔部、１６ ビット線、１７ 化学的エッチン
グ液、１８ 直流電圧電源、１９ 接地電極、２０ 湿
式除去装置。
化膜、４ ゲート電極、５ａ ５ｂ 不純物拡散層、６
層間絶縁膜、７ 開孔部、８ ポリシリコン膜、９
レジストパターン、１０ キャパシタ下部電極、１１
低抵抗多結晶シリコン膜８の残、１２ キャパシタ誘電
体膜、１３ キャパシタ上部電極、１４ 層間絶縁膜、
１５ 開孔部、１６ ビット線、１７ 化学的エッチン
グ液、１８ 直流電圧電源、１９ 接地電極、２０ 湿
式除去装置。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−34947（ＪＰ，Ａ)
特開 昭62−115767（ＪＰ，Ａ)
特開 昭58−40830（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/304,21/306
H01L 21/3063,21/308
Claims (12)
- 【請求項１】 シリコン基板上にゲート電極及び該ゲー
ト電極間を渡る不純物拡散層を形成する工程と、該ゲー
ト電極及び該不純物拡散層上に層間絶縁膜を形成した後
に該層間絶縁膜の該不純物拡散層上に開孔部を設ける工
程と、該層間絶縁膜上及び該開孔部を通じて開孔部底域
にある該不純物拡散層上に、該シリコン基板と電気的に
接続されたシリコン膜を形成する工程と、レジストパタ
ーンを用いて該層間絶縁膜上の該シリコンを異方性エッ
チングすることにより残る該シリコン膜をキャパシタ下
部電極として形成する第１のエッチング工程と、 化学的エッチング溶液に該シリコン基板を浸し、該シリ
コン基板に正電位を印加する工程と、該シリコン基板及
びこれと電気的に接続されている部分の該化学的エッチ
ング溶液との接触表面を陽極酸化して不動態膜を形成す
る工程と、該層間絶縁膜上に残ったシリコンの非導電状
態にある第１エッチング工程の残渣を等方性エッチング
により除去する第２のエッチング工程からなる半導体装
置の製造方法。 - 【請求項２】 上記層間絶縁膜上のシリコン残渣が多結
晶シリコンであることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 上記第２のエッチング工程において、シ
リコン基板に印加する正電位が、化学的エッチング溶液
に対して数Ｖ〜数１０Ｖであることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項４】 上記第２のエッチング工程に用いる化学
的エッチング溶液が、ＫＯＨ、ＮａＯＨ、ＬｉＯＨ、Ｃ
ｓＯＨ、ＮＨ４ＯＨ、エチレンジアミンピロカテコー
ル、ヒドラジン、またはコリンのいずれかの溶液からな
る請求項１記載の半導体装置の製造方法。 - 【請求項５】 上記第２のエッチング工程に用いる化学
的エッチング溶液の温度が、６０〜７０℃であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 上記第２のエッチング工程に用いる化学
的エッチング溶液が、５規定のＫＯＨ溶液であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 上記第２のエッチング工程を、２以上の
シリコン基板に対し、１回の工程で行うことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項８】 シリコン基板上の化学的エッチング液と
接触する導電状態の表面を陽極酸化して化学的エッチン
グに対し保護する一方、層間絶縁膜上に残ったシリコン
の非導電状態の残渣を選択的にエッチングする方法に用
いるシリコン基板カセットであって、 上記カセットが導電性材料からなり、該カセット上に複
数のシリコン基板を一定の間隔をおいて取り外し可能に
対向配置でき、かつ該カセットに電源正極を接続するこ
とにより該カセットを通じて上記シリコン基板にその周
囲から正電位を印加可能に構成してなり、 対向配置されるシリコン基板の間に、該シリコン基板と
平行になるように平面状の接地電極が絶縁物をもって上
記カセット上に取り付けられていることを特徴とするシ
リコン基板カセット。 - 【請求項９】 シリコン基板上の化学的エッチング液と
接触する導電状態の表面を陽極酸化して化学的エッチン
グに対し保護する一方、層間絶縁膜上に残ったシリコン
の非導電状態の残渣を選択的にエッチングする方法に用
いるシリコン基板カセットであって、 上記カセットが導電性材料からなり、該カセット上に複
数のシリコン基板を一定の間隔をおいて取り外し可能に
対向配置でき、かつ該カセットに電源正極を接続するこ
とにより該カセットを通じて上記シリコン基板にその周
囲から正電位を印加可能に構成してなり、 上記カセット上に一定間隔で平行に平面状の接地電極が
絶縁物をもって取り付けられ、該接地電極の両側にシリ
コン基板が平行に取り外し可能な状態で対向配置できる
ことを特徴とするシリコン基板カセット。 - 【請求項１０】 シリコン基板上の化学的エッチング液
と接触する導電状態の表面を陽極酸化して保護する一
方、層間絶縁膜上に残ったシリコンの非導電状態のエッ
チング残渣を選択的にエッチングする方法に用いるシリ
コン基板カセットであって、 該カセットが非導電材料からなり、該カセット上に一定
の間隔を置いてシリコン基板と接触して配置することが
可能な複数の平面状のシリコン基板印加用電極が対向配
置され、該基板印加用電極により該基板印加用電極を通
じて該電極に接触して配置されたシリコン基板にその裏
面から正電位が印加できることを特徴とするシリコン基
板カセット。 - 【請求項１１】 上記カセット上に対向配置されたシリ
コン基板印加用電極の電極間に、該電極と平行になるよ
うに平面状の接地電極が取り付けられていることを特徴
とする請求項１０記載のシリコン基板カセット。 - 【請求項１２】 上記カセット上に一定間隔で平行に平
面状の接地電極が取り付けられ、該接地電極の両側にシ
リコン基板を接触して配置することが可能な平面状のシ
リコン基板印加用電極がそれぞれ対向配置されているこ
とを特徴とする請求項１０記載のシリコン基板カセッ
ト。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09242195A JP3456790B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体装置の製造方法及び選択エッチング用シリコン基板カセット |
| US08/551,597 US5705027A (en) | 1995-04-18 | 1995-11-01 | Method of removing etching residues |
| DE19548938A DE19548938C2 (de) | 1995-04-18 | 1995-12-28 | Verfahren zum selektiven Entfernen eines Ätzrestes |
| KR1019960011466A KR100218870B1 (ko) | 1995-04-18 | 1996-04-16 | 반도체 장치의 제조방법 및 선택 에칭용 실리콘 기판 카셋트 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09242195A JP3456790B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体装置の製造方法及び選択エッチング用シリコン基板カセット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288252A JPH08288252A (ja) | 1996-11-01 |
| JP3456790B2 true JP3456790B2 (ja) | 2003-10-14 |
Family
ID=14053963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09242195A Expired - Fee Related JP3456790B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体装置の製造方法及び選択エッチング用シリコン基板カセット |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5705027A (ja) |
| JP (1) | JP3456790B2 (ja) |
| KR (1) | KR100218870B1 (ja) |
| DE (1) | DE19548938C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197654B1 (en) * | 1998-08-21 | 2001-03-06 | Texas Instruments Incorporated | Lightly positively doped silicon wafer anodization process |
| JP5621381B2 (ja) | 2010-07-28 | 2014-11-12 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD47530A (ja) * | ||||
| US3882000A (en) * | 1974-05-09 | 1975-05-06 | Bell Telephone Labor Inc | Formation of composite oxides on III-V semiconductors |
| US4542579A (en) * | 1975-06-30 | 1985-09-24 | International Business Machines Corporation | Method for forming aluminum oxide dielectric isolation in integrated circuits |
| JPS52136590A (en) * | 1976-05-11 | 1977-11-15 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| US4026741A (en) * | 1976-06-16 | 1977-05-31 | Bell Telephone Laboratories, Incorporated | Technique for preparation of stoichiometric III-V compound semiconductor surfaces |
| US4305760A (en) * | 1978-12-22 | 1981-12-15 | Ncr Corporation | Polysilicon-to-substrate contact processing |
| US4227975A (en) * | 1979-01-29 | 1980-10-14 | Bell Telephone Laboratories, Incorporated | Selective plasma etching of dielectric masks in the presence of native oxides of group III-V compound semiconductors |
| JPS5696863A (en) * | 1979-12-29 | 1981-08-05 | Sumitomo Electric Ind Ltd | Manufacture of semiconductor device |
| JPS5710926A (en) * | 1980-06-25 | 1982-01-20 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6134947A (ja) * | 1984-07-26 | 1986-02-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61137329A (ja) * | 1984-12-10 | 1986-06-25 | Yokogawa Electric Corp | 半導体の微細加工方法 |
| JPS6334947A (ja) * | 1986-07-29 | 1988-02-15 | Nec Kyushu Ltd | ウエ−ハ搬送用治具 |
| US4818334A (en) * | 1988-03-15 | 1989-04-04 | General Electric Company | Method of etching a layer including polysilicon |
| US5188988A (en) * | 1988-07-27 | 1993-02-23 | Texas Instruments Incorporated | Passivation oxide conversion wherein an anodically grown oxide is converted to the sulfide |
| JPH0247046U (ja) * | 1988-09-28 | 1990-03-30 | ||
| US5030590A (en) * | 1989-06-09 | 1991-07-09 | Applied Materials, Inc. | Process for etching polysilicon layer in formation of integrated circuit structure |
| JPH04157427A (ja) * | 1990-10-22 | 1992-05-29 | Hitachi Ltd | 陽極酸化装置 |
| US5129982A (en) * | 1991-03-15 | 1992-07-14 | General Motors Corporation | Selective electrochemical etching |
| US5549006A (en) * | 1994-05-24 | 1996-08-27 | Kulite Semiconductor Products, Inc. | Temperature compensated silicon carbide pressure transducer and method for making the same |
| US5534460A (en) * | 1995-04-27 | 1996-07-09 | Vanguard International Semiconductor Corp. | Optimized contact plug process |
-
1995
- 1995-04-18 JP JP09242195A patent/JP3456790B2/ja not_active Expired - Fee Related
- 1995-11-01 US US08/551,597 patent/US5705027A/en not_active Expired - Fee Related
- 1995-12-28 DE DE19548938A patent/DE19548938C2/de not_active Expired - Fee Related
-
1996
- 1996-04-16 KR KR1019960011466A patent/KR100218870B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE19548938A1 (de) | 1996-10-24 |
| KR960039181A (ko) | 1996-11-21 |
| DE19548938C2 (de) | 2002-09-12 |
| JPH08288252A (ja) | 1996-11-01 |
| KR100218870B1 (ko) | 1999-09-01 |
| US5705027A (en) | 1998-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4466172A (en) | Method for fabricating MOS device with self-aligned contacts | |
| TWI270110B (en) | Method for fabricating semiconductor device and semiconductor device | |
| JPH11214634A (ja) | Ｅｓｄ保護回路及びその形成方法 | |
| JPH10261767A (ja) | 半導体装置の製造方法 | |
| EP0018175A2 (en) | Process for producing an electrode on a semiconductor device | |
| JP2002359354A (ja) | 強誘電体メモリ素子及びその製造方法 | |
| US5340761A (en) | Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure | |
| JP4526607B2 (ja) | 突き合せコンタクトを有する半導体素子の製造方法 | |
| TW413854B (en) | Manufacturing method for semiconductor device with effective hydrogen passivation | |
| JP3456790B2 (ja) | 半導体装置の製造方法及び選択エッチング用シリコン基板カセット | |
| JP2614016B2 (ja) | 半導体装置の製造方法 | |
| JP3298509B2 (ja) | 半導体装置の製造方法 | |
| JP2935083B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3424091B2 (ja) | 半導体素子の製造方法 | |
| JPH0821687B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11102970A (ja) | 半導体装置の製造方法 | |
| KR100259075B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP3045413B2 (ja) | 半導体装置およびその製法 | |
| JPH0621364A (ja) | 半導体装置 | |
| JP3536469B2 (ja) | 半導体装置の製造方法 | |
| JP3045414B2 (ja) | 半導体装置およびその製法 | |
| JP2009218573A (ja) | 半導体処理中の電解腐食を防止するための方法および装置 | |
| JP2658535B2 (ja) | アクティブマトリクス液晶ディスプレイパネルの製造方法 | |
| US5221634A (en) | Method of making semiconductor device employing self diffusion of dopant from contact member for augmenting electrical connection to doped region in substrate | |
| KR940022925A (ko) | 반도체 장치내의 고립 영역 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |