JPH10261767A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10261767A
JPH10261767A JP9067077A JP6707797A JPH10261767A JP H10261767 A JPH10261767 A JP H10261767A JP 9067077 A JP9067077 A JP 9067077A JP 6707797 A JP6707797 A JP 6707797A JP H10261767 A JPH10261767 A JP H10261767A
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辰也 山崎
Hisashi Miyazawa
久 宮澤
Tan Ken
タン ケン
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Abstract

(57)【要約】 【課題】強誘電体キャパシタを有する半導体装置の製造
方法に関し、開口部及び配線の形成の際の工程の低減と
歩留まりを向上すること。 【解決手段】半導体層21上に導電パターン24を形成し、
導電パターン24の表面に耐酸化性導電層29を形成し、半
導体層21の上に第一の絶縁層30を形成し、第一の絶縁層
30上にキャパシタの下部電極31、酸素含有材料からなる
誘電体層32及び上部電極33を順に形成し、半導体層21、
耐酸化性導電層29及びキャパシタを覆う第二の絶縁層34
をパターニングして上部電極33と導電パターン24の上に
第一の開口部36a と第二の開口部36g を同時に形成し、
上部電極33と第一及び第二の開口部36a,36g 内を酸素雰
囲気中において加熱し、第一の開口部36a を通して上部
電極33に接続する第一の配線37a と第二の開口部36g を
通して導電パターンに電気的に導通する第二の配線37g
とを形成する工程を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、強誘電体キャパシタを有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置としてＦＲＡＭ
（Ferroelectric Random Access Memory) があり、その
ＦＲＡＭは、強誘電体層を有するキャパシタとｎ型ＭＯ
Ｓトランジスタとからなるメモリセルを複数個有してい
る。そのような強誘電体層として、例えばチタン酸ジル
コン酸鉛（ Pb(Zrx Ti1-x )O3 ）膜がある。
【０００３】次に、ＦＲＡＭの１つのメモリセルの一般
的な形成工程を説明する。以下、チタン酸ジルコン酸鉛
をＰＺＴという。まず、図４(a) に示すようにシリコン
基板１に素子間分離されたｎ型ＭＯＳトランジスタ２を
形成する。そのｎ型ＭＯＳトランジスタ２は、シリコン
基板１表面の素子分離絶縁層６に囲まれた領域に形成さ
れていて、シリコン基板１上にゲート絶縁層３を介して
形成されたゲート電極４と、ゲート電極４側方のシリコ
ン基板１内に形成されたソース領域５s 及びドレイン領
域５ｄとから構成されている。ソース領域５ｓ及びドレ
イン領域５ｄは、ゲート電極４をマスクにして、燐、砒
素などのｎ型不純物をシリコン基板１にイオン注入した
後に、活性化のためのアニールを経て形成される。
【０００４】そのゲート電極４は、ワード線ＷＬの一部
を構成し、そのワード線ＷＬの一部は素子分離絶縁層上
を通るように形成されている。そのようなｎ型ＭＯＳト
ランジスタ２及びワード線ＷＬを形成した後に、図４
(b) に示すように、ｎ型ＭＯＳトランジスタ２、ワード
線ＷＬなどを覆う層間絶縁層７を形成する。層間絶縁層
７は、例えばＣＶＤにより成長されるＢＰＳＧ(boro-ph
ospho silicate glass) を適用する。
【０００５】次に、図４(c) の状態になるまでの工程を
説明する。ｎ型ＭＯＳトランジスタ２に隣接した素子分
離絶縁層６の上方にある層間絶縁層６上に、第一のプラ
チナ（Pt）層８、ＰＺＴ層９を順に成長した後に、酸素
雰囲気中でＰＺＴ層９を結晶化するためにアニールす
る。続いて、第二のPt層１０をＰＺＴ層９上に形成す
る。
【０００６】その後に、エッチングガスとレジストマス
クとを用いるドライエッチングによって第二のPt層１０
をパターニングし、パターニグされた第二のPt層１０を
キャパシタの上部電極とする。このエッチングによって
ＰＺＴ層９の層質が劣化するので、この段階で、酸素雰
囲気中のアニールによって第二のPt層１０を通してＰＺ
Ｔ層９に酸素を供給する。
【０００７】さらに、レジストマスクとドライエッチン
グを用いてＰＺＴ層９をパターニングしてキャパシタの
誘電体層の形状とし、続いて、レジストマスクとドライ
エッチングを用いて第一のPt層８をパターニングしてキ
ャパシタの下部電極を形成する。それらのエッチングを
行う毎に、酸素雰囲気中のアニールによって第二のPt層
１０を通してＰＺＴ層９に酸素を供給する。
【０００８】以上で、キャパシタのパターニングが終了
する。次に、ＴＥＯＳを用いる気相成長によってSiO2よ
りなる保護絶縁層１１を全体に成長する。続いて、図５
(a) に示すように、保護絶縁層１１をパターニングして
第一及び第二の開口部１１a ，１１b を形成して、第一
の開口部１１a から第二のPt層１０（上部電極）を露出
させるとともに第二の開口部１１b から下部電極を露出
させる。
【０００９】この後に、層質改善のために、酸素雰囲気
中のアニールによって第二のPt層１０を通してＰＺＴ層
９に酸素を供給する。さらに、図５(b) に示すように、
保護絶縁層１１及び層間絶縁層７をパターニングして、
ゲート電極４（ワード線ＷＬ）を露出させる第三の開口
部１１ｇと、ドレイン領域５ｄを露出させる第四の開口
部１１ｄと、ソース領域５ｓを露出させる第五の開口部
１１ｓとを形成する。
【００１０】続いて、アルミニウム層を全体に形成した
後に、フォトリソグラフィーによってアルミニウム層を
パターニングして図５(c) に示すようなアルミニウムよ
りなる配線１２a 、１２ｂ、１２ｓ、１２ｄ、１２ｇを
形成する。以上のような工程によってＦＲＡＭのメモリ
セルが形成される。それらの工程において、ＰＺＴ層９
の結晶化アニールの後に、ＰＺＴ層９に酸素を供給する
ために酸素雰囲気中で各層を４回アニールしている。こ
れは、ＰＺＴ層がエッチングガス中の水素によって還元
されて酸素が欠乏すると、ＰＺＴ層の強誘電性が損なわ
れるからである。なお、Pt層は、数百nm低度の厚さでは
水素や酸素を比較的透過しやすい。
【００１１】
【発明が解決しようとする課題】ところで、上記した工
程では、酸素雰囲気中でのアニールの際にｎ型ＭＯＳト
ランジスタのソース領域５ｓ、ドレイン領域５ｄが酸化
されないようにするために、第一及び第二の開口部１１
ａ、１１ｂの形成と、第三〜第五の開口部１１ｇ、１１
ｓ、１１ｄの形成とを別々な工程で行っていた。
【００１２】しかし、同じ絶縁層に形成される開口部を
２回の工程にすると、第一及び第二の開口部の形成位置
と、第三〜第五の開口部の形成位置の相対的な位置が変
動し易いので、それらの開口部に配線を位置合わせする
のが難しくなり、歩留りが低下するおそれがある。本発
明の目的は、開口部及び配線の形成の際の工程の低減と
歩留まりの向上が図れる半導体装置の製造方法にある。
【００１３】
【課題を解決するための手段】
（手段）上記した課題は、図１〜図３に例示するよう
に、半導体層２１内又はその上に不純物導入層又はワー
ド線のような導電パターン２４（ＷＬ），２６ｓ，２６
ｄを形成する工程と、前記導電パターン２４（ＷＬ），
２６ｓ，２６ｄの表面を耐酸化性導電層２９によって覆
う工程と、前記半導体層２１の上に第一の絶縁層３０を
形成する工程と、前記第一の絶縁層３０の上にキャパシ
タの下部電極３１を形成する工程と、酸素含有材料から
なる誘電体層３２を前記下部電極３１の上に形成する工
程と、前記誘電体層３２の上に上部電極３３を形成する
工程と、前記上部電極３１、前記誘電体層３２、前記下
部電極３３を順にパターニングしてキャパシタの形状に
加工する工程と、前記半導体層２１、前記耐酸化性導電
層２９及び前記キャパシタを覆う第二の絶縁層３４を形
成する工程と、前記第二の絶縁層３４をパターニングす
ることにより、前記上部電極３３、前記下部電極３１及
び下部電極３１と前記導電パターン２４（ＷＬ），２６
ｓ，２６ｄの上に第一の開口部３６ａ，３６ｂと前記第
二の開口部３６ｇ，３６ｓ，３６ｄを同時に形成する工
程と、少なくとも前記第一及び第二の開口部３６ａ，３
６ｂ，３６ｇ，３６ｓ，３６ｄ内と前記上部電極３３を
酸素雰囲気中において加熱する工程と、前記第二の絶縁
層３４の上に形成され且つ前記第一及び第二の開口部３
６ａ，３６ｂ，３６ｇ，３６ｓ，３６ｄ内を充填する導
電層を形成する工程と、前記導電層をパターニングし
て、前記第一の開口部３６ａ，３６ｂを通して前記上部
電極３３，下部電極３１に接続する第一の配線３７ａ，
３７ｂと、前記第二の開口部，３６ｇ，３６ｓ，３６ｄ
を通して前記導電パターン２４（ＷＬ），２６ｓ，２６
ｄに電気的に導通する第二の配線，３７ｇ，３７ｓ，３
７ｄとを形成する工程とを有することを特徴とする半導
体装置の製造方法によって解決する。
【００１４】この場合、前記誘電体層３２として、例え
ばチタン酸ジルコン酸鉛層を適用する。上記した半導体
装置の製造方法において、前記導電パターンは２４（Ｗ
Ｌ），２６ｓ，２６ｄ、ＭＯＳトランジスタのゲート電
極又は不純物拡散半導体層であることを特徴とする。
【００１５】上記した半導体装置の製造方法において、
前記酸素雰囲気中での加熱は、４５０℃以上、９００℃
以下で行われることを特徴とする。上記した半導体装置
の製造方法において、前記耐酸化性導電層２９は、シリ
サイド層であることを特徴とする。この場合、前記シリ
サイドはコバルトシリサイドであることを特徴とする。
また、そのシリサイドは、サリサイド技術によって形成
されることを特徴とする。
【００１６】次に、本発明の作用について説明する。本
発明によれば、半導体層の上部又は半導体層の上に形成
される導電パターンを耐酸化性層によって覆った後に、
キャパシタを形成し、さらに導電パターン及びキャパシ
タの上に絶縁層を形成するようにしたので、導電パター
ンとキャパシタの上の絶縁層にそれぞれ開口部が形成さ
れていても、開口部を通してキャパシタを酸素雰囲気で
加熱処理する際に別な開口部を通して導電パターンが酸
化されることはなくなる。
【００１７】したがって、導電パターンとキャパシタの
上の絶縁層に開口部を形成する工程において、導電パタ
ーンとキャパシタの上にそれぞれ同時に開口部を形成し
ても導電パターンが酸化されることがなくなる。この結
果、導電パターンの上の開口部とキャパシタの上の開口
部に相対的な位置ずれが発生しなくなり、それらの開口
部と配線との位置合わせが容易になる。
【００１８】導電パターンとしてはシリサイドを用い、
特にコバルトシリサイドは他のシリサイドに比べて耐酸
化性に優れている。導電パターンとして不純物含有半導
体層を用いる場合には、９００℃以上の温度で酸素雰囲
気中で加熱するとシリサイド層のコンタクト抵抗が高く
なるる。また、絶縁層に開口部を形成することによるキ
ャパシタの強誘電体層のダメージを回復させるために
は、酸素雰囲気中で４５０℃以上の条件に設定する必要
があるということが実験により判った。
【００１９】これらのことから、強誘電体層のダメージ
回復のための酸素雰囲気中での加熱処理は、４５０℃以
上、９００℃以下が好ましい。なお、耐酸化性層として
シリサイド層を適用する場合には、サリサイド技術を用
いることが製造工程を短縮化し、微細化するのに適して
いる。
【００２０】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。図１、図２は、本発明の一
実施形態に係るＦＲＡＭのメモリセルの製造工程を示す
断面図である。まず、図１(a) に示すｎ型のＭＯＳトラ
ンジスタを形成するまでの工程を説明す。
【００２１】比抵抗１０Ωcmのｐ型のシリコン基板２１
のうちｐウェルを形成する領域に加速エネルギー１８０
keV 、ドーズ量１．５×１０13atoms/cm2 の条件でホウ
素をイオン注入する。続いて、シリコン基板２１を１１
５０℃の窒素雰囲気中に３００分間置いて不純物を拡散
させる。これによって、シリコン基板２１にｐウェルを
形成する。
【００２２】次に、選択酸化法によってシリコン基板２
１の（１００）面に層厚５００nmの素子分離用酸化層２
２を形成する。その素子分離用酸化層２２は、シリコン
基板２１の素子形成領域を窒化シリコンのマスクで覆い
ながら、水蒸気を含む９００℃の雰囲気中で形成され
る。窒化シリコンマスク剥離後に、素子形成領域に形成
されるｎ型ＭＯＳトランジスタの閾値電圧を調整するた
めに、素子形成領域内のチャネル領域に不純物を所定量
だけ導入する。その不純物として、例えばホウ素を用い
る。
【００２３】続いて、シリコン基板２１表面をアルゴン
分圧酸化法によって温度１０５０℃で酸化し、これによ
って素子形成領域にSiO2よりなるゲート酸化層２３を１
２nmの厚さに形成する。次に、ＣＶＤにより多結晶シリ
コン層を２００nmの厚さに成長し、さらに、多結晶シリ
コン層に燐イオンを加速エネルギー２００keV 、ドーズ
量４×１０15atoms/cm2 の条件でイオン注入する。
【００２４】多結晶シリコン層をフォトリソグラフィー
によりパターニングして帯状のワード線ＷＬを形成す
る。そのワード線ＷＬは、素子形成領域においてゲート
電極２４となる。続いて、ゲート電極２４及び素子分離
酸化層２２をマスクに使用して、加速エネルギー２０ke
V 、ドーズ量４×１０15atoms/cm2 の条件で燐イオンを
シリコン基板２１に注入して、浅い不純物導入層を形成
する。
【００２５】次に、全体に層厚１５０nmのSiO2層をＣＶ
Ｄにより成長した後に、そのSiO2層をエッチングバック
してSiO2層をゲート電極２４の側壁にのみ残する。ゲー
ト電極２４の側壁に残ったSiO2層を以下にサイドウォー
ル２５という。続いて、ゲート電極２４、サイドウォー
ル２５及び素子分離酸化層２２をマスクに使用して、加
速エネルギー７０keV 、ドーズ量４×１０15atoms/cm2
の条件で砒素イオンをシリコン基板２１に注入して、ゲ
ート電極２４及びサイドウォール２５の両外側に深い不
純物導入層を形成する。
【００２６】その後、窒素雰囲気でシリコン基板２１を
８５０℃の温度で４０分間加熱することによって、浅い
不純物導入層と深い不純物導入層を活性化してＬＤＤ構
造の不純物拡散層２６ｓ、２６ｄを形成する。ゲート電
極２４の一側方の不純物拡散層２６ｓはソース領域、他
側方の不純物拡散層２６ｄはドレイン領域となる。以上
の工程によって図１(a) に示したｎ型ＭＯＳトランジス
タの基本的な構造が形成される。
【００２７】次に、ゲート電極２４、サイドウォール２
５に覆われない不純物拡散層２６ｓ、２６ｄの表面にあ
る酸化層をフッ酸によって除去する。その後に、図１
(b) に示すように、層厚１０nmのCo層２７と層厚３０nm
のTiN 層２８をスパッタによって形成した後に、それら
の層２７、２８、ゲート電極２４及びシリコン基板２１
を５００℃の温度で３０秒間加熱するＲＴＡ(rapid the
rmal annealing) 処理を行い、これによりコバルトシリ
サイド層２９を不純物拡散層２６ｓ、２６ｄの上部とゲ
ート電極２４の上部のそれぞれに形成する。
【００２８】この後に、 TiN層２８と未反応のCo層２７
を除去し、さらに、７５０℃、３０秒間の条件でシリコ
ン基板２１にＲＴＡ処理を行う。さらに、図１(c) に示
すように、層間絶縁層３０としてSiO2とＢＰＳＧをＣＶ
Ｄによってそれぞれ５０nm、３５０nmの厚さとなるよう
に順に成長する。その後に、シリコン基板２１及びその
上の各層を窒素雰囲気で８５０℃の温度で４０分間アニ
ールする。
【００２９】次に、図２(a) に示すように、素子分離絶
縁層２２の上方にある層間絶縁層３０上に、下部電極３
１としてTi層とPt層を順に２０nm、１５０nmの厚さにス
パッタで形成した後に、ＰＺＴ強誘電体層３２をスパッ
タにより２４０nmの厚さに形成する。その後に、ＰＺＴ
強誘電体層３２の結晶化のために、酸素雰囲気中でＰＺ
Ｔ強誘電体層３２を８５０℃、５秒間の条件でＲＴＡ処
理を行う。
【００３０】続いて、上部電極３３としてPt層をスパッ
タによってＰＺＴ強誘電体層３２上に１５０nmの厚さに
形成する。次に、図２(b) に示すように上部電極３３、
ＰＺＴ強誘電体層３２、下部電極３１のパターニングを
行う。即ち、上部電極３３の上にレジストパターンを形
成し、Cl2 をエッチャントとして使用するプラズマエッ
チングによって上部電極３３のパターンを画定する。
【００３１】このパターニングの際には、反応ガスに含
まれた水素によってＰＺＴ強誘電体層３２が還元され易
いので、そのパターニングの後に、酸素雰囲気で６５０
℃、６０分の条件でＰＺＴ強誘電体層３２をアニールし
てＰＺＴ強誘電体層３２の層質を改善する。なお、水
素、酸素は、Ptよりなる上部電極３３を透過し易い。さ
らに、別なレジストパターンとエッチングを用いてＰＺ
Ｔ強誘電体層３２をパターニングした後に、さらに別な
レジストパターンとエッチングを用いて下部電極３１の
パターンを画定する。
【００３２】これらの２回のパターニングの後には、そ
れぞれ酸素雰囲気で５５０℃、６０分の条件でＰＺＴ層
をアニールしてＰＺＴ強誘電体層３２の層質を改善す
る。以上によってキャパシタを構成する上部電極３１、
ＰＺＴ誘電体層３２、下部電極３３の基本的なパターニ
ングが終了する。次に、ＴＥＯＳを用いる気相成長法に
よって、図２(c) に示すように、SiO2保護層３４を４０
０nmの厚さに成長し、そのSiO2保護層３４によってキャ
パシタ及びｎＭＯＳトランジスタを覆う。
【００３３】さらに、上部電極３３、下部電極３２、不
純物拡散層２６ｓ、２６ｄ、ゲート電極２４（ワード線
ＷＬ）の上に窓３５ａを有するレジストパターン３５を
用いて、SiO2保護層３４及び層間絶縁層３０をエッチン
グする。これにより、上部電極３３の上には第一の開口
部３６ａを、下部電極３２上には第二の開口部３６ｂ
を、２つの不純物拡散層２６ｓ、２６ｄ上には第三及び
第四の開口部３６ｓ、３６ｄを、ゲート電極２４（ワー
ド専ＷＬ）の上には第五の開口部３６ｇを同時に形成す
る。この場合、第三〜第五の開口部３６ｓ、３６ｄ、３
６ｇからはコバルトシリサイド層２９が露出することに
なる。
【００３４】SiO2保護層３４及び層間絶縁層３０のエッ
チングガスとしてフッ素系ガスを用い、エッチング装置
としてはプラズマエッチング装置を使用する。このエッ
チングにおいて、第一の開口部３６ａの形成の際にＰＺ
Ｔ強誘電体層３２がダメージを受けるので、そのダメー
ジ回復のために、図３(a) に示すように、酸素雰囲気中
で５５０℃、６０分の条件でＰＺＴ強誘電体層３２の層
質を改善する。
【００３５】その後に、SiO2保護層３４上及び第一〜第
五の開口部３６ａ、３６ｂ、３６ｓ、３６ｄ、３６ｇ内
に、Ti層、TiN 層、Al層を順に２０nm、５０nm、６００
nmの厚さに形成する。それらのTi層、TiN 層及びAl層
は、通常のフォトリソグラフィーによってパターニング
され、これにより、図3 (b) に示すように、第一の開口
部３６ａを通してキャパシタの上部電極３３に接続され
る第一の配線３７ａと、第二の開口部３６ｂを通してキ
ャパシタの下部電極３１に接続される第二の配線３７ｂ
と、第三の開口部３６ｓを通して不純物拡散層２６ｓ上
のコバルトシリサイド層２９に接続される第三の配線層
３７ｓと、第四の開口部３６ｄを通して不純物拡散層２
６ｄ上のコバルトシリサイド層２９に接続される第四の
配線層３７ｄと、第五の開口部３６ｇを通してゲート電
極２４（ワード線ＷＬ）上のコバルトシリサイド層２９
に接続される第五の配線層３７ｇとが形成される。
【００３６】以上の工程において、ゲート電極２４、不
純物拡散層２６ｓ，２６ｄの上部にコバルトシリサイド
層２９を形成したので、第一〜第五の開口部３６ａ，３
６ｂ，３６ｇ，３６ｓ，３６ｄを同工程で形成した後に
上部電極３３、強誘電体層３２を酸素雰囲気中で加熱し
ても、ゲート電極２４、不純物拡散層２６ｓ，２６ｄの
表面の酸化が防止されることになった。この結果、第一
〜第五の開口部３６ａ、３６ｂ、３６ｓ、３６ｄ、３６
ｇの相対的な位置ずれが生じなくなり、保護層３４の上
に形成される配線と開口部との位置合わせが容易にな
り、歩留りが向上する。
【００３７】なお、ゲート電極２４、不純物拡散層２６
ｓ，２６ｄの上部に酸化防止層（耐酸化層）として他の
高融点金属シリサイドを用いてもよいが、耐酸化性とし
て優れ且つ半導体プロセスとの整合性がよい材料として
コバルトシリサイドが好ましい。本願発明者らの実験に
よれが、シリコン基板の表面をコバルトシリサイド化し
た層は酸素雰囲気中で９００℃までコンタクト抵抗の上
昇は見られなかった。これに対して、多結晶シリコンを
コバルトでシリサイド化した層は９００℃以上の酸素雰
囲気中の加熱によって抵抗の上昇が見られ、その温度で
は実用上問題があることがわかった。
【００３８】一方、キャパシタの上部電極、下部電極の
上に開口部を形成することによりダメージを受けたＰＺ
Ｔ強誘電体層が受けたダメージは、４５０℃以上の酸度
雰囲気中で回復することもわかった。これらの実験か
ら、ゲート電極２４及び不純物拡散層２６ｓ，２６ｄと
上記した各配線とのコンタクト抵抗の上昇を抑制し、か
つ、強誘電体層のダケージの回復を行うためには、４５
０℃以上、９００℃以下の酸素雰囲気中で強誘電体層３
２を加熱することが好ましいことがわかった。
【００３９】なお、上記した例ではキャパシタの強誘電
体層としてＰＺＴを使用することについて説明したが、
強誘電体としてストロンチウム・チタン・酸素（ＳＴ
Ｏ）などの酸化誘電体材料も酸素が抜けて誘電率低下の
おそれがあるので、そのような材料を使用する場合に
も、予め、不純物拡散層及びゲート電極の上層に高融点
金属シリサイド，特にコバルトシリサイドで覆うように
すれば、ＭＯＳトランジスタ及びキャパシタを覆う絶縁
膜の開口部形成が１度で済むことになる。その高融点金
属シリサイドは上記したようなサリサイド技術を用いる
のが工程を短くするために好ましい。
【００４０】
【発明の効果】以上述べたように本発明によれば、半導
体層の上部又は半導体層の上に形成される導電パターン
を耐酸化性層によって覆った後に、キャパシタを形成
し、さらに導電パターン及びキャパシタの上に絶縁層を
形成するようにしたので、導電パターンとキャパシタの
上の絶縁層にそれぞれ開口部が形成されていても、キャ
パシタを開口部を通して酸素雰囲気で加熱処理する際に
導電パターンの酸化を防止できる。
【００４１】この結果、導電パターンとキャパシタの上
にそれぞれ同時に開口部を形成しても導電パターンが酸
化されなくなり、この結果、導電パターンの上の開口部
とキャパシタの上の開口部に相対的な位置ずれを防止で
きて開口部と配線の位置合わせが容易になる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施形態の半導体装置の製
造工程を示す断面図（その１）である。
【図２】図２は、本発明の一実施形態の半導体装置の製
造工程を示す断面図（その２）である。
【図３】図３は、本発明の一実施形態の半導体装置の製
造工程を示す断面図（その３）である。
【図４】図４は、従来の半導体装置の製造工程を示す断
面図（その１）である。
【図５】図５は、従来の半導体装置の製造工程を示す断
面図（その２）である。
【符号の説明】
２１ シリコン基板（半導体基板） ２２ 素子分離用絶縁層」 ２３ ゲート絶縁層 ２４ ゲート電極 ２５ サイドウォール ２６ｓ、２６ｄ 不純物拡散層 ２９ コバルトシリサイド（高融点金属シリサイド） ３０ 層間絶縁層 ３１ 第一の電極 ３２ 強誘電体層 ３３ 第二の電極 ３４ 保護層 ３５ レジスト ３６ａ、３６ｂ、３６ｓ、３６ｄ、３６ｇ 開口部 ３７ａ、３７ｂ、３７ｓ、３７ｄ、３７ｇ 配線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 宮澤 久 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 ケン タン 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 後藤 賢一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】半導体層内又はその上に導電パターンを形
    成する工程と、 前記導電パターンの表面を耐酸化性導電層によって覆う
    工程と、 前記半導体層の上に第一の絶縁層を形成する工程と、 前記第一の絶縁層の上にキャパシタの下部電極を形成す
    る工程と、 酸素含有材料からなる誘電体層を前記下部電極の上に形
    成する工程と、 前記誘電体層の上に上部電極を形成する工程と、 前記上部電極、前記誘電体層、前記下部電極を順にパタ
    ーニングしてキャパシタの形状に加工する工程と、 前記半導体層、前記耐酸化性導電層及び前記キャパシタ
    を覆う第二の絶縁層を形成する工程と、 前記第二の絶縁層をパターニングすることにより、前記
    上部電極と前記導電パターンの上に第一の開口部と前記
    第二の開口部を同時に形成する工程と、 前記第一及び第二の開口部内と前記上部電極を酸素を含
    む雰囲気中において加熱する工程と、 前記第二の絶縁膜の上に形成され且つ前記第一及び第二
    の開口部内を充填する導電層を形成する工程と、 前記導電層をパターニングして、前記第一の開口部を通
    して前記上部電極に接続する第一の配線と、前記第二の
    開口部を通して前記導電パターンに電気的に導通する第
    二の配線とを形成する工程とを有することを特徴とする
    半導体装置の製造方法。
  2. 【請求項２】前記誘電体層は、ＰＺＴからなることを特
    徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】前記導電パターンは、ＭＯＳトランジスタ
    のゲート電極又は不純物拡散半導体層であることを特徴
    とする請求項１記載の半導体装置の製造方法。
  4. 【請求項４】前記酸素雰囲気中での加熱は、４５０℃以
    上、９００℃以下で行われることを特徴とする請求項１
    記載の半導体装置の製造方法。
  5. 【請求項５】前記耐酸化性導電層は、シリサイド層であ
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  6. 【請求項６】前記シリサイドはコバルトシリサイドであ
    ることを特徴とする請求項５記載の半導体装置の製造方
    法。
  7. 【請求項７】前記シリサイドは、サリサイド技術によっ
    て形成されることを特徴とする請求項１記載の半導体装
    置の製造方法。
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