KR19980079718A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR19980079718A
KR19980079718A KR1019980004317A KR19980004317A KR19980079718A KR 19980079718 A KR19980079718 A KR 19980079718A KR 1019980004317 A KR1019980004317 A KR 1019980004317A KR 19980004317 A KR19980004317 A KR 19980004317A KR 19980079718 A KR19980079718 A KR 19980079718A
Authority
KR
South Korea
Prior art keywords
layer
manufacturing
semiconductor device
forming
opening
Prior art date
Application number
KR1019980004317A
Other languages
English (en)
Other versions
KR100277780B1 (ko
Inventor
신이찌 까와이
타쓰야 야마자끼
히사시 미야자와
탄껭
껜이찌 고토
Original Assignee
세키자와 다다시
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와 다다시, 후지쓰 가부시키가이샤 filed Critical 세키자와 다다시
Publication of KR19980079718A publication Critical patent/KR19980079718A/ko
Application granted granted Critical
Publication of KR100277780B1 publication Critical patent/KR100277780B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은, 강유전체 커패시터를 갖는 반도체 장치의 제조 방법에 관한 것으로, 개구부 및 배선의 형성시 공정의 저감과 수율의 향상을 목적으로 한다.
본 발명은, 반도체층(21) 위에 도전 패턴(24)을 형성하고, 도전 패턴(24)의 표면에 내산화성 도전층(29)을 형성하고, 반도체층(21) 위에 제1 절연층(30)을 형성하고, 제1 절연층(30) 위에 커패시터의 하부 전극(31), 산소 함유 재료로 된 유전체층(32) 및 상부 전극(33)을 순차로 형성하고, 반도체층(21), 내산화성 도전층(29) 및 커패시터를 덮는 제2 절연층(34)을 패터닝하여 상부 전극(33)과 도전 패턴(24) 위에 제1 개구부(36a)와 제2 개구부(36g)를 동시에 형성하고, 상부 전극(33)과 제1 및 제2 개구부(36a, 36g) 내를 산소 분위기 중에서 가열하고, 제1 개구부(36a)를 통과하여 상부 전극(33)에 접속하는 제1 배선(37a)과 제2 개구부(36g)를 통과하여 도전 패턴에 전기적으로 도통하는 제2 배선(37g)을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법
본 발명은, 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는, 강유전체 커패시터를 갖는 반도체 장치의 제조 방법에 관한 것이다.
불휘발성 반도체 기억 장치로서 FRAM(Ferroelectric Random Access Memory)이 있고, 그 FRAM은 강유전체층을 갖는 커패시터와 n형 MOS 트랜지스터로 된 메모리 셀을 복수개 갖고 있다. 이와 같은 강유전체층으로서, 예를 들어 티탄산 지르콘산 납(Pb(ZrxTi1-x)O3)막이 있다.
다음에, FRAM의 하나의 메모리 셀의 일반적인 형성 공정을 설명한다. 이하, 티탄산 지르콘산 납을 PZT라 한다.
먼저, 도 4a에 나타낸 바와 같이 실리콘 기판(1)에 소자간 분리된 n형 MOS 트랜지스터 (2)를 형성한다.
그 n형 MOS 트랜지스터(2)는, 실리콘 기판(1) 표면의 소자 분리 절연층(6)으로 둘러싸인 영역에 형성되어 있어, 실리콘 기판(1) 위에 게이트 절연층(3)을 통하여 형성된 게이트 전극(4)과, 게이트 전극(4) 옆의 실리콘 기판(1) 내에 형성된 소스 영역(5s) 및 드레인 영역(5d)으로 구성되어 있다. 소스 영역(5s) 및 드레인 영역(5d)은, 게이트 전극(4)을 마스크로 하여, 인, 비소 등의 n형 불순물을 실리콘 기판(1)에 이온 주입한 후에, 활성화를 위한 어닐링을 거쳐 형성된다.
그 게이트 전극(4)은, 워드선(WL)의 일부를 구성하고, 그 워드선(WL)의 일부는 소자 분리 절연층 위를 통과하도록 형성되어 있다.
그와 같은 n형 MOS 트랜지스터(2) 및 워드선(WL)을 형성한 후에, 도 4b에 나타낸 바와 같이, n형 MOS 트랜지스터(2), 워드선(WL) 등을 덮는 층간 절연층(7)을 형성한다. 층간 절연층(7)은, 예를 들어 CVD에 의해 성장되는 BPSG(boro-phospho silicate glass)를 적용한다.
다음에, 도 4c의 상태로 되기까지의 공정을 설명한다.
n형 MOS 트랜지스터(2)에 인접한 소자 분리 절연층(6)의 위쪽에 있는 층간 절연층(7) 위에, 제1 플라티늄(Pt)층(8), PZT층(9)을 순차로 성장시킨 후에, 산소 분위기 중에서 PZT층(9)을 결정화하기 위해 어닐링한다. 이어서, 제2 Pt층(10)을 PZT층(9)위에 형성한다.
그 후에, 에칭 가스와 레지스트 마스크를 이용하는 드라이 에칭에 의해 제2 Pt층(10)을 패터닝(patterning)하고, 패터닝된 제2 Pt층(10)을 커패시터의 상부 전극으로 한다. 이 에칭에 의해 PZT층(9)의 층질이 열화하므로, 이 단계에서, 산소 분위기 중의 어닐링에 의해 제2 Pt층(10)을 통하여 PZT층(9)에 산소를 공급한다.
또한, 레지스트 마스크와 드라이 에칭을 이용하여 PZT층(9)을 패터닝하여 커패시터의 유전체층의 형상으로 하고, 이어서, 레지스트 마스크와 드라이 에칭을 이용하여 제1 Pt층(8)을 패터닝하여 커패시터의 하부 전극을 형성한다. 이들 에칭을 행할 때마다, 산소 분위기 중의 어닐링에 의해 제2 Pt층(10)을 통하여 PZT층(9)에 산소를 공급한다.
이상으로, 개패시터의 패터닝이 종료한다.
다음에, TEOS(tetra ethoxy silane)을 이용하는 기상 성장에 의해 SiO2로 된 보호 절연층(11)을 전체에 성장시킨다. 이어서, 도 5a에 나타낸 바와 같이, 보호 절연층(11)을 패터닝하여 제1 및 제2 개구부(11a, 11b)를 형성하여, 제1 개구부(11a)로부터 제2 Pt층(10)(상부 전극)을 노출시킴과 동시에 제2 개구부(11b)로부터 하부 전극을 노출시킨다.
이후에, PZT의 질개선을 위해, 산소 분위기 중의 어닐링에 의해 제2 Pt층(10)을 통하여 PZT층(9)에 산소를 공급한다.
또한, 도 5b에 나타낸 바와 같이, 보호 절연층(11) 및 층간 절연층(7)을 패터닝하여, 게이트 전극(4)(워드선;WL)을 노출시키는 제3 개구부(11g)와, 드레인 영역(5d)을 노출시키는 제4 개구부(11d)와, 소스 영역(5s)을 노출시키는 제5 개구부(11s)를 형성한다.
이어서, 알루미늄층을 전체에 형성한 후에, 포토 리소그래피에 의해 알루미늄층을 패터닝하여 도 5c에 나타낸 바와 같은 알루미늄으로 된 배선(12a, 12b, 12s, 12d, 12g)을 형성한다.
이상과 같은 공정에 의해 FRAM 메모리 셀이 형성된다.
이들 공정에서, PZT층(9)의 결정화 어닐링 후에, PZT층(9)에 산소를 공급하기 위해 산소 분위기 중에서 각층을 4회 어닐링하고 있다. 이와 같이 어닐링을 반복할 필요가 있는 이유로서는, 에칭 가스 중의 수소에 의해 PZT층이 환원되어 산소가 결핍되면, PZT층의 강유전성이 손상되기 때문이다. 또한, Pt층은, 수백 ㎚ 정도의 두께에서는 수소나 산소를 비교적 투과하기 쉬게 된다.
그런데, 상기한 공정에서는, 산소 분위기 중에서의 어닐링 시에 n형 MOS 트랜지스터의 소스 영역(5s), 드레인 영역(5d)이 산화되지 않도록 하기 위해, 제1 및 제2 개구부(11a, 11b)의 형성과, 제3 ~ 제5 개구부(11g, 11s, 11d)의 형성을 별개의 공정으로 행하였다.
그러나, 같은 절연층에 형성되는 개구부를 2회의 공정으로 하면, 제1 및 제2 개구부의 형성위치와, 제3 ~ 제5 개구부의 형성 위치의 상대적인 위치가 변동하기 쉬우므로, 이들 개구부에 배선을 위치 맞춤하기 어렵게 되어 수율이 낮아질 우려가 있다.
본 발명의 목적은, 개구부 및 배선의 형성시의 공정의 저감과 수율의 향상이 도모되는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예의 반도체 장치의 제조 공정을 나타내는 단면도(1).
도 2a 내지 도 2c는 본 발명의 일 실시예의 반도체 장치의 제조 공정을 나타내는 단면도(2).
도 3a 및 도 3b는 본 발명의 일 실시예의 반도체 장치의 제조 공정을 나타내는 단면도(3).
도 4a 내지 도 4c는 종래 반도체 장치의 제조 공정을 나타내는 단면도(1).
도 5a 내지 도 5c는 종래 반도체 장치의 제조 공정을 나타내는 단면도(2).
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판(반도체 기판)
22 : 소자 분리용 절연층
23 : 게이트 절연층
24 : 게이트 전극
25 : 사이드 월
26s,26d : 불순물 확산층
29 : 코발트 실리사이드(고융점 금속 실리사이드)
30 : 층간 절연층
31 : 제1 전극
32 : 강유전체층
33 : 제2 전극
34 : 보호층
35 : 레지스트
36a,36b,36s,36d,36g : 개구부
37a,37b,37s,37d,37g : 배선
WL : 워드선
(수단)
상기한 과제는, 도 1~도 3에 예시한 바와 같이, 반도체층(21) 또는 그 위에 불순물 도입층 또는 워드선과 같은 도전 패턴(24, WL, 26s, 26d)을 형성하는 공정과, 상기 도전 패턴(24, WL, 26s, 26d)의 표면을 내산화성 도전층(29)에 의해 덮는 공정과, 상기 반도체층(21) 위에 제1 절연층(30)을 형성하는 공정과, 상기 제1 절연층(30) 위에 커패시터의 하부 전극(31)을 형성하는 공정과, 산소함유 재료로 된 유전체층(32)을 상기 하부 전극(31) 위에 형성하는 공정과, 상기 유전체층(32) 위에 상부 전극(33)을 형성하는 공정과, 상기 상부 전극(31), 상기 유전체층(32), 상기 하부 전극(33)을 순차로 패터닝하여 커패시터의 형상으로 가공하는 공정과, 상기 반도체층(21), 상기 내산화성 도전층(29) 및 상기 커패시터를 덮는 제2 절연층(34)을 형성하는 공정과, 상기 제2 절연층(34)을 패터닝함으로써, 상기 상부 전극(33), 상기 하부 전극(31) 및 하부 전극(31)과 상기 도전 패턴(24, WL, 26s, 26d) 위에 제1 개구부(36a, 36d)와 상기 제2 개구부(36g, 36s, 36d)를 동시에 형성하는 공정과, 적어도 상기 제1 및 제2 개구부(36a, 36d, 36g, 36s, 36d) 내와 상기 상부 전극(33)을 산소 분위기 중에서 가열하는 공정과, 상기 제2 절연층(34) 위에 형성되면서 상기 제1 및 제2 개구부(36a, 36d, 36g, 36s, 36d) 내를 충전하는 도전층을 형성하는 공정과, 상기 도전층을 패터닝하여, 상기 제1 개구부(36a, 36b)를 통하여 상기 상부 전극(33), 하부 전극(31)에 접속하는 제1 배선(37a, 37b)과, 상기 제2 개구부(36g, 36s, 36d)를 통하여 상기 도전 패턴(24, WL, 26s, 26d)에 전기적으로 도통하는 제2 배선(37g, 37s, 37d)을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
이 경우, 상기 유전체층(32)으로서, 예를 들어, 티탄산 지르콘산 납층을 적용한다.
상기한 반도체 장치의 제조 방법에 있어서, 상기 도전 패턴(24, WL, 26s, 26d)은 MOS 트랜지스터의 게이트 전극 또는 불순물 확산 반도체층인 것을 특징으로 한다.
상기한 반도체 장치의 제조 방법에 있어서, 상기 산소 분위기 중에서의 가열은, 450℃ 이상, 900℃ 이하에서 행하는 것을 특징으로 한다.
상기한 반도체 장치의 제조 방법에 있어서, 상기 내산화성 도전층(29)은, 실리사이드층인 것을 특징으로 한다. 이 경우, 상기 실리사이드는 코발트 실리사이드인 것을 특징으로 한다. 또한, 그 실리사이드는, 살리사이드 기술에 의해 형성되는 것을 특징으로 한다.
다음에, 본 발명의 작용에 대해서 설명한다.
본 발명에 의하면, 반도체층의 상부 또는 반도체층 위에 형성되는 도전 패턴을 내산화성 도전층에 의해 덮은 후에, 커패시터를 형성하고, 또 도전 패턴 및 커패시터 위에 절연층을 형성하도록 하였으므로, 도전 패턴과 커패시터 위의 절연층에 개구부를 형성하여도, 개구부를 통하여 커패시터를 산소 분위기에서 가열 처리할 때에 다른 개구부를 통한 도전 패턴이 산화되지 않는다.
따라서, 도전 패턴과 커패시터 위의 절연층에 개구부를 형성하는 공정에서, 도전 패턴과 커패시터 위에 각각 동시에 개구부를 형성하여도 도전 패턴이 산화되지 않게 되어, 하나의 개구부를 통하여 커패시터를 산소 분위기에서 가열 처리할 때에 다른 개구부를 통하여 도전 패턴이 산화되지 않는다. 이 결과, 도전 패턴 위의 개구부와 커패시터 위의 개구부에 상대적인 위치 어긋남이 발생하지 않아, 그들 개구부와 배선의 위치 맞춤이 용이해진다.
도전 패턴으로서는 실리사이드를 사용하고, 특히 코발트 실리사이드는 다른 실리사이드에 비하여 내산화성이 우수하다.
도전 패턴으로서 불순물 함유 반도체층을 사용하는 경우에는, 900℃ 이상의 온도로 산소 분위기 중에서 가열하면 실리사이드층의 접촉 저항이 높아진다. 또한, 절연층에 개구부를 형성함에 의한 커패시터의 강유전체층의 손상을 회복시키기 위해서는, 산소 분위기 중에서 450℃ 이상의 조건으로 설정할 필요가 있음이 실험에 의해 판명되었다.
따라서, 강유전체층의 손상 회복을 위한 산소 분위기 중에서의 가열 처리는, 450℃ 이상, 900℃ 이하가 바람직하다.
또한, 내산화성층으로서 실리사이드층을 적용하는 경우에는, 살리사이드 기술을 사용함이 제조 공정을 단축시키고 미세화하기에 적합하다.
(발명의 실시예)
이하에 본 발명의 실시예를 도면에 따라 설명한다.
도 1과 도 2는 본 발명의 제1 실시예에 관한 FRAM 메모리 셀의 제조 공정을 나타내는 단면도이다.
먼저, 도 1a에 나타내는 n형 MOS 트랜지스터를 형성하기까지의 공정을 설명한다.
비저항 10Ω㎝의 p형 실리콘 기판(21) 중 p 웰(p well)을 형성할 영역에 가속 에너지 180 keV, 도스량 1.5×1013atoms/㎠의 조건에서 붕소를 이온 주입한다. 이어서, 실리콘 기판(21)을 1150℃의 질소 분위기 중에서 300분간 두어 불순물을 확산시킨다. 이에 의해, 실리콘 기판(21)에 p 웰을 형성한다.
다음에, 선택 산화법에 의해 실리콘 기판(21)에 층두께 500㎚의 소자 분리용 산화층(22)을 형성한다. 그 소자 분리용 산화층(22)은, 실리콘 기판(21)의 소자 형성 영역을 질화 실리콘 마스크로 덮어, 수증기를 함유하는 900℃의 분위기 중에서 형성한다.
질화 실리콘 마스크 박리 후에, 소자 형성 영역에 형성되는 n형 MOS 트랜지스터의 임계 전압을 조정하기 위해, 소자 형성 영역 내의 채널 영역에 불순물을 소정량만 도입한다. 그 불순물로서, 예를 들어 붕소를 사용한다.
이어서, 실리콘 기판(21) 표면을 아르곤 분압 산화법에 의해 온도 1050℃에서 산화하고, 이에 의해 소자 형성 영역에 SiO2로 된 게이트 산화층(23)을 12㎚ 두께로 형성한다.
다음에, CVD에 의해 다결정 실리콘층을 200㎚의 두께로 성장시키고, 또, 다결정 실리콘층에 인 이온(phosphorus ion)을 가속 에너지 20 keV, 도스량 4×1015atoms/㎠의 조건으로 이온 주입한다.
다결정 실리콘층을 포토 리소그래피에 의해 패터닝하여 띠형상의 워드선(WL)을 형성한다. 그 워드선(WL)은, 소자 형성 영역에서 게이트 전극(24)으로 된다.
이어서, 게이트 전극(24) 및 소자 분리 산화층(22)을 마스크로 사용하여, 가속 에너지 50 keV, 도스량 5×1013atoms/㎠의 조건으로 비소 이온을 실리콘 기판(21)에 주입하여, 얕은 불순물 도입층을 형성한다.
다음에, 전체에 층두께 150㎚의 SiO2층을 CVD에 의해 성장시킨 후에, 그 SiO2층을 에칭 백으로 하여 SiO2층을 게이트 전극(24)의 측벽에만 남긴다. 게이트 전극(24)의 측벽에 남은 SiO2층을 이하에 사이드 월(side wall)(25)이라 한다.
이어서, 게이트 전극(24), 사이드 월(25) 및 소자 분리 산화층(22)을 마스크로 사용하여, 가속 에너지 70keV, 도스량 4×1015atoms/㎠의 조건으로 비소 이온을 실리콘 기판(21)에 주입하여, 게이트 전극(24) 및 사이드 월(25)의 양 바깥쪽에 깊은 불순물 도입층을 형성한다.
그 후, 질소 분위기에서 실리콘 기판(21)을 850℃의 온도로 30초간, RTA(rapid thermal annealing) 처리함으로써, 얕은 불순물 도입층과 깊은 불순물 도입층을 활성화하여 LDD 구조의 불순물 확산층(26s, 26d)을 형성한다. 게이트 전극(24)의 한쪽의 불순물 확산층(26s)은 소스 영역, 다른 쪽의 불순물 확산층(26d)은 드레인 영역으로 된다.
이상의 공정에 의해 도 1a에 나타낸 n형 MOS 트랜지스터의 기본적인 구조가 형성된다.
다음에, 게이트 전극(24), 사이드 월(25)로 덮여지지 않은 불순물 확산층(26s, 26d)의 표면에 있는 산화층을 불산으로 제거한다. 그 후에, 도 1b에 나타낸 바와 같이, 층두께 10㎚의 Co층(27)과 층두께 30㎚의 TiN층(28)을 스퍼터링(sputtering)에 의해 형성한 후에, 그들 층(27, 28), 게이트 전극(24) 및 실리콘 기판(21)을 500℃ 의 온도로 30초간 가열하는 RTA 처리를 행한다. 그에 의해 코발트 실리사이드층(29)을 불순물 확산층(26s, 26d)의 상부와 게이트 전극(24)의 상부 각각에 형성한다.
이 후에, TiN층(28)과 미반응 Co층(27)을 제거하고, 또 750℃, 30초간의 조건으로 실리콘 기판(21)에 RTA 처리를 행한다.
또한, 도 1c에 나타낸 바와 같이, 층간 절연층(30)으로서 SiO2와 BPSG를 CVD에 의해 각각 50㎚, 350㎚의 두께로 되도록 순차로 성장시킨다. 그 후에, 실리콘 기판(21) 및 그 위의 각 층을 질소 분위기에서 850℃의 온도로 40분간 어닐링한다.
다음에, 도 2a에 나타낸 바와 같이, 소자 분리 절연층(22)의 위쪽에 있는 층간 절연층(30) 위에, 하부 전극(31)으로서 Ti층과 Pt층을 순차로 20㎚, 150㎚의 두께로 스퍼터링으로 형성한 후에, PZT 강유전체층(32)을 스퍼터링에 의해 240㎚의 두께로 형성한다.
그 후에, PZT 강유전체층(32)의 결정화를 위해, 산소 분위기 중에서 PZT 강유전체층(32)을 850℃, 5초간의 조건으로 RTA 처리를 행한다.
이어서, 상부 전극(33)으로서 Pt층을 스퍼터링에 의해 PZT 강유전체층(32) 위에 150㎚의 두께로 형성한다.
다음에, 도 2b에 나타낸 바와 같이 상부 전극(33), PZT 강유전체층(32), 하부 전극(31)의 패터닝을 행한다.
즉, 상부 전극(33) 위에 레지스트 패턴을 형성하고, Cl2를 에칭제(etchant)로서 사용하는 플라즈마 에칭에 의해 상부 전극(33)의 패턴을 획정한다.
이 패터닝 시에는, 반응 가스에 함유된 수소에 의해 PZT 강유전체층(32)이 환원되기 쉬우므로, 그 패터닝 후에, 산소 분위기에서 650℃, 60분의 조건으로 PZT 강유전체층(32)을 어닐링 하여 PZT 강유전체층(32)의 층질을 개선한다. 또한, 수소, 산소는, Pt로 된 상부 전극(33)을 투과하기 쉽다.
또한, 다른 레지스트 패턴과 에칭을 이용하여 PZT 강유전체층(32)을 패터닝한 후에, 또 다른 레지스트 패턴과 에칭을 이용하여 하부 전극(31)의 패턴을 획정한다.
이들 2회의 패터닝 후에는, 각각 산소 분위기에서 550℃, 60분의 조건으로 PZT층을 어닐링 하여 PZT 강유전체층(32)의 층질을 개선한다.
이상에 의해 커패시터를 구성하는 상부 전극(33), PZT 강유전체층(32), 하부 전극(31)의 기본적인 패터닝이 종료한다.
다음에, TEOS를 이용하는 기상 성장법에 의해, 도 2c에 나타낸 바와 같이, SiO2보호층(34)을 400㎚의 두께로 성장시키고, 그 SiO2보호층(34)에 의해 커패시터 및 n형 MOS 트랜지스터를 덮는다.
또한, 상부 전극(33), 하부 전극(31), 불순물 확산층(26s, 26d), 게이트 전극(24)(워드선(WL)) 위에 창(35a)을 갖는 레지스트 패턴(35)을 이용하여, SiO2보호층(34) 및 층간 절연층(30)을 에칭한다. 이에 의해, 상부 전극(33) 위에는 제1 개구부(36a)를, 하부 전극(31) 위에는 제2 개구부(36b)를, 두 개의 불순물 확산층(26s, 26d) 위에는 제3 개구부(36s) 및 제4 개구부(36d)를, 게이트 전극(24)(워드선(WL)) 위에는 제5 개구부(36g)를 동시에 형성한다. 이 경우, 제3 ~ 제5 개구부(36s, 36d, 36g)에서는 코발트 실리사이드층(29)이 노출된다.
SiO2보호층(34) 및 층간 절연층(30)의 에칭 가스로서 불소계 가스를 사용하고, 에칭 장치로서는 플라즈마 에칭 장치를 사용한다.
이 에칭에서, 제1 개구부(36a)의 형성 시에 PZT 강유전체층(32)이 손상을 받으므로, 그 손상 회복을 위해, 도 3a에 나타낸 바와 같이, 산소 분위기 중에서 550℃, 60분의 조건으로 PZT 강유전체층(32)의 층질을 개선한다.
그 후에, SiO2보호층(34) 위 및 제1 ~ 제5 개구부(36a, 36b, 36s, 36d, 36g) 내에, Ti층, TiN층, Al층을 순차로 20㎚, 50㎚, 600㎚의 두께로 형성한다. 이들 Ti층, TiN층, Al층은, 통상의 포토 리소그래피에 의해 패터닝되고, 이에 의해, 도 3b에 나타낸 바와 같이, 제1 개구부(36a)를 통하여 커패시터의 상부 전극(33)에 접속되는 제1 배선(37a)과, 제2 개구부(36b)를 통하여 커패시터의 하부 전극(31)에 접속되는 제2 배선(37b)과, 제3 개구부(36s)를 통하여 불순물 확산층(26s) 위의 코발트 실리사이드층(29)에 접속되는 제3 배선층(37s)과, 제4 개구부(36d)를 통하여 불순물 확산층(26d) 위의 코발트 실리사이드층(29)에 접속되는 제4 배선층(37d)과, 제5 개구부(36g)를 통하여 게이트 전극(24)(워드선(WL)) 위의 코발트 실리사이드층(29)에 접속되는 제5 배선층(37g)이 형성된다.
이상의 공정에서, 게이트 전극(24), 불순물 확산층(26s, 26d)의 상부에 코발트 실리사이드층(29)을 형성하였으므로, 제1 ~ 제5 개구부(36a, 36b, 36g, 36s, 36d)를 동일 공정에서 형성한 후에 상부 전극(33), 강유전체층(32)을 산소 분위기 중에서 가열하여도, 게이트 전극(24), 불순물 확산층(26s, 26d)의 표면의 산화가 방지된다. 이 결과, 제1 ~ 제5 개구부(356a, 36b, 36g, 36s, 36d)의 상대적인 위치 어긋남이 발생하지 않게 되고, 보호층(34) 위에 형성되는 배선과 개구부의 위치 맞춤이 용이해져, 수율이 향상한다.
또, 게이트 전극(24), 불순물 확산층(26s, 26d) 상부에 산화 방지층(내산화층)으로서 다른 고융점 금속 실리사이드를 사용하여도 되지만, 내산화성이 우수하면서도 반도체 공정과의 정합성(整合性)이 좋은 재료로서 코발트 실리사이드가 바람직하다.
본 발명자들의 실험에 의하면, 실리콘 기판의 표면을 코발트 실리사이드화한 층은 산소 분위기 중에서 900℃까지 접촉 저항의 상승은 발견되지 않았다. 이에 대해, 다결정 실리콘을 코발트로 실리사이드화한 층은 900℃ 이상의 산소 분위기 중의 가열에 의해 저항의 상승이 발견되어, 그 온도에서는 실용상 문제가 있음을 알 수 있었다.
한편, 커패시터의 상부 전극, 하부 전극 위에 개구부를 형성함으로써 손상을 받는 PZT 강유전체층이 받은 손상은, 450℃ 이상의 산소 분위기 중에서 회복됨도 알 수 있었다.
이들 실험으로부터 게이트 전극(24) 및 불순물 확산층(26s, 26d)과 상기 각 배선의 접촉 저항의 상승을 억제하고, 강유전체층의 손상을 회복하기 위하여는 450℃ 이상 900℃ 이하의 산소 분위기 중에서 강유전체층(32)을 가열함이 바람직함을 알 수 있었다.
또한, 상기한 예에서는 커패시터의 강유전체층으로서 PZT를 사용함에 대해서 설명했지만, 강유전체로서 스트론튬·비스무스·탄탈(SBT) 등의 산화 유전체 재료도 산소가 제거되어 유전율 저하의 우려가 있으므로, 그와 같은 재료를 사용하는 경우에도, 미리 불순물 확산층 및 게이트 전극의 상층에 고융점 금속 실리사이드, 특히 코발트 실리사이드로 덮도록 하면, MOS 트랜지스터 및 커패시터를 덮은 절연막의 개구부 형성이 한번에 완료된다. 그 고융점 금속 실리사이드는 상기한 바와 같은 살리사이드 기술을 사용함이 공정을 단축할 수 있으므로 바람직하다.
이상 설명한 바와 같이 본 발명에 의하면, 반도체층 상부 또는 반도체층 위에 형성되는 도전 패턴을 내산화성층에 의해 덮은 후에, 커패시터를 형성하고, 또 도전 패턴 및 커패시터 위에 절연층을 형성하도록 하므로, 도전 패턴과 커패시터 위의 절연층에 각각 개구부가 형성되어 있어도, 커패시터를 개구부를 통하여 산소 분위기에서 가열 처리할 때에 도전 패턴의 산화를 방지할 수 있다.
이 결과, 도전 패턴과 커패시터 위에 각각 동시에 개구부를 형성하여도 도전 패턴이 산화되지 않아, 이 결과, 도전 패턴 위의 개구부와 커패시터 위의 개구부에서 상대적인 위치 어긋남을 방지할 수 있어 개구부와 배선의 위치 맞춤이 용이하게 된다.

Claims (12)

  1. 반도체층 내 또는 그 위에 도전 패턴을 형성하는 공정과, 상기 도전 패턴의 표면을 내산화성 도전층에 의해 덮는 공정과, 상기 반도체층 위에 제1 절연층을 형성하는 공정과, 상기 제1 절연층 위에 커패시터의 하부 전극을 형성하는 공정과, 산소 함유 재료로 되는 유전체층을 상기 하부 전극 위에 형성하는 공정과, 상기 유전체층 위에 상부 전극을 형성하는 공정과, 상기 상부 전극, 상기 유전체층, 상기 하부 전극을 순차로 패터닝하여 커패시터의 형상으로 가공하는 공정과, 상기 반도체층, 상기 내산화성 도전층 및 상기 커패시터를 덮는 제2 절연층을 형성하는 공정과, 상기 제2 절연층을 패터닝함으로써, 상기 상부 전극과 상기 도전 패턴의 위에 제1 개구부와 상기 제2 개구부를 동시에 형성하는 공정과, 상기 제1 및 제2 개구부 내와 상기 상부 전극을 산소를 함유하는 분위기 중에서 가열하는 공정과, 상기 제2 절연막 위에 형성되면서 상기 제1 및 제2 개구부 내를 충전하는 도전층을 형성하는 공정과, 상기 도전층을 패터닝하여, 상기 제1 개구부를 통하여 상기 상부 전극에 접속하는 제1 배선과, 상기 제2 개구부를 통하여 상기 도전 패턴에 전기적으로 도통하는 제2 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 유전체층의 형성은, PZT층의 형성인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서, 상기 PZT층은, 스퍼터링에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서, 상기 도전 패턴은, MOS 트랜지스터의 게이트 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서, 상기 도전 패턴은, 불순물 확산 반도체층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서, 상기 산소 분위기 중에서의 가열은, 450℃ 이상, 900℃ 이하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서, 상기 내산화성 도전층의 형성은, 실리사이드층의 형성인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5항에 있어서, 상기 실리사이드는 코발트 실리사이드인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서, 상기 실리사이드는, 살리사이드 기술에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1항에 있어서, 상기 제1 절연막의 성장은, 산화 실리콘을 함유하는 층을 기상 성장에 의해 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1항에 있어서, 상기 상부 전극의 형성은, 백금층의 형성인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1항에 있어서, 상기 제2 절연막의 형성은, TEOS를 이용한 기상 성장에 의해 이산화 실리콘층의 형성인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019980004317A 1997-03-19 1998-02-13 반도체 장치의 제조 방법 KR100277780B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP97-067077 1997-03-19
JP06707797A JP3215345B2 (ja) 1997-03-19 1997-03-19 半導体装置の製造方法
JP67077 1997-03-19

Publications (2)

Publication Number Publication Date
KR19980079718A true KR19980079718A (ko) 1998-11-25
KR100277780B1 KR100277780B1 (ko) 2001-02-01

Family

ID=13334454

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980004317A KR100277780B1 (ko) 1997-03-19 1998-02-13 반도체 장치의 제조 방법

Country Status (3)

Country Link
US (1) US6022774A (ko)
JP (1) JP3215345B2 (ko)
KR (1) KR100277780B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100309818B1 (ko) * 1998-12-30 2002-01-17 박종섭 페로일렉트릭램소자의축전기제조방법
KR100791905B1 (ko) * 2001-02-02 2008-01-07 소니 가부시끼 가이샤 반도체 불휘발성 기억 장치 및 그 제조 방법
KR100848240B1 (ko) * 2002-03-15 2008-07-24 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154721A (ja) * 1997-07-29 1999-02-26 Nec Corp 半導体装置の製造方法および製造装置
US6229167B1 (en) * 1998-03-24 2001-05-08 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
JP2000036568A (ja) * 1998-07-17 2000-02-02 Toshiba Corp 半導体記憶装置及びその製造方法
KR100293720B1 (ko) * 1998-10-01 2001-07-12 박종섭 반도체 소자의 캐패시터 형성 방법
US6171899B1 (en) * 1999-03-12 2001-01-09 United Microelectronics Corp. Method for fabricating a capacitor
KR100349693B1 (ko) * 1999-12-28 2002-08-22 주식회사 하이닉스반도체 강유전체 캐패시터의 형성 방법
JP3907921B2 (ja) * 2000-06-19 2007-04-18 富士通株式会社 半導体装置の製造方法
DE10039411A1 (de) * 2000-08-11 2002-02-28 Infineon Technologies Ag Strukturierung ferroelektrischer Schichten
KR100360413B1 (ko) * 2000-12-19 2002-11-13 삼성전자 주식회사 2단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조방법
TWI240352B (en) * 2001-08-03 2005-09-21 Winbond Electronics Corp Integrated circuit device of high Q MIM capacitor and manufacturing process thereof
US6566148B2 (en) * 2001-08-13 2003-05-20 Sharp Laboratories Of America, Inc. Method of making a ferroelectric memory transistor
US20030124324A1 (en) * 2001-11-27 2003-07-03 Kappler Safety Group Breathable blood and viral barrier fabric
JP2004095866A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
JP2004296929A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器
KR100533974B1 (ko) * 2003-06-30 2005-12-07 주식회사 하이닉스반도체 하부전극과 강유전체막의 접착력을 향상시킬 수 있는강유전체캐패시터 형성 방법
JP2006066415A (ja) * 2004-08-24 2006-03-09 Oki Electric Ind Co Ltd 強誘電体メモリの製造方法
JP4593204B2 (ja) * 2004-08-24 2010-12-08 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリの製造方法
JP4785030B2 (ja) 2005-01-18 2011-10-05 富士通セミコンダクター株式会社 半導体装置とその製造方法
US20080010798A1 (en) * 2006-07-14 2008-01-17 Borland William J Thin film dielectrics with co-fired electrodes for capacitors and methods of making thereof
US9548349B2 (en) 2014-06-25 2017-01-17 International Business Machines Corporation Semiconductor device with metal extrusion formation

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69213094T2 (de) * 1991-05-08 1997-03-06 Philips Electronics Nv Verfahren zur Herstellung einer Halbleiteranordnung mit einem Kondensator mit einem ferroelektrischen Dieletrikum und Halbleiteranordnung mit einem derartigen Kondensator
JP2786071B2 (ja) * 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
US5750419A (en) * 1997-02-24 1998-05-12 Motorola, Inc. Process for forming a semiconductor device having a ferroelectric capacitor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100309818B1 (ko) * 1998-12-30 2002-01-17 박종섭 페로일렉트릭램소자의축전기제조방법
KR100791905B1 (ko) * 2001-02-02 2008-01-07 소니 가부시끼 가이샤 반도체 불휘발성 기억 장치 및 그 제조 방법
KR100848240B1 (ko) * 2002-03-15 2008-07-24 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US6022774A (en) 2000-02-08
KR100277780B1 (ko) 2001-02-01
JPH10261767A (ja) 1998-09-29
JP3215345B2 (ja) 2001-10-02

Similar Documents

Publication Publication Date Title
KR100277780B1 (ko) 반도체 장치의 제조 방법
US6265292B1 (en) Method of fabrication of a novel flash integrated circuit
KR100317433B1 (ko) 반도체 장치와 그 제조방법
JP4058231B2 (ja) 半導体装置の製造方法
JP2003031775A (ja) プラグの酸化を防止することのできる半導体メモリ素子及びその製造方法
KR20030077929A (ko) 반도체 장치 및 그 제조 방법
TWI262561B (en) Method of forming ultra-shallow junction devices and its application in a memory device
US7091538B2 (en) Semiconductor device and method for manufacturing the same
KR19990012435A (ko) 반도체 소자의 커패시터의 제조 방법
KR0155866B1 (ko) 강유전체 메모리 장치 및 그 제조 방법
KR100379526B1 (ko) 반도체소자의 커패시터 제조방법
JP3827734B2 (ja) Ｌｄｄ構造をもつｍｏｓトランジスタを有する半導体素子の製造方法
JP2001068546A (ja) 半導体装置の製造方法
JP3830652B2 (ja) 半導体装置及びその製造方法
KR100652354B1 (ko) 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체장치의 커패시터 및 그 제조방법
JPH03155641A (ja) Ｍｏｓ型半導体装置の製造方法
JP2003197873A (ja) 半導体装置及びその製造方法
JPH07307465A (ja) 半導体装置及びその製造方法
KR100432789B1 (ko) 반도체 소자의 제조 방법
KR100470159B1 (ko) 이리듐 플러그를 구비한 강유전체 메모리 소자 및 그 제조방법
KR100846368B1 (ko) 메모리 소자 및 그 제조 방법
KR100420409B1 (ko) 반도체장치의 제조 방법
JPH10150046A (ja) 半導体装置及びその製造方法
KR19990045011A (ko) 반도체 장치 제조 방법
KR20010058947A (ko) 반도체소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 18

EXPY Expiration of term