JP3215345B2 - 半導体装置の製造方法 - Google Patents
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Description
方法に関し、より詳しくは、強誘電体キャパシタを有す
る半導体装置の製造方法に関する。
(Ferroelectric Random Access Memory) があり、その
FRAMは、強誘電体層を有するキャパシタとn型MO
Sトランジスタとからなるメモリセルを複数個有してい
る。そのような強誘電体層として、例えばチタン酸ジル
コン酸鉛( Pb(Zrx Ti1-x )O3 )膜がある。
的な形成工程を説明する。以下、チタン酸ジルコン酸鉛
をPZTという。まず、図4(a) に示すようにシリコン
基板1に素子間分離されたn型MOSトランジスタ2を
形成する。そのn型MOSトランジスタ2は、シリコン
基板1表面の素子分離絶縁層6に囲まれた領域に形成さ
れていて、シリコン基板1上にゲート絶縁層3を介して
形成されたゲート電極4と、ゲート電極4側方のシリコ
ン基板1内に形成されたソース領域5s 及びドレイン領
域5dとから構成されている。ソース領域5s及びドレ
イン領域5dは、ゲート電極4をマスクにして、燐、砒
素などのn型不純物をシリコン基板1にイオン注入した
後に、活性化のためのアニールを経て形成される。
を構成し、そのワード線WLの一部は素子分離絶縁層上
を通るように形成されている。そのようなn型MOSト
ランジスタ2及びワード線WLを形成した後に、図4
(b) に示すように、n型MOSトランジスタ2、ワード
線WLなどを覆う層間絶縁層7を形成する。層間絶縁層
7は、例えばCVDにより成長されるBPSG(boro-ph
ospho silicate glass) を適用する。
説明する。n型MOSトランジスタ2に隣接した素子分
離絶縁層6の上方にある層間絶縁層6上に、第一のプラ
チナ(Pt)層8、PZT層9を順に成長した後に、酸素
雰囲気中でPZT層9を結晶化するためにアニールす
る。続いて、第二のPt層10をPZT層9上に形成す
る。
クとを用いるドライエッチングによって第二のPt層10
をパターニングし、パターニグされた第二のPt層10を
キャパシタの上部電極とする。このエッチングによって
PZT層9の層質が劣化するので、この段階で、酸素雰
囲気中のアニールによって第二のPt層10を通してPZ
T層9に酸素を供給する。
グを用いてPZT層9をパターニングしてキャパシタの
誘電体層の形状とし、続いて、レジストマスクとドライ
エッチングを用いて第一のPt層8をパターニングしてキ
ャパシタの下部電極を形成する。それらのエッチングを
行う毎に、酸素雰囲気中のアニールによって第二のPt層
10を通してPZT層9に酸素を供給する。
する。次に、TEOSを用いる気相成長によってSiO2よ
りなる保護絶縁層11を全体に成長する。続いて、図5
(a) に示すように、保護絶縁層11をパターニングして
第一及び第二の開口部11a ,11b を形成して、第一
の開口部11a から第二のPt層10(上部電極)を露出
させるとともに第二の開口部11b から下部電極を露出
させる。
中のアニールによって第二のPt層10を通してPZT層
9に酸素を供給する。さらに、図5(b) に示すように、
保護絶縁層11及び層間絶縁層7をパターニングして、
ゲート電極4(ワード線WL)を露出させる第三の開口
部11gと、ドレイン領域5dを露出させる第四の開口
部11dと、ソース領域5sを露出させる第五の開口部
11sとを形成する。
後に、フォトリソグラフィーによってアルミニウム層を
パターニングして図5(c) に示すようなアルミニウムよ
りなる配線12a 、12b、12s、12d、12gを
形成する。以上のような工程によってFRAMのメモリ
セルが形成される。それらの工程において、PZT層9
の結晶化アニールの後に、PZT層9に酸素を供給する
ために酸素雰囲気中で各層を4回アニールしている。こ
れは、PZT層がエッチングガス中の水素によって還元
されて酸素が欠乏すると、PZT層の強誘電性が損なわ
れるからである。なお、Pt層は、数百nm低度の厚さでは
水素や酸素を比較的透過しやすい。
程では、酸素雰囲気中でのアニールの際にn型MOSト
ランジスタのソース領域5s、ドレイン領域5dが酸化
されないようにするために、第一及び第二の開口部11
a、11bの形成と、第三〜第五の開口部11g、11
s、11dの形成とを別々な工程で行っていた。
2回の工程にすると、第一及び第二の開口部の形成位置
と、第三〜第五の開口部の形成位置の相対的な位置が変
動し易いので、それらの開口部に配線を位置合わせする
のが難しくなり、歩留りが低下するおそれがある。本発
明の目的は、開口部及び配線の形成の際の工程の低減と
歩留まりの向上が図れる半導体装置の製造方法を提供す
ることにある。
図3に例示するように、半導体層21内又はその上に導
電パターン24(WL),26s,26dを形成する工
程と、前記導電パターン24(WL),26s,26d
の表面をコバルトシリサイド層29によって覆う工程
と、前記半導体層21の上に第一の絶縁層30を形成す
る工程と、前記第一の絶縁層30の上にキャパシタの下
部電極31を形成する工程と、酸素含有材料からなる誘
電体層32を前記下部電極31の上に形成する工程と、
前記誘電体層32の上に上部電極33を形成する工程
と、前記上部電極33、前記誘電体層32、前記下部電
極31をパターニングしてキャパシタの形状に加工する
工程と、前記コバルトシリサイド層29及び前記キャパ
シタを覆う第二の絶縁層34を形成する工程と、前記第
二の絶縁層34をパターニングすることにより、前記上
部電極33上に達する第一の開口部36aと前記コバル
トシリサイド層29を露出する前記第二の開口部36
s,36d,36gとを同時に形成する工程と、前記第
一及び第二の開口部36a,36s,36d,36g内
と前記上部電極33を酸素を含む雰囲気中において加熱
する工程とを有することを特徴とする半導体装置の製造
方法によって解決される。
するように半導体層21内又はその上に導電パターンを
形成する工程と、前記導電パターン24(WL),26
s,26dの表面を耐酸化性導電層29によって覆う工
程と、前記半導体層21の上に第一の絶縁層30を形成
する工程と、前記第一の絶縁層30の上にキャパシタの
下部電極31を形成する工程と、酸素含有材料からなる
誘電体層32を前記下部電極31の上に形成する工程
と、前記誘電体層32の上に上部電極33を形成する工
程と、前記上部電極33、前記誘電体層32、前記下部
電極31をパターニングしてキャパシタの形状に加工す
る工程と、前記耐酸化性導電層29及び前記キャパシタ
を覆う第二の絶縁層34を形成する工程と、前記第二の
絶縁層34をパターニングすることにより、前記上部電
極33上に達する第一の開口部36aと前記耐酸化性導
電層29を露出する第二の開口部36s,36d,36
gとを同時に形成する工程と、前記第一及び第二の開口
部36a,36s,36d,36g内と前記上部電極3
3を酸素を含む雰囲気中において450℃以上、900
℃以下で加熱する工程とを有することを特徴とする半導
体装置の製造方法によって解決される。上記した半導体
装置の製造方法において、前記酸素を含む雰囲気中にお
いて加熱する工程の後、さらに、前記第二の絶縁層34
の上に形成され且つ前記第一及び第二の開口部36a,
36s,36d,36g内を充填する導電層を形成する
工程と、前記導電層をパターニングして、前記第一の開
口部36aを通して前記上部電極33に接続する第一の
配線37aと、前記第二の開口部36s,36d,36
gを通して前記導電パターン24(WL)、26s、2
6dに電気的に導通する第二の配線37s,37d,3
7gとを形成する工程とを有することを特徴とする。
前記誘電体層32は、PZTからなることを特徴とす
る。上記した半導体装置の製造方法において、前記導電
パターン24(WL)、26s,26dは、MOSトラ
ンジスタのゲート電極24又は不純物拡散半導体層26
s,26dであることを特徴とする。上記した半導体装
置の製造方法において、前記酸素雰囲気中での加熱は、
450℃以上、900℃以下で行われることを特徴とす
る。上記した半導体装置の製造方法において、前記コバ
ルトシリサイド層29は、サリサイド技術によって形成
されることを特徴とする。
発明によれば、半導体層の上部又は半導体層の上に形成
される導電パターンを耐酸化性導電層によって覆った後
に、キャパシタを形成し、さらに導電パターン及びキャ
パシタの上に絶縁層を形成するようにしたので、導電パ
ターンとキャパシタの上の絶縁層にそれぞれ開口部が形
成されていても、開口部を通してキャパシタを酸素雰囲
気で加熱処理する際に別な開口部を通して導電パターン
が酸化されることはなくなる。
上の絶縁層に開口部を形成する工程において、導電パタ
ーンとキャパシタの上にそれぞれ同時に開口部を形成し
ても導電パターンが酸化されることがなくなる。この結
果、導電パターンの上の開口部とキャパシタの上の開口
部に相対的な位置ずれが発生しなくなり、それらの開口
部と配線との位置合わせが容易になる。
特にコバルトシリサイドは他のシリサイドに比べて耐酸
化性に優れている。導電パターンとして不純物含有半導
体層を用いる場合には、900℃以上の温度で酸素雰囲
気中で加熱するとシリサイド層のコンタクト抵抗が高く
なるる。また、絶縁層に開口部を形成することによるキ
ャパシタの強誘電体層のダメージを回復させるために
は、酸素雰囲気中で450℃以上の条件に設定する必要
があるということが実験により判った。
回復のための酸素雰囲気中での加熱処理は、450℃以
上、900℃以下が好ましい。なお、耐酸化性層として
シリサイド層を適用する場合には、サリサイド技術を用
いることが製造工程を短縮化し、微細化するのに適して
いる。
を図面に基づいて説明する。図1、図2は、本発明の一
実施形態に係るFRAMのメモリセルの製造工程を示す
断面図である。まず、図1(a) に示すn型のMOSトラ
ンジスタを形成するまでの工程を説明す。
のうちpウェルを形成する領域に加速エネルギー180
keV 、ドーズ量1.5×1013atoms/cm2 の条件でホウ
素をイオン注入する。続いて、シリコン基板21を11
50℃の窒素雰囲気中に300分間置いて不純物を拡散
させる。これによって、シリコン基板21にpウェルを
形成する。
1の(100)面に層厚500nmの素子分離用酸化層2
2を形成する。その素子分離用酸化層22は、シリコン
基板21の素子形成領域を窒化シリコンのマスクで覆い
ながら、水蒸気を含む900℃の雰囲気中で形成され
る。窒化シリコンマスク剥離後に、素子形成領域に形成
されるn型MOSトランジスタの閾値電圧を調整するた
めに、素子形成領域内のチャネル領域に不純物を所定量
だけ導入する。その不純物として、例えばホウ素を用い
る。
分圧酸化法によって温度1050℃で酸化し、これによ
って素子形成領域にSiO2よりなるゲート酸化層23を1
2nmの厚さに形成する。次に、CVDにより多結晶シリ
コン層を200nmの厚さに成長し、さらに、多結晶シリ
コン層に燐イオンを加速エネルギー200keV 、ドーズ
量4×1015atoms/cm2 の条件でイオン注入する。
によりパターニングして帯状のワード線WLを形成す
る。そのワード線WLは、素子形成領域においてゲート
電極24となる。続いて、ゲート電極24及び素子分離
酸化層22をマスクに使用して、加速エネルギー20ke
V 、ドーズ量4×1015atoms/cm2 の条件で燐イオンを
シリコン基板21に注入して、浅い不純物導入層を形成
する。
Dにより成長した後に、そのSiO2層をエッチングバック
してSiO2層をゲート電極24の側壁にのみ残する。ゲー
ト電極24の側壁に残ったSiO2層を以下にサイドウォー
ル25という。続いて、ゲート電極24、サイドウォー
ル25及び素子分離酸化層22をマスクに使用して、加
速エネルギー70keV 、ドーズ量4×1015atoms/cm2
の条件で砒素イオンをシリコン基板21に注入して、ゲ
ート電極24及びサイドウォール25の両外側に深い不
純物導入層を形成する。
850℃の温度で40分間加熱することによって、浅い
不純物導入層と深い不純物導入層を活性化してLDD構
造の不純物拡散層26s、26dを形成する。ゲート電
極24の一側方の不純物拡散層26sはソース領域、他
側方の不純物拡散層26dはドレイン領域となる。以上
の工程によって図1(a) に示したn型MOSトランジス
タの基本的な構造が形成される。
5に覆われない不純物拡散層26s、26dの表面にあ
る酸化層をフッ酸によって除去する。その後に、図1
(b) に示すように、層厚10nmのCo層27と層厚30nm
のTiN 層28をスパッタによって形成した後に、それら
の層27、28、ゲート電極24及びシリコン基板21
を500℃の温度で30秒間加熱するRTA(rapid the
rmal annealing) 処理を行い、これによりコバルトシリ
サイド層29を不純物拡散層26s、26dの上部とゲ
ート電極24の上部のそれぞれに形成する。
を除去し、さらに、750℃、30秒間の条件でシリコ
ン基板21にRTA処理を行う。さらに、図1(c) に示
すように、層間絶縁層30としてSiO2とBPSGをCV
Dによってそれぞれ50nm、350nmの厚さとなるよう
に順に成長する。その後に、シリコン基板21及びその
上の各層を窒素雰囲気で850℃の温度で40分間アニ
ールする。
縁層22の上方にある層間絶縁層30上に、下部電極3
1としてTi層とPt層を順に20nm、150nmの厚さにス
パッタで形成した後に、PZT強誘電体層32をスパッ
タにより240nmの厚さに形成する。その後に、PZT
強誘電体層32の結晶化のために、酸素雰囲気中でPZ
T強誘電体層32を850℃、5秒間の条件でRTA処
理を行う。
タによってPZT強誘電体層32上に150nmの厚さに
形成する。次に、図2(b) に示すように上部電極33、
PZT強誘電体層32、下部電極31のパターニングを
行う。即ち、上部電極33の上にレジストパターンを形
成し、Cl2 をエッチャントとして使用するプラズマエッ
チングによって上部電極33のパターンを画定する。
まれた水素によってPZT強誘電体層32が還元され易
いので、そのパターニングの後に、酸素雰囲気で650
℃、60分の条件でPZT強誘電体層32をアニールし
てPZT強誘電体層32の層質を改善する。なお、水
素、酸素は、Ptよりなる上部電極33を透過し易い。さ
らに、別なレジストパターンとエッチングを用いてPZ
T強誘電体層32をパターニングした後に、さらに別な
レジストパターンとエッチングを用いて下部電極31の
パターンを画定する。
れぞれ酸素雰囲気で550℃、60分の条件でPZT層
をアニールしてPZT強誘電体層32の層質を改善す
る。以上によってキャパシタを構成する上部電極31、
PZT誘電体層32、下部電極33の基本的なパターニ
ングが終了する。次に、TEOSを用いる気相成長法に
よって、図2(c) に示すように、SiO2保護層34を40
0nmの厚さに成長し、そのSiO2保護層34によってキャ
パシタ及びnMOSトランジスタを覆う。
純物拡散層26s、26d、ゲート電極24(ワード線
WL)の上に窓35aを有するレジストパターン35を
用いて、SiO2保護層34及び層間絶縁層30をエッチン
グする。これにより、上部電極33の上には第一の開口
部36aを、下部電極32上には第二の開口部36b
を、2つの不純物拡散層26s、26d上には第三及び
第四の開口部36s、36dを、ゲート電極24(ワー
ド専WL)の上には第五の開口部36gを同時に形成す
る。この場合、第三〜第五の開口部36s、36d、3
6gからはコバルトシリサイド層29が露出することに
なる。
チングガスとしてフッ素系ガスを用い、エッチング装置
としてはプラズマエッチング装置を使用する。このエッ
チングにおいて、第一の開口部36aの形成の際にPZ
T強誘電体層32がダメージを受けるので、そのダメー
ジ回復のために、図3(a) に示すように、酸素雰囲気中
で550℃、60分の条件でPZT強誘電体層32の層
質を改善する。
五の開口部36a、36b、36s、36d、36g内
に、Ti層、TiN 層、Al層を順に20nm、50nm、600
nmの厚さに形成する。それらのTi層、TiN 層及びAl層
は、通常のフォトリソグラフィーによってパターニング
され、これにより、図3 (b) に示すように、第一の開口
部36aを通してキャパシタの上部電極33に接続され
る第一の配線37aと、第二の開口部36bを通してキ
ャパシタの下部電極31に接続される第二の配線37b
と、第三の開口部36sを通して不純物拡散層26s上
のコバルトシリサイド層29に接続される第三の配線層
37sと、第四の開口部36dを通して不純物拡散層2
6d上のコバルトシリサイド層29に接続される第四の
配線層37dと、第五の開口部36gを通してゲート電
極24(ワード線WL)上のコバルトシリサイド層29
に接続される第五の配線層37gとが形成される。
純物拡散層26s,26dの上部にコバルトシリサイド
層29を形成したので、第一〜第五の開口部36a,3
6b,36g,36s,36dを同工程で形成した後に
上部電極33、強誘電体層32を酸素雰囲気中で加熱し
ても、ゲート電極24、不純物拡散層26s,26dの
表面の酸化が防止されることになった。この結果、第一
〜第五の開口部36a、36b、36s、36d、36
gの相対的な位置ずれが生じなくなり、保護層34の上
に形成される配線と開口部との位置合わせが容易にな
り、歩留りが向上する。
s,26dの上部に酸化防止層(耐酸化層)として他の
高融点金属シリサイドを用いてもよいが、耐酸化性とし
て優れ且つ半導体プロセスとの整合性がよい材料として
コバルトシリサイドが好ましい。本願発明者らの実験に
よれが、シリコン基板の表面をコバルトシリサイド化し
た層は酸素雰囲気中で900℃までコンタクト抵抗の上
昇は見られなかった。これに対して、多結晶シリコンを
コバルトでシリサイド化した層は900℃以上の酸素雰
囲気中の加熱によって抵抗の上昇が見られ、その温度で
は実用上問題があることがわかった。
上に開口部を形成することによりダメージを受けたPZ
T強誘電体層が受けたダメージは、450℃以上の酸度
雰囲気中で回復することもわかった。これらの実験か
ら、ゲート電極24及び不純物拡散層26s,26dと
上記した各配線とのコンタクト抵抗の上昇を抑制し、か
つ、強誘電体層のダメージの回復を行うためには、45
0℃以上、900℃以下の酸素雰囲気中で強誘電体層3
2を加熱することが好ましいことがわかった。
体層としてPZTを使用することについて説明したが、
強誘電体としてストロンチウム・チタン・酸素(ST
O)などの酸化誘電体材料も酸素が抜けて誘電率低下の
おそれがあるので、そのような材料を使用する場合に
も、予め、不純物拡散層及びゲート電極の上層に高融点
金属シリサイド,特にコバルトシリサイドで覆うように
すれば、MOSトランジスタ及びキャパシタを覆う絶縁
膜の開口部形成が1度で済むことになる。その高融点金
属シリサイドは上記したようなサリサイド技術を用いる
のが工程を短くするために好ましい。
体層の上部又は半導体層の上に形成される導電パターン
を耐酸化性層によって覆った後に、キャパシタを形成
し、さらに導電パターン及びキャパシタの上に絶縁層を
形成するようにしたので、導電パターンとキャパシタの
上の絶縁層にそれぞれ開口部が形成されていても、キャ
パシタを開口部を通して酸素雰囲気で加熱処理する際に
導電パターンの酸化を防止できる。
にそれぞれ同時に開口部を形成しても導電パターンが酸
化されなくなり、この結果、導電パターンの上の開口部
とキャパシタの上の開口部に相対的な位置ずれを防止で
きて開口部と配線の位置合わせが容易になる。
造工程を示す断面図(その1)である。
造工程を示す断面図(その2)である。
造工程を示す断面図(その3)である。
面図(その1)である。
面図(その2)である。
Claims (7)
- 【請求項1】半導体層内又はその上に導電パターンを形
成する工程と、 前記導電パターンの表面をコバルトシリサイド層によっ
て覆う工程と、 前記半導体層の上に第一の絶縁層を形成する工程と、 前記第一の絶縁層の上にキャパシタの下部電極を形成す
る工程と、 酸素含有材料からなる誘電体層を前記下部電極の上に形
成する工程と、 前記誘電体層の上に上部電極を形成する工程と、 前記上部電極、前記誘電体層、前記下部電極をパターニ
ングしてキャパシタの形状に加工する工程と、 前記コバルトシリサイド層及び前記キャパシタを覆う第
二の絶縁層を形成する工程と、 前記第二の絶縁層をパターニングすることにより、前記
上部電極上に達する第一の開口部と前記コバルトシリサ
イド層を露出する前記第二の開口部とを同時に形成する
工程と、 前記第一及び第二の開口部内と前記上部電極を酸素を含
む雰囲気中において加熱する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項2】半導体層内又はその上に導電パターンを形
成する工程と、 前記導電パターンの表面を耐酸化性導電層によって覆う
工程と、 前記半導体層の上に第一の絶縁層を形成する工程と、 前記第一の絶縁層の上にキャパシタの下部電極を形成す
る工程と、 酸素含有材料からなる誘電体層を前記下部電極の上に形
成する工程と、 前記誘電体層の上に上部電極を形成する工程と、 前記上部電極、前記誘電体層、前記下部電極をパターニ
ングしてキャパシタの形状に加工する工程と、 前記耐酸化性導電層及び前記キャパシタを覆う第二の絶
縁層を形成する工程と、 前記第二の絶縁層をパターニングすることにより、前記
上部電極上に達する第一の開口部と前記耐酸化性導電層
を露出する第二の開口部とを同時に形成する工程と、 前記第一及び第二の開口部内と前記上部電極を酸素を含
む雰囲気中において450℃以上、900℃以下で加熱
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項3】前記酸素を含む雰囲気中において加熱する
工程の後、さらに、前記第二の絶縁層の上に形成され且
つ前記第一及び第二の開口部内を充填する導電層を形成
する工程と、 前記導電層をパターニングして、前記第一の開口部を通
して前記上部電極に接続する第一の配線と、前記第二の
開口部を通して前記導電パターンに電気的に導通する第
二の配線とを形成する工程とを有することを特徴とする
請求項1又は請求項2に記載の半導体装置の製造方法。 - 【請求項4】前記誘電体層は、PZTからなることを特
徴とする請求項1乃至請求項3のいずれかに記載の半導
体装置の製造方法。 - 【請求項5】前記導電パターンは、MOSトランジスタ
のゲート電極又は不純物拡散半導体層であることを特徴
とする請求項1乃至請求項4のいずれかに記載の半導体
装置の製造方法。 - 【請求項6】前記酸素雰囲気中での加熱は、450℃以
上、900℃以下で行われることを特徴とする請求項
1、請求項3、請求項4、請求項5のいずれかに記載の
半導体装置の製造方法。 - 【請求項7】前記コバルトシリサイド層は、サリサイド
技術によって形成されることを特徴とする請求項1、請
求項3、請求項4、請求項5、請求項6のいずれかに記
載の半導体装置の製造方法。
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