KR19990012435A - 반도체 소자의 커패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 공정을 단순화하고 커패시턴스를 효율적으로 향상시키는데 적당하도록한 반도체 소자의 커패시터 제조 방법에 관한 것으로, 트랜지스터가 구비된 반도체 기판을 준비하는 단계,트랜지스터의 불순물 영역과 전기적으로 연결되는 플러그를 형성하는 단계,플러그의 표면에 Si-H 본딩층을 형성하는 단계,Si-H 본딩층의 H이온을 탈착시켜 SiOx막을 형성하는 단계,플러그위에 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 공정을 단순화하고 커패시턴스를 효율적으로 향상시키는데 적당하도록한 반도체 소자의 커패시터 제조 방법에 관한 것이다.
반도체 제조 기술이 발전하면서 전자 회로의 미세화와 그 집적도의 증대가 이루어졌다.
예를들어 16M DRAM 과 64M DRAM의 양산이 진행되고 있고 그 이상의 집적도를 갖는 디바이스들의 개발이 진행되고 있다. DRAM(Dynamic Random Access Memory)소자의 집적도가 증가하면서 셀의 커패시터 영역이 급격하게 감소하게 되었으며 이에따라 동일한 커패시턴스를 얻을 수 있는 줄어든 영역에서의 커패시터 제조 기술이 DRAM 집적도 향상의 주요 문제로 대두되었다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 커패시터 제조 기술에 관하여 설명하면 다음과 같다.
도 1a은 종래 기술의 커패시터의 구조 단면도이다.
종래 기술에서 커패시터의 제조 공정에 사용되는 고유전막으로 현재 활발하게 연구가 진행되고 있는 물질은 BaSrTiO3(BST),BaTiO3,SrTiO3,PbZrTiO3(PZT),PbZrO3등 이다.
이와 같은 고유전 물질을 사용한 커패시터의 구조는 다음과 같다.
먼저, 반도체 기판(1)에 형성된 웰 영역(2)과, 웰 영역(2)의 소자 격리 영역에 형성된 소자 격리층(3)과, 상기 소자 격리층(3)에 의해 격리되는 활성 영역의 채널 영역상에 형성된 게이트 전극(5a)(5b)(5c)층과,게이트 전극(5a)(5b)(5c)을 마스크로한 불순물 이온주입 공정으로 형성된 불순물 확산 영역(소오스/드레인으로 사용되는)(4)과, 상기 게이트 전극들이 형성된 반도체 기판(1)의 전면에 콘택홀들을 갖고 형성된 제 1 층간 절연층(6)과, 상기 제 1 층간 절연층(6)의 콘택홀을 통하여 게이트 전극(5a)(5b)(5c)의 일측 불순물 확산 영역(4)에 콘택되는 폴리 실리콘 플러그층(7a),상기 폴리 실리콘 플러그층(7a)상에 형성된 실리사이드층(7b)으로 이루어진 비트 라인(7)과, 상기 비트 라인(7)을 포함하는 전면에 형성되는 제 2 층간 절연층(8)과, 상기 제 1,2 층간 절연층(6)(8)의 콘택홀을 통하여 상기 게이트 전극(5a)(5b)(5c)의 타측 불순물 확산 영역(4)에 콘택되는 폴리 실리콘 플러그층(9a),상기 폴리 실리콘 플러그층(9a)상에 차례로 적층되어 형성되는 베리어층(9b),금속 전극층(9c)으로 이루어진 커패시터 하부 전극층(9)을 포함하여 구성된다.
상기와 같은 구조를 갖는 종래 기술의 반도체 소자의 커패시터에서는 커패시턴스를 높이기 위하여 고유전막을 사용하는데 고유전막 물질을 커패시터의 유전체로 사용할 경우에는 다음과 같은 제약에 이르게 된다.
첫 번째는 폴리 실리콘층을 커패시터의 전극으로 사용할 경우에 폴리 실리콘 전극과 고유전체막 사이의 경계면에 실리콘 산화막이 형성되어 소자의 특성을 저하시키게 된다.
둘째로, 고유전체막의 증착 온도가 600 ∼700℃의 고온이므로 전극 물질을 고융점(High Melting Point)의 온도와 내산화성을 갖는 재료를 사용하여 형성해야 하므로 전극 재료의 선택에 제약을 받게된다. 즉, Pt,Pd,Rh,RuO,IrO2등 산화가 되지 않는 금속이나 산화물을 전극으로 사용한다. 따라서 고유전체 물질을 커패시터의 유전 물질로 사용하려면 전극 구조의 개선과 그에 따른 공정 개발이 이루어져야 한다.
종래 기술의 대표적인 전극 구조는 커패시터의 하부 전극과 반도체 기판의 불순물 영역을 연결하는 연결층의 구성이 다결정 실리콘을 사용하여 콘택 플러그층을 형성하고 그 위에 산화되지 않고 전도성이 양호한 금속 전극으로 Pt를 사용하는데, 이때 콘택 플러그층과 금속 도체(커패시터의 하부 전극)가 접촉하는 계면이 존재하므로써 금속을 증착하는 통상의 온도 범위에서도 이미 상당량의 실리사이드 핵이 금속과 실리콘이 반응하여 생길뿐만 아니라 증착 이후에 불가피한 열처리 공정(커패시터 유전막 증착,배선용 절연막 증착 등의)으로 인하여 쉽게 실리사이드화 반응이 생기게 되고 이 실리사이드화 반응은 하부 전극의 부피 변화를 수반하여 보이드,크랙 및 응력을 발생시킬 뿐만아니라 생성된 실리사이드는 쉽게 산화하는 특성을 가지고 있으므로 금속(하부 전극) 전체가 박리되는 등의 문제를 야기시키므로 그 대안으로 한층 또는 복수층의 산화 및 반응 방지막(Barrier Metal)을 사용해 오고 있다.
그러나 이러한 베리어 메탈층은 공정 단가 및 복잡성을 증가 시킬뿐만 아니라 계면에서 원소들의 상호 확산을 완전히 제어하지 못한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 공정 및 전극 구조를 단순화하고 커패시턴스를 효율적으로 향상시키는데 적당하도록한 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 커패시터의 구조 단면도
도 2a내지 도 2i는 본 발명에 따른 커패시터 형성을 나타낸 공정 단면도
도 3a와 도 3b는 본 발명의 실시예에 따른 XRD 패턴을 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 게이트 절연막 23. 소자 격리막
24. 게이트 전극 25. 캡산화막 26. 게이트 측벽
27. 소오스/드레인 영역 28. 제 1 층간 절연층 29. 콘택홀
30a.30b. 비트 라인 31. 제 2 층간 절연층 32. 플러그층
33a. Si-H 본딩층 33b. SiOx막 34. 하부 전극층
전극 구조를 단순화하고 커패시턴스를 향상시켜 양산체제에 효율적으로 적용할 수 있도록한 본 발명의 반도체 소자의 커패시터 제조 방법은 트랜지스터가 구비된 반도체 기판을 준비하는 단계,상기 트랜지스터의 불순물 영역과 전기적으로 연결되는 플러그를 형성하는 단계,상기 플러그의 표면에 Si-H 본딩층을 형성하는 단계,상기 Si-H 본딩층의 H이온을 탈착시켜 SiOx막을 형성하는 단계,상기 플러그위에 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 커패시터의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2i는 본 발명에 따른 커패시터 형성 방법을 나타낸 공정 단면도이고, 도 3a와 도 3b는 본 발명의 실시예에 따른 XRD(X-Ray Diffraction) 패턴을 나타낸 그래프이다.
본 발명은 고유전막 커패시터의 복잡한 전극 구조를 단순화하고 개선시키기 위한 것으로, 셀 트랜지스터의 소오스/드레인과 전기적으로 연결되는 다결정 실리콘 플러그와 커패시터의 하부 전극 사이에 확산 방지막 또는 다결정 실리콘의 산화 방지막의 역할을 하는 별도의 막을 사용하지 않고 고유전막을 갖는 커패시터를 구현하는 기술이다.
본 발명의 반도체 소자의 커패시터의 제조 공정은 먼저, 도 2a에서와 같이, 웰이 형성된 반도체 기판(21)의 소자 격리 영역에 선택적으로 소자 격리막(23)을 형성한다.
이어, 전기로에서 열산화 공정을 진행하여 웰이 형성된 반도체 기판(21)의 표면에 게이트 절연막(22)을 80Å(±10%)정도의 두께로 형성한다.
그리고 LPCVD(Low Pressure Chemical Vapour Deposition)방식으로 폴리 실리콘층 또는 비정질 실리콘층을 2000Å(±10%)두께로 성장시키고, 상기의 폴리 실리콘층 또는 비정질 실리콘층상에 LPCVD 방식으로 1500Å(±10%)정도의 두께로 산화막을 증착한다.
이어, 사진 식각 방식으로 상기의 산화막과 폴리 실리콘층 또는 비정질 실리콘층을 선택적으로 식각하여 게이트 전극(24),캡산화막(25)층을 형성한다.
그리고 상기 게이트 전극(24)을 마스크로 저농도 불순물 확산 영역을 형성하기 위하여 P 이온을 2.4*1013/cm2,40KeV(±10%)의 조건으로 이온 주입하고 게이트 전극(24) 형성된 반도체 기판(21)의 전면에 불순물이 도핑되지 않은 산화막층을 형성하고 RIE(Reactive ion etching)공정으로 이방성 식각하여 상기의 패터닝된 게이트 전극(24)의 측면에 게이트 측벽(26)을 형성한다.
이어, 상기의 게이트 측벽(26)이 형성된 게이트 전극(24)을 마스크로 하여 As+이온을 5*1015/cm2,40KeV(±10%)의 조건으로 이온 주입하여 고농도 불순물 확산 영역을 형성한다. 그리고 850℃,30min(±10%)의 조건으로 열처리하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(27)을 형성한다.
그리고 도 2b에서와 같이, 셀 트랜지스터들이 형성된 반도체 기판(21)의 전면에 4000Å(±10%)정도의 두께로 제 1 층간 절연층(28)을 형성한다. 이때, 상기의 제 1 층간 절연층(28)은 평탄화 특성이 좋은 BPSG(Boron Phosphorus Silicate Glass) 또는 TEOS(TetraEthylOrthoSilicate) 등의 물질을 사용하여 형성한다.
다음으로 도 2c에서와 같이, 상기의 제 1 층간 절연층(28)상에 포토레지스트층(도면에 도시하지 않음)을 형성하고 선택적으로 패터닝하여 패터닝된 포토레지스트층을 마스크로하여 상기의 제 1 층간 절연층(28)을 선택적으로 제거하여 콘택홀(29)을 형성한다. 상기 콘택홀(29)의 형성 공정은 RIE 방식으로 CHF3또는 CF4가스의 플라즈마를 이용하여 상기 제 1 층간 절연층(28)을 선택적으로 식각하여 반도체 기판(21)의 표면이 노출되도록 한다.
이어, 도 2d에서와 같이, 상기의 콘택홀(29)을 포함하는 전면에 LPCVD 공정으로 다결정 실리콘 또는 비정질 실리콘을 2000Å(±10%)정도의 두께로 증착한다. 이어, 상기 다결정 실리콘 또는 비정질 실리콘층상에 화학 증착법으로 W 등의 고융점 금속을 이용한 금속 실리사이드를 1000Å(±10%)정도의 두께로 증착한다. 이때, 상기의 다결정 실리콘 또는 비정질 실리콘층은 셀 트랜지스터의 일측 불순물 확산 영역에 콘택된다.
그리고 포토리소그래피공정으로 상기의 금속 실리사이드층 및 비정질 실리콘 또는 다결정 실리콘층을 선택적으로 식각하여 비트 라인(30a)(30b)을 형성한다.
이어, 도 2e에서와 같이, 상기의 비트 라인(30a)(30b)을 포함하는 전면에 TEOS 또는 BPSG 등의 물질을 6000Å(±10%)정도의 두께로 증착하여 제 2 층간 절연층(31)을 형성한다.
그리고 도 2f에서와 같이, 상기 셀 트랜지스터의 타측 불순물 확산 영역상의 제 1 층간 절연층(28),제 2 층간 절연층(31)을 선택적으로 제거하여 스토리지노드 콘택홀을 형성한다. 이때, 상기 스토리지노드 콘택홀을 형성하기 위한 제 1,2 층간 절연층(28)(31)의 식각 공정은 RIE공정으로 CHF3또는 CF4가스의 플라즈마를 이용하여 진행한다.
이어, 상기 스토리지노드 콘택홀을 포함하는 전면에 LPCVD 공정으로 다결정 실리콘 또는 비정질 실리콘을 1500Å(±10%)정도의 두께로 증착한다.
그리고 도 2g에서와 같이, 상기의 다결정 실리콘층 또는 비정질 실리콘층을 에치백하여 커패시터의 하부 전극을 형성하기 위한 플러그층(32)을 형성한다.
상기의 플러그층(32) 표면의 Si원자의 댕글링 본드(Dangling bond)를 수소 원자로 마감시키기 위하여 HF 수용액에 담궈(Dipping) Si-H 본딩층(33a)을 실리콘 표면에 균일하게 만든다.
이어, 도 2h에서와 같이, 금속막을 증착시키기 위한 진공 챔버에 웨이퍼를 넣고 압력을 10-6torr 이하로 유지시킨후 온도를 420℃∼600℃사이로 가열하여 플러그층(32) 표면의 수소를 탈착시켜 SiOx막(33b)을 형성한다.
그리고 도 2i에서와 같이, 상기 SiOx막(33b)이 표면에 균일하게 형성된 플러그층(32)을 포함하는 전면에 Pt 또는 Ru 등의 금속막을 증착하고 선택적으로 식각하여 커패시터 영역을 한정하는 하부 전극층(34)을 형성한다.
이어, 도면에 도시되지 않았지만, MOCVD법 또는 스퍼터링 공정으로 고 유전물질(BST,PZT,SBT 등의)층을 500Å(±10%)정도의 두께로 형성하고 1000Å(±10%)정도의 두께로 금속층을 형성하여 상부 전극층을 형성하여 커패시터를 완성하게 된다.
상기의 SiOx막(33b)은 수소가 탈착되면 10-6torr 이하의 산소 분압하에 산소가 수소를 치환하여 단일막 형태로 생성되는 것이다. 이와 같이 생성된 SiOx막(33b)은 후속되는 공정 즉, 고,강유전막 증착 및 결정화 공정에서 요구되는 온도까지 안정하다.
상기와 같은 본 발명에 따른 반도체 소자의 커패시터 제조 방법은 다결정 실리콘 또는 비정질 실리콘 등의 형성한 플러그층(32)의 표면을 HF 처리하여 상기 플러그층(32)의 표면에 Si-H 본딩층(33a)을 형성하여 수소 원자로 마감시켜 저온의 진공 분위기에서는 산화 방지막으로 이용하고 금속을 증착하는 공정 온도에서는 Si-H 본딩층(33a)이 파괴되어 H 보다 Si와 결합 친화력이 큰 O가 H를 대신하여 단층 또는 이중층의 SiOx막(33b)을 형성하는 것이다.
이 막은 이후 산화 분위기에서 급격하게 진행되는 산화 반응을 억제하는 역할을 하게된다.
또한, 고,강전막을 결정시키거나 평탄화를 위한 글래스 리플로우(Glass Reflow)등에서 요구되는 750℃ 이상의 온도로 열처리를 하면 계면의 SiOx막(33b)은 파괴되어 다결정 실리콘등으로 이루어진 플러그층(32)과 금속간에 도통을 보장해준다.
상기와 같은 본 발명의 SiOx막(33b)은 자연산화막에서 발생하는 두께 조절의 문제,전기적 도통의 문제가 없다.
도 3a는 플러그층을 형성하고 300℃의 온도에서 직접 Ru를 증착하고 650℃의 온도에서 30분간 열처리한후의 XRD 패턴을 나타낸 것이고, 도 3b는 플러그층을 형성하고 600℃까지 가열하여 수소를 탈착시킨후 300℃(±10%)에서 Ru를 증착하고 650℃,30분간 열처리한후의 XRD 패턴을 나타낸 그래프이다. 여기서, XRD(X-Ray Diffraction)패턴이란 계면 반응에 의하여 생긴 새로운 결정상과 하부 전극 금 속의 방향성을 조사하기 위한 것으로, 도 3a와 도 3b의 X축은 X-Ray의 입사각(2θ)을 나타내며,Y축은 X-Ray의 회절 강도(Diffraction Intensity)를 나타낸다.
도 3a의 30.7도 부근에서는 실리사이드의 존재가 나타나고 있으나 도 3b에서는 보이지 않고 42.2도 부근의 (002) 결정이 잘 발달되는 특징으로 보여 주고 있다. 이와 같이 도 3b에서 나타난 42.2도 부근의 (002)결정은 후속되는 공정에서의 고유전막의 결정 성장에도 좋은 영향을 미치게 된다.
다결정 콘택 플러그층과 커패시터의 하부 전극의 계면에서 발생하는 콘택 불량의 문제를 그 계면에 SiOx막을 게재(揭載)하여 해결한 본발명의 반도체 소자의 커패시터의 제조 방법은 한층 또는 복수층의 산화 및 반응 방지막(Barrier Metal)을 사용하는 기술에 비해 공정 단가를 감소시키고, 공정을 단순화하는 효과가 있다.
또한, 계면에서의 원소들의 상호 확산을 완전히 제어할 수 있어 소자의 신뢰성을 높이고 공정 마진을 높이는 효과가 있다. 즉, 공정 및 전극 구조를 단순화하고 커패시턴스를 효율적으로 향상시키는 효과가 있다.
Claims (14)
- 트랜지스터가 구비된 반도체 기판을 준비하는 단계,상기 트랜지스터의 불순물 영역과 전기적으로 연결되는 플러그를 형성하는 단계,상기 플러그의 표면에 Si-H 본딩층을 형성하는 단계,상기 Si-H 본딩층의 H이온을 탈착시켜 SiOx막을 형성하는 단계,상기 플러그위에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 1 항에 있어서, 상기 Si-H 본딩층을 형성하는 단계는 HF 수용액에 담궈 형성하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 1 항에 있어서, 상기 SiOx막을 형성하는 단계는 압력을 10-6torr 이하,온도를 420℃∼600℃하에서 열처리하여 Si-H본딩층의 H이온을 탈착시켜 형성하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 1 항에 있어서, 열처리 공정을 추가하여 상기 SiOx막을 파괴하는 것에 의해 상기 플러그와 전극을 전기적으로 연결시키는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 4 항에 있어서, 상기 열처리 공정을 750℃이상으로 진행하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 트랜지스터가 구비된 반도체 기판위에 절연층을 형성하는 공정,상기 트랜지스터의 불순물 영역이 노출되도록 상기 절연층을 선택적으로 제거하여 콘택홀을 형성하는 공정,상기 콘택홀내에 플러그층을 형성하는 공정,상기 플러그층 표면에 Si-H 본딩층을 형성하는 공정,상기 Si-H본딩층의 H이온을 탈착시켜 SiOx막을 형성하는 공정,상기 플러그위에 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 6 항에 있어서, 상기 플러그는 실리콘층을 콘택홀을 포함한 절연층위에 형성한 후 에치백하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 7 항에 있어서, 상기 실리콘층은 다결정 실리콘 혹은 비정질 실리콘중의 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 6 항에 있어서, 상기 절연층은 BPSG 또는 TEOS중의 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 6 항에 있어서, 상기 Si-H본딩층을 형성하는 공정은 HF 수용액에 담궈 형성하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 6 항에 있어서, 상기 SiOx막을 형성하는 공정은 압력 10-6torr이하,온도 420℃∼600℃하에서 열처리하여 Si-H본딩층의 H이온을 탈착시켜 형성하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 6 항에 있어서, 열처리 공정을 추가하여 상기 SiOx막을 파괴하는 것에 의해 상기 플러그와 전극을 전기적으로 연결시키는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 12 항에 있어서, 상기 열처리 공정을 750℃이상으로 진행하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 12 항에 있어서, 상기 열처리 공정은 후속되는 유전체층의 결정화 공정 혹은 평탄화를 위한 글래스 리플로우 공정시 행하는 열처리 공정인 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
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