JPH1154729A - 半導体素子のコンデンサの製造方法 - Google Patents
半導体素子のコンデンサの製造方法Info
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- JPH1154729A JPH1154729A JP10031679A JP3167998A JPH1154729A JP H1154729 A JPH1154729 A JP H1154729A JP 10031679 A JP10031679 A JP 10031679A JP 3167998 A JP3167998 A JP 3167998A JP H1154729 A JPH1154729 A JP H1154729A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 工程を単純化しキャパシタンスを効率よく増
大させるのに適した半導体素子のコンデンサの製造方法
を提供する。 【解決手段】 トランジスタを備えた半導体基板２１を
用意する工程と、前記トランジスタの不純物領域２７と
電気的に連結されるプラグ層３２を形成する工程と、前
記プラグ層３２の表面にＳｉ−Ｈボンディング層３３ａ
を形成する工程と、前記Ｓｉ−Ｈボンディング層３３ａ
のＨイオンを脱着させてＳｉＯｘ膜３３ｂを形成する工
程と、前記プラグ層３２上に下部電極３４を形成する工
程と、を備えることを特徴とする半導体素子のコンデン
サの製造方法。
大させるのに適した半導体素子のコンデンサの製造方法
を提供する。 【解決手段】 トランジスタを備えた半導体基板２１を
用意する工程と、前記トランジスタの不純物領域２７と
電気的に連結されるプラグ層３２を形成する工程と、前
記プラグ層３２の表面にＳｉ−Ｈボンディング層３３ａ
を形成する工程と、前記Ｓｉ−Ｈボンディング層３３ａ
のＨイオンを脱着させてＳｉＯｘ膜３３ｂを形成する工
程と、前記プラグ層３２上に下部電極３４を形成する工
程と、を備えることを特徴とする半導体素子のコンデン
サの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関
し、特に工程を単純化しキャパシタンスを効率よく増大
させるのに適した半導体素子のコンデンサの製造方法に
関する。
し、特に工程を単純化しキャパシタンスを効率よく増大
させるのに適した半導体素子のコンデンサの製造方法に
関する。
【０００２】
【従来の技術】半導体製造技術の発展に伴い、電子回路
は微細化され且つその集積度が増大している。例えば、
１６ＭＤＲＡＭ(Dynamic Random Access Memory)と６４
ＭＤＲＡＭとの量産が進行しており、それ以上の集積度
を有するデバイスの開発が行われている。ＤＲＡＭ素子
の集積度が増加するに従って、セルの容量領域は急激に
減少するようになる。このため、ＤＲＡＭの集積度を向
上させるための主な問題は、減少した領域であっても同
一のキャパシタンスが得られるコンデンサの製造技術で
ある。
は微細化され且つその集積度が増大している。例えば、
１６ＭＤＲＡＭ(Dynamic Random Access Memory)と６４
ＭＤＲＡＭとの量産が進行しており、それ以上の集積度
を有するデバイスの開発が行われている。ＤＲＡＭ素子
の集積度が増加するに従って、セルの容量領域は急激に
減少するようになる。このため、ＤＲＡＭの集積度を向
上させるための主な問題は、減少した領域であっても同
一のキャパシタンスが得られるコンデンサの製造技術で
ある。
【０００３】以下、添付図面に基づき従来の半導体素子
のコンデンサの製造技術を詳細に説明する。図１は従来
のコンデンサのの構造を示す断面図である。
のコンデンサの製造技術を詳細に説明する。図１は従来
のコンデンサのの構造を示す断面図である。
【０００４】従来のコンデンサの製造方法に用いられる
高誘電膜物質として、現在盛んに研究されている物質
は、ＢａＳｒＴｉＯ3 （ＢＳＴ）、ＢａＴｉＯ3 、Ｓｒ
ＴｉＯ 3 、ＰｂＺｒＴｉＯ3 （ＰＺＴ）、ＰｂＺｒＯ3
などである。
高誘電膜物質として、現在盛んに研究されている物質
は、ＢａＳｒＴｉＯ3 （ＢＳＴ）、ＢａＴｉＯ3 、Ｓｒ
ＴｉＯ 3 、ＰｂＺｒＴｉＯ3 （ＰＺＴ）、ＰｂＺｒＯ3
などである。
【０００５】この種の高誘電物質を使用したコンデンサ
の構造は以下の通りである。まず、半導体基板１上に形
成されるウェル領域２と、ウェル領域２の素子隔離領域
に形成される素子隔離層３と、前記素子隔離層３により
隔離される活性領域のチャネル領域上に形成されるゲー
ト電極５ａ、５ｂ、５ｃ層と、ゲート電極５ａ、５ｂ、
５ｃをマスクとした不純物イオン注入工程によって形成
される不純物拡散領域（ソース／ドレインとして用いら
れる）４と、前記ゲート電極５ａ、５ｂ、５ｃの形成さ
れた半導体基板１の全面に複数個のコンタクトホールを
有して形成される第１層間絶縁層６と、前記第１層間絶
縁層６のコンタクトホールを介してゲート電極５ａ、５
ｂ、５ｃの一側（図１の左側）の不純物拡散領域４にコ
ンタクトされるポリシリコンプラグ層７ａと前記ポリシ
リコンプラグ層７ａ上に形成されるシリサイド層７ｂと
からなるビットライン７と、前記ビットライン７を含む
第１層間絶縁層６の全面に形成される第２層間絶縁層８
と、前記第１及び第２層間絶縁層６、８のコンタクトホ
ールを介して前記ゲート電極５ａ、５ｂ、５ｃの他側
（図１の右側）の不純物拡散領域４にコンタクトされる
ポリシリコンプラグ層９ａと前記ポリシリコンプラグ層
９ａ上に順次に積層されて形成されるバリヤー層９ｂと
金属電極層９ｃとからなるコンデンサの下部電極層９と
を含んで構成される。
の構造は以下の通りである。まず、半導体基板１上に形
成されるウェル領域２と、ウェル領域２の素子隔離領域
に形成される素子隔離層３と、前記素子隔離層３により
隔離される活性領域のチャネル領域上に形成されるゲー
ト電極５ａ、５ｂ、５ｃ層と、ゲート電極５ａ、５ｂ、
５ｃをマスクとした不純物イオン注入工程によって形成
される不純物拡散領域（ソース／ドレインとして用いら
れる）４と、前記ゲート電極５ａ、５ｂ、５ｃの形成さ
れた半導体基板１の全面に複数個のコンタクトホールを
有して形成される第１層間絶縁層６と、前記第１層間絶
縁層６のコンタクトホールを介してゲート電極５ａ、５
ｂ、５ｃの一側（図１の左側）の不純物拡散領域４にコ
ンタクトされるポリシリコンプラグ層７ａと前記ポリシ
リコンプラグ層７ａ上に形成されるシリサイド層７ｂと
からなるビットライン７と、前記ビットライン７を含む
第１層間絶縁層６の全面に形成される第２層間絶縁層８
と、前記第１及び第２層間絶縁層６、８のコンタクトホ
ールを介して前記ゲート電極５ａ、５ｂ、５ｃの他側
（図１の右側）の不純物拡散領域４にコンタクトされる
ポリシリコンプラグ層９ａと前記ポリシリコンプラグ層
９ａ上に順次に積層されて形成されるバリヤー層９ｂと
金属電極層９ｃとからなるコンデンサの下部電極層９と
を含んで構成される。
【０００６】かかる構造を有する従来の半導体素子のコ
ンデンサにおいてはキャパシタンスを高めるために高誘
電膜を使用するが、高誘電膜物質をコンデンサの誘電体
として使用する場合には、以下のような制約を受ける。
ンデンサにおいてはキャパシタンスを高めるために高誘
電膜を使用するが、高誘電膜物質をコンデンサの誘電体
として使用する場合には、以下のような制約を受ける。
【０００７】一つ、ポリシリコン層をコンデンサの電極
として使用する場合に、ポリシリコン電極と高誘電体膜
との間の境界面にシリコン酸化膜が形成されるため、素
子の特性が低下してしまう。
として使用する場合に、ポリシリコン電極と高誘電体膜
との間の境界面にシリコン酸化膜が形成されるため、素
子の特性が低下してしまう。
【０００８】二つ、高誘電体膜の蒸着温度が６００〜７
００℃と高温であることから、電極物質として高融点温
度と耐酸化性とを有する材料を使用しなければならない
ため、電極材料の選択に制約を受ける。すなわち、白金
（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、酸
化ルテニウム（ＲｕＯ）、酸化イリジウム（ＩｒＯ2）
などの酸化しない金属或いは酸化物を電極に使用する。
従って、高誘電体物質をコンデンサの誘電物質として使
用するには、電極構造の改善及びそれに伴う工程の開発
を行わなければならない。
００℃と高温であることから、電極物質として高融点温
度と耐酸化性とを有する材料を使用しなければならない
ため、電極材料の選択に制約を受ける。すなわち、白金
（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、酸
化ルテニウム（ＲｕＯ）、酸化イリジウム（ＩｒＯ2）
などの酸化しない金属或いは酸化物を電極に使用する。
従って、高誘電体物質をコンデンサの誘電物質として使
用するには、電極構造の改善及びそれに伴う工程の開発
を行わなければならない。
【０００９】
【発明が解決しようとする課題】従来の一般的な電極構
造は、コンデンサの下部電極と半導体基板の不純物領域
とを連結する連結層の構成が以下の通りである。多結晶
シリコンを使用してコンタクトプラグ層を形成し、その
コンタクトプラグ層上に酸化されず且つ伝導性が良好で
ある金属電極としてＰｔを使用する。このとき、コンタ
クトプラグ層と金属導体（コンデンサの下部電極）とが
接触する界面が存在するため、金属を蒸着する通常の温
度範囲でも相当量のシリサイド核が金属とシリコンとの
反応により生成される。さらに、蒸着後に不可避な熱処
理工程（コンデンサ誘電膜の蒸着、配線用の絶縁膜の蒸
着など）に起因して容易にシリサイド化反応が生じる。
このシリサイド化反応は下部電極の嵩を変化させるた
め、空洞、ひび割れ、及び応力を発生させるようにな
る。又、生成されたシリサイドは酸化しやすいという特
性を有しているため、金属（下部電極）全体が剥離する
等の問題を引き起こすようになる。
造は、コンデンサの下部電極と半導体基板の不純物領域
とを連結する連結層の構成が以下の通りである。多結晶
シリコンを使用してコンタクトプラグ層を形成し、その
コンタクトプラグ層上に酸化されず且つ伝導性が良好で
ある金属電極としてＰｔを使用する。このとき、コンタ
クトプラグ層と金属導体（コンデンサの下部電極）とが
接触する界面が存在するため、金属を蒸着する通常の温
度範囲でも相当量のシリサイド核が金属とシリコンとの
反応により生成される。さらに、蒸着後に不可避な熱処
理工程（コンデンサ誘電膜の蒸着、配線用の絶縁膜の蒸
着など）に起因して容易にシリサイド化反応が生じる。
このシリサイド化反応は下部電極の嵩を変化させるた
め、空洞、ひび割れ、及び応力を発生させるようにな
る。又、生成されたシリサイドは酸化しやすいという特
性を有しているため、金属（下部電極）全体が剥離する
等の問題を引き起こすようになる。
【００１０】このような問題を解決するために、一層或
いは多数層の酸化及び反応防止膜(バリヤーメタル層)を
使用している。しかしながら、このバリヤーメタル層を
設けることにより、製造コストを増大し、製造工程を複
雑化するばかりか、界面における元素の相互拡散を完全
に制御することができない。
いは多数層の酸化及び反応防止膜(バリヤーメタル層)を
使用している。しかしながら、このバリヤーメタル層を
設けることにより、製造コストを増大し、製造工程を複
雑化するばかりか、界面における元素の相互拡散を完全
に制御することができない。
【００１１】本発明は、上記の問題点を解決するために
なされたものであり、工程及び電極構造を単純化し、キ
ャパシタンスを効率よく増大させるのに適した半導体素
子のコンデンサの製造方法を提供することを目的とす
る。
なされたものであり、工程及び電極構造を単純化し、キ
ャパシタンスを効率よく増大させるのに適した半導体素
子のコンデンサの製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】電極構造を単純化しキャ
パシタンスを増大させることにより、量産体制に効率よ
く適用可能にした本発明の請求項１は、トランジスタを
備えた半導体基板を用意する工程と、前記トランジスタ
の不純物領域と電気的に連結されるプラグを形成する工
程と、前記プラグの表面にＳｉ−Ｈボンディング層を形
成する工程と、前記Ｓｉ−Ｈボンディング層のＨイオン
を脱着させることによりＳｉＯｘ膜を形成する工程と、
前記プラグ上に電極を形成する工程と、を備えることを
特徴とする。
パシタンスを増大させることにより、量産体制に効率よ
く適用可能にした本発明の請求項１は、トランジスタを
備えた半導体基板を用意する工程と、前記トランジスタ
の不純物領域と電気的に連結されるプラグを形成する工
程と、前記プラグの表面にＳｉ−Ｈボンディング層を形
成する工程と、前記Ｓｉ−Ｈボンディング層のＨイオン
を脱着させることによりＳｉＯｘ膜を形成する工程と、
前記プラグ上に電極を形成する工程と、を備えることを
特徴とする。
【００１３】請求項２の発明は、前記Ｓｉ−Ｈボンディ
ング層を形成する工程は、Ｓｉ原子のダングリング・ボ
ンドを有するウェハをＨＦ水溶液に浸漬させる工程を含
む。請求項３の発明は、前記ＳｉＯｘ膜を形成する工程
は、１０-6Ｔｏｒｒ以下の圧力、４２０〜６００℃の温
度下で熱処理してＳｉ−Ｈボンディング層のＨイオンを
脱着させる工程を含む。
ング層を形成する工程は、Ｓｉ原子のダングリング・ボ
ンドを有するウェハをＨＦ水溶液に浸漬させる工程を含
む。請求項３の発明は、前記ＳｉＯｘ膜を形成する工程
は、１０-6Ｔｏｒｒ以下の圧力、４２０〜６００℃の温
度下で熱処理してＳｉ−Ｈボンディング層のＨイオンを
脱着させる工程を含む。
【００１４】請求項４の発明は、前記ＳｉＯｘ膜を破壊
することにより、前記プラグと電極とを電気的に接続す
るための熱処理工程を更に備える。請求項５の発明は、
前記熱処理工程を７５０℃以上で行う。
することにより、前記プラグと電極とを電気的に接続す
るための熱処理工程を更に備える。請求項５の発明は、
前記熱処理工程を７５０℃以上で行う。
【００１５】請求項６の発明は、トランジスタを備えた
半導体基板上に絶縁層を形成する工程と、前記トランジ
スタの不純物領域が露出されるように前記絶縁層を選択
的に除去してコンタクトホールを形成する工程と、前記
コンタクトホール内にプラグ層を形成する工程と、前記
プラグの表面にＳｉ−Ｈボンディング層を形成する工程
と、前記Ｓｉ−Ｈボンディング層のＨイオンを脱着させ
ることによりＳｉＯｘ膜を形成する工程と、前記プラグ
上に電極を形成する工程とを備える。
半導体基板上に絶縁層を形成する工程と、前記トランジ
スタの不純物領域が露出されるように前記絶縁層を選択
的に除去してコンタクトホールを形成する工程と、前記
コンタクトホール内にプラグ層を形成する工程と、前記
プラグの表面にＳｉ−Ｈボンディング層を形成する工程
と、前記Ｓｉ−Ｈボンディング層のＨイオンを脱着させ
ることによりＳｉＯｘ膜を形成する工程と、前記プラグ
上に電極を形成する工程とを備える。
【００１６】
【発明の実施の形態】以下、添付図面に基づき本発明の
半導体素子のコンデンサの製造方法を詳細に説明する。
半導体素子のコンデンサの製造方法を詳細に説明する。
【００１７】図２（ａ）〜図４（ｃ）は本発明の一実施
形態のコンデンサの形成方法を示す断面図であり、図５
（ａ）、図５（ｂ）は本発明の同コンデンサのＸＲＤ(X
-RayDiffraction)パターンを示すグラフである。
形態のコンデンサの形成方法を示す断面図であり、図５
（ａ）、図５（ｂ）は本発明の同コンデンサのＸＲＤ(X
-RayDiffraction)パターンを示すグラフである。
【００１８】本発明は、高誘電膜を有するコンデンサの
複雑な電極構造を単純化し、かつそのキャパシタンスを
改善するためのものであり、セルトランジスタのソース
／ドレインに電気的に連結される多結晶シリコンプラグ
とコンデンサの下部電極との間に設けられる拡散防止膜
又は多結晶シリコンの酸化防止膜として機能する別途の
膜を使用することなく、高誘電膜を有するコンデンサを
具現する技術である。
複雑な電極構造を単純化し、かつそのキャパシタンスを
改善するためのものであり、セルトランジスタのソース
／ドレインに電気的に連結される多結晶シリコンプラグ
とコンデンサの下部電極との間に設けられる拡散防止膜
又は多結晶シリコンの酸化防止膜として機能する別途の
膜を使用することなく、高誘電膜を有するコンデンサを
具現する技術である。
【００１９】半導体素子のコンデンサの製造工程は、ま
ず、図２（ａ）に示すように、ウェルの形成された半導
体基板２１の素子隔離領域に選択的に素子隔離膜２３を
形成する。次いで、電気炉で熱酸化工程を進行すること
により、半導体基板２１の表面にゲート絶縁膜２２を８
０Å（±１０％）程度の厚さに形成する。そして、ＬＰ
ＣＶＤ(Low Pressure Chemical Vapour Depositon)法に
てポリシリコン層或いは非晶質シリコン層を２０００Å
（±１０％）の厚さにゲート絶縁膜２２上に成長させ、
前記ポリシリコン層或いは非晶質シリコン層上にＬＰＣ
ＶＤ法にて１５００Å（±１０％）程度の厚みを有する
酸化膜を蒸着する。次いで、写真食刻法にて前記酸化膜
とポリシリコン層（又は非晶質シリコン層）とを選択的
に食刻することにより、ゲート電極２４及びキャップ酸
化膜２５層を形成する。そして、前記ゲート電極２４を
マスクとして低濃度の不純物拡散領域を形成するべくｐ
イオンを２．４×１０13／ｃｍ2、４０ＫｅＶ（±１０
％）の条件でイオン注入し、ゲート電極２４の形成され
た半導体基板２１の全面に不純物のドープされない酸化
膜層を形成し、ＲＩＥ(Reactive Ion Etching)工程で異
方性食刻することにより、前記パターニングされたゲー
ト電極２４の側面にゲート側壁２６を形成する。
ず、図２（ａ）に示すように、ウェルの形成された半導
体基板２１の素子隔離領域に選択的に素子隔離膜２３を
形成する。次いで、電気炉で熱酸化工程を進行すること
により、半導体基板２１の表面にゲート絶縁膜２２を８
０Å（±１０％）程度の厚さに形成する。そして、ＬＰ
ＣＶＤ(Low Pressure Chemical Vapour Depositon)法に
てポリシリコン層或いは非晶質シリコン層を２０００Å
（±１０％）の厚さにゲート絶縁膜２２上に成長させ、
前記ポリシリコン層或いは非晶質シリコン層上にＬＰＣ
ＶＤ法にて１５００Å（±１０％）程度の厚みを有する
酸化膜を蒸着する。次いで、写真食刻法にて前記酸化膜
とポリシリコン層（又は非晶質シリコン層）とを選択的
に食刻することにより、ゲート電極２４及びキャップ酸
化膜２５層を形成する。そして、前記ゲート電極２４を
マスクとして低濃度の不純物拡散領域を形成するべくｐ
イオンを２．４×１０13／ｃｍ2、４０ＫｅＶ（±１０
％）の条件でイオン注入し、ゲート電極２４の形成され
た半導体基板２１の全面に不純物のドープされない酸化
膜層を形成し、ＲＩＥ(Reactive Ion Etching)工程で異
方性食刻することにより、前記パターニングされたゲー
ト電極２４の側面にゲート側壁２６を形成する。
【００２０】次いで、前記ゲート側壁２６が形成された
ゲート電極２４をマスクに用いてＡｓ+イオンを５×１
０15／ｃｍ2、４０ＫｅＶ（±１０％）の条件でイオン
注入して高濃度の不純物拡散領域を形成する。そして、
８５０℃、３０ｍｉｎ（±１０％）の条件で熱処理して
ＬＤＤ(Lightly Doped Drain)構造のソース／ドレイン
領域２７を形成する。
ゲート電極２４をマスクに用いてＡｓ+イオンを５×１
０15／ｃｍ2、４０ＫｅＶ（±１０％）の条件でイオン
注入して高濃度の不純物拡散領域を形成する。そして、
８５０℃、３０ｍｉｎ（±１０％）の条件で熱処理して
ＬＤＤ(Lightly Doped Drain)構造のソース／ドレイン
領域２７を形成する。
【００２１】そして、図２（ｂ）に示すように、セルト
ランジスタの形成された半導体基板２１の全面に、４０
００Å（±１０％）程度の厚みを有する第１層間絶縁層
２８を形成する。このとき、前記第１層間絶縁層２８は
平坦化特性に優れたＢＰＳＧ(Boron Phosphorus Silica
te Glass)又はＴＥＯＳ(TetraEthylOrthoSilicate)等の
物質を使用して形成する。
ランジスタの形成された半導体基板２１の全面に、４０
００Å（±１０％）程度の厚みを有する第１層間絶縁層
２８を形成する。このとき、前記第１層間絶縁層２８は
平坦化特性に優れたＢＰＳＧ(Boron Phosphorus Silica
te Glass)又はＴＥＯＳ(TetraEthylOrthoSilicate)等の
物質を使用して形成する。
【００２２】次に、図２（ｃ）に示すように、前記第１
層間絶縁層２８上にフォトレジスト層（図示せず）を形
成し選択的にパターニングする。そして、前記パターニ
ングされたフォトレジスト層をマスクとして前記第１層
間絶縁層２８を選択的に除去することによりコンタクト
ホール２９を形成する。前記コンタクトホール２９の形
成工程は、ＲＩＥ方式でＣＨＦ3又はＣＦ4ガスのプラズ
マを用いて前記第１層間絶縁層２８を選択的に食刻して
半導体基板２１の表面が露出されるようにする。
層間絶縁層２８上にフォトレジスト層（図示せず）を形
成し選択的にパターニングする。そして、前記パターニ
ングされたフォトレジスト層をマスクとして前記第１層
間絶縁層２８を選択的に除去することによりコンタクト
ホール２９を形成する。前記コンタクトホール２９の形
成工程は、ＲＩＥ方式でＣＨＦ3又はＣＦ4ガスのプラズ
マを用いて前記第１層間絶縁層２８を選択的に食刻して
半導体基板２１の表面が露出されるようにする。
【００２３】次いで、図３（ａ）に示すように、前記コ
ンタクトホール２９を含む全面にＬＰＣＶＤ工程で多結
晶シリコン或いは非晶質シリコンを２０００Å（±１０
％）程度の厚さに蒸着する。次いで、前記多結晶シリコ
ン或いは非晶質シリコン層上にＣＶＤ法にてタングステ
ン（Ｗ）などの高融点金属を用いた金属シリサイドを１
０００Å（±１０％）程度の厚さに蒸着する。このと
き、前記多結晶シリコン或いは非晶質シリコン層はセル
トランジスタの一側（図４（ａ）の左側）の不純物拡散
領域にコンタクトされる。そして、フォトリソグラフィ
工程で前記金属シリサイド層及び非晶質シリコン（又は
多結晶シリコン層）を選択的に食刻することにより、ビ
ットライン３０ａ、３０ｂを形成する。
ンタクトホール２９を含む全面にＬＰＣＶＤ工程で多結
晶シリコン或いは非晶質シリコンを２０００Å（±１０
％）程度の厚さに蒸着する。次いで、前記多結晶シリコ
ン或いは非晶質シリコン層上にＣＶＤ法にてタングステ
ン（Ｗ）などの高融点金属を用いた金属シリサイドを１
０００Å（±１０％）程度の厚さに蒸着する。このと
き、前記多結晶シリコン或いは非晶質シリコン層はセル
トランジスタの一側（図４（ａ）の左側）の不純物拡散
領域にコンタクトされる。そして、フォトリソグラフィ
工程で前記金属シリサイド層及び非晶質シリコン（又は
多結晶シリコン層）を選択的に食刻することにより、ビ
ットライン３０ａ、３０ｂを形成する。
【００２４】次いで、図３（ｂ）に示すように、前記ビ
ットライン３０ａ、３０ｂを含む全面にＴＥＯＳ又はＢ
ＰＳＧ等の物質を６０００Å（±１０％）程度の厚さに
蒸着して第２層間絶縁層３１を形成する。
ットライン３０ａ、３０ｂを含む全面にＴＥＯＳ又はＢ
ＰＳＧ等の物質を６０００Å（±１０％）程度の厚さに
蒸着して第２層間絶縁層３１を形成する。
【００２５】そして、図３（ｃ）に示すように、前記セ
ルトランジスタの他側（図４（ｆ）の右側）の不純物拡
散領域上の第１層間絶縁層２８及び第２層間絶縁層３１
を選択的に除去することにより、ストレージノードコン
タクトホールを形成する。このとき、前記ストレージノ
ードコンタクトホールを形成するための第１及び第２層
間絶縁層２８、３１の食刻工程は、ＲＩＥ工程でＣＨＦ
3又はＣＦ4ガスのプラズマを用いて行う。次いで、前記
ストレージノードコンタクトホールを含む全面にＬＰＣ
ＶＤ法にて多結晶シリコン或いは非晶質シリコンからな
るシリコン層３５を１５００Å（±１０％）程度の厚さ
に蒸着する。
ルトランジスタの他側（図４（ｆ）の右側）の不純物拡
散領域上の第１層間絶縁層２８及び第２層間絶縁層３１
を選択的に除去することにより、ストレージノードコン
タクトホールを形成する。このとき、前記ストレージノ
ードコンタクトホールを形成するための第１及び第２層
間絶縁層２８、３１の食刻工程は、ＲＩＥ工程でＣＨＦ
3又はＣＦ4ガスのプラズマを用いて行う。次いで、前記
ストレージノードコンタクトホールを含む全面にＬＰＣ
ＶＤ法にて多結晶シリコン或いは非晶質シリコンからな
るシリコン層３５を１５００Å（±１０％）程度の厚さ
に蒸着する。
【００２６】そして、図４（ａ）に示すように、前記多
結晶シリコン層或いは非晶質シリコン層３５をエッチバ
ックすることにより、コンデンサの下部電極用のプラグ
層３２を形成する。前記プラグ層３２の表面のＳｉ原子
のダングリング・ボンド(dangling bond)を水素原子で
形成するためにＨＦ水溶液に浸漬させて、Ｓｉ−Ｈボン
ディング層３３ａをシリコン表面に均一にする。
結晶シリコン層或いは非晶質シリコン層３５をエッチバ
ックすることにより、コンデンサの下部電極用のプラグ
層３２を形成する。前記プラグ層３２の表面のＳｉ原子
のダングリング・ボンド(dangling bond)を水素原子で
形成するためにＨＦ水溶液に浸漬させて、Ｓｉ−Ｈボン
ディング層３３ａをシリコン表面に均一にする。
【００２７】次いで、図４（ｂ）に示すように、金属膜
を蒸着させるための真空チャンバにウェハを入れ、圧力
を１０-6Ｔｏｒｒ以下に維持した後、温度を４２０〜６
００℃に加熱してプラグ層３２の表面の水素を脱着させ
てＳｉＯｘ（酸化珪素）膜３３ｂを形成する。
を蒸着させるための真空チャンバにウェハを入れ、圧力
を１０-6Ｔｏｒｒ以下に維持した後、温度を４２０〜６
００℃に加熱してプラグ層３２の表面の水素を脱着させ
てＳｉＯｘ（酸化珪素）膜３３ｂを形成する。
【００２８】図４（ｃ）に示すように、前記ＳｉＯｘ膜
３３ｂが表面に均一に形成されたプラグ層３２を含む全
面に白金（Ｐｔ）又はルチニウム（Ｒｕ）等の金属膜を
蒸着し、同金属膜を選択的に食刻して容量領域を定義す
るために下部電極層３４を形成する。
３３ｂが表面に均一に形成されたプラグ層３２を含む全
面に白金（Ｐｔ）又はルチニウム（Ｒｕ）等の金属膜を
蒸着し、同金属膜を選択的に食刻して容量領域を定義す
るために下部電極層３４を形成する。
【００２９】次いで、図示されてはいないが、ＭＯＣＶ
Ｄ法或いはスパッタリング工程で高誘電物質（ＢＳＴ、
ＰＺＴ、ＳＢＴなどの）層を５００Å（±１０％）程度
の厚さに形成し、金属層として１０００Å（±１０％）
程度の厚みを有する上部電極層を形成することでコンデ
ンサが完成される。 上記のＳｉＯｘ膜３３ｂは、１０
-6Ｔｏｒｒ以下の酸素分圧下で水素が酸素に置換されて
単一膜状に生成されるものである。このようにして生成
されたＳｉＯｘ膜３３ｂは後続の工程つまり高い強誘電
膜の蒸着及び結晶化工程で要求される温度において安定
する。
Ｄ法或いはスパッタリング工程で高誘電物質（ＢＳＴ、
ＰＺＴ、ＳＢＴなどの）層を５００Å（±１０％）程度
の厚さに形成し、金属層として１０００Å（±１０％）
程度の厚みを有する上部電極層を形成することでコンデ
ンサが完成される。 上記のＳｉＯｘ膜３３ｂは、１０
-6Ｔｏｒｒ以下の酸素分圧下で水素が酸素に置換されて
単一膜状に生成されるものである。このようにして生成
されたＳｉＯｘ膜３３ｂは後続の工程つまり高い強誘電
膜の蒸着及び結晶化工程で要求される温度において安定
する。
【００３０】上記のような本発明の半導体素子のコンデ
ンサの製造方法では、多結晶シリコン或いは非晶質シリ
コン等で形成したプラグ層３２の表面をＨＦ溶液にて処
理して前記プラグ層３２の表面にＳｉ−Ｈボンディング
層３３ａを形成する。そして、水素原子で覆われている
Ｓｉ−Ｈボンディング層３３ａは、低温の真空雰囲気で
は酸化防止膜として利用される。金属を蒸着する温度に
おいて、Ｓｉ−Ｈボンディング層３３ａが破壊されて、
水素（Ｈ）よりも珪素（Ｓｉ）との結合親和力の大きい
酸素（Ｏ）がＳｉ−Ｈボンディング層３３ａ内の水素
（Ｈ）と置き換わることにより、単層或いは二重層のＳ
ｉＯｘ膜３３ｂが形成される。この膜は、以後の酸化雰
囲気で急速に進行する酸化反応を抑制する機能を有する
ようになる。さらに、高い強誘電膜の結晶化工程或いは
平坦化のためのガラスリフロー工程等で要求される７５
０℃以上の温度で熱処理を行うと、界面のＳｉＯｘ膜３
３ｂが破壊される。これにより、多結晶シリコンなどか
らなるプラグ層３２と金属との間に導通が保障される。
従って、上記のようなＳｉＯｘ膜３３ｂは、自然酸化膜
に起因する厚みの調節の問題および電気的な導通の問題
が無い。
ンサの製造方法では、多結晶シリコン或いは非晶質シリ
コン等で形成したプラグ層３２の表面をＨＦ溶液にて処
理して前記プラグ層３２の表面にＳｉ−Ｈボンディング
層３３ａを形成する。そして、水素原子で覆われている
Ｓｉ−Ｈボンディング層３３ａは、低温の真空雰囲気で
は酸化防止膜として利用される。金属を蒸着する温度に
おいて、Ｓｉ−Ｈボンディング層３３ａが破壊されて、
水素（Ｈ）よりも珪素（Ｓｉ）との結合親和力の大きい
酸素（Ｏ）がＳｉ−Ｈボンディング層３３ａ内の水素
（Ｈ）と置き換わることにより、単層或いは二重層のＳ
ｉＯｘ膜３３ｂが形成される。この膜は、以後の酸化雰
囲気で急速に進行する酸化反応を抑制する機能を有する
ようになる。さらに、高い強誘電膜の結晶化工程或いは
平坦化のためのガラスリフロー工程等で要求される７５
０℃以上の温度で熱処理を行うと、界面のＳｉＯｘ膜３
３ｂが破壊される。これにより、多結晶シリコンなどか
らなるプラグ層３２と金属との間に導通が保障される。
従って、上記のようなＳｉＯｘ膜３３ｂは、自然酸化膜
に起因する厚みの調節の問題および電気的な導通の問題
が無い。
【００３１】図５（ａ）は、プラグ層を形成し、３００
℃の温度で直接的にルテニウム（Ｒｕ）を蒸着し、６５
０℃の温度で３０分間熱処理した後のＸＲＤパターンを
示したグラフであり、図５（ｂ）は、プラグ層を形成
し、６００℃まで加熱して水素を脱着させた後、３００
℃（±１０％）でルチニウム（Ｒｕ）を蒸着し、６５０
℃で３０分間熱処理した後のＸＲＤパターンを示したグ
ラフである。
℃の温度で直接的にルテニウム（Ｒｕ）を蒸着し、６５
０℃の温度で３０分間熱処理した後のＸＲＤパターンを
示したグラフであり、図５（ｂ）は、プラグ層を形成
し、６００℃まで加熱して水素を脱着させた後、３００
℃（±１０％）でルチニウム（Ｒｕ）を蒸着し、６５０
℃で３０分間熱処理した後のＸＲＤパターンを示したグ
ラフである。
【００３２】ここで、ＸＲＤパターンとは、界面反応に
よって生じた新たな結晶相と下部電極金属の配向とを調
査するためのものであり、図５（ａ）、図５（ｂ）のＸ
軸はＸ線の入射角（２θ）を示し、Ｙ軸はＸ線の回折強
度を示す。
よって生じた新たな結晶相と下部電極金属の配向とを調
査するためのものであり、図５（ａ）、図５（ｂ）のＸ
軸はＸ線の入射角（２θ）を示し、Ｙ軸はＸ線の回折強
度を示す。
【００３３】図５（ａ）の３０．７度付近ではシリサイ
ド（高誘電膜の結晶成長に悪影響を与える）の存在が表
れているが、図５（ｂ）では表れていない。そして、図
５（ａ）の４２．２度付近にあらわれている（００２）
結晶が、図５（ｂ）でもよく成長していることが表れて
いるため、後続の工程での高誘電膜の結晶成長に良い影
響を及ぼすようになる。
ド（高誘電膜の結晶成長に悪影響を与える）の存在が表
れているが、図５（ｂ）では表れていない。そして、図
５（ａ）の４２．２度付近にあらわれている（００２）
結晶が、図５（ｂ）でもよく成長していることが表れて
いるため、後続の工程での高誘電膜の結晶成長に良い影
響を及ぼすようになる。
【００３４】
【発明の効果】多結晶コンタクトプラグ層とコンデンサ
の電極との界面で生じるコンタクト不良の問題をその界
面にＳｉＯｘ膜を介在して解決した、本発明の半導体素
子のコンデンサの製造方法における請求項１、６に係る
発明によれば、一層或いは多数層の酸化及び反応防止膜
を使用する技術に比べて、製造コストを減少させ、工程
を単純化する効果がある。
の電極との界面で生じるコンタクト不良の問題をその界
面にＳｉＯｘ膜を介在して解決した、本発明の半導体素
子のコンデンサの製造方法における請求項１、６に係る
発明によれば、一層或いは多数層の酸化及び反応防止膜
を使用する技術に比べて、製造コストを減少させ、工程
を単純化する効果がある。
【００３５】請求項２、１０によれば、水溶液を用いて
Ｓｉ−Ｈボンディング層を形成することで層の均一性を
高めることができ、素子の信頼性を高め得るという効果
がある。
Ｓｉ−Ｈボンディング層を形成することで層の均一性を
高めることができ、素子の信頼性を高め得るという効果
がある。
【００３６】請求項３、１１によれば、界面での元素の
相互拡散を完全に制御することができる。請求項４、
５、１２、１３によれば、プラグと電極との間に介在し
たＳｉＯｘ膜が後続の熱処理工程で破壊されるようにし
て、プラグと電極との間の電気的な導通を良好とするこ
とができる。
相互拡散を完全に制御することができる。請求項４、
５、１２、１３によれば、プラグと電極との間に介在し
たＳｉＯｘ膜が後続の熱処理工程で破壊されるようにし
て、プラグと電極との間の電気的な導通を良好とするこ
とができる。
【００３７】請求項７、８によれば、プラグ層の水平高
さを絶縁層の上層部と同一に形成して後続の電極を形成
するためのスパッタリング工程を容易にするという効果
がある。請求項９、１４によれば、絶縁贈の表面を平坦
化させることができる。
さを絶縁層の上層部と同一に形成して後続の電極を形成
するためのスパッタリング工程を容易にするという効果
がある。請求項９、１４によれば、絶縁贈の表面を平坦
化させることができる。
【図１】 従来の技術のコンデンサの構造断面図。
【図２】 本発明の一実施形態に従うコンデンサの製造
方法を示す断面図。
方法を示す断面図。
【図３】 図２に引き続き行われるコンデンサの製造方
法を示す断面図。
法を示す断面図。
【図４】 図３に引き続き行われるコンデンサの製造方
法を示す断面図。
法を示す断面図。
【図５】 コンデンサのＸＲＤパターンを示すグラフ。
２１ 半導体基板 ２２ ゲート
絶縁膜 ２３ 素子隔離膜 ２４ ゲート
電極 ２５ キャップ酸化膜 ２６ ゲート
側壁 ２７ ソース／ドレイン領域 ２８ 第１層
間絶縁層 ２９ コンタクトホール ３０ａ、３０ｂ
ビットライン ３１ 第２層間絶縁層 ３２ プラグ
層 ３３ａ Ｓｉ−Ｈボンディング層 ３３ｂ Ｓｉ
Ｏｘ膜 ３４ 下部電極層 ３５ シリコ
ン層
絶縁膜 ２３ 素子隔離膜 ２４ ゲート
電極 ２５ キャップ酸化膜 ２６ ゲート
側壁 ２７ ソース／ドレイン領域 ２８ 第１層
間絶縁層 ２９ コンタクトホール ３０ａ、３０ｂ
ビットライン ３１ 第２層間絶縁層 ３２ プラグ
層 ３３ａ Ｓｉ−Ｈボンディング層 ３３ｂ Ｓｉ
Ｏｘ膜 ３４ 下部電極層 ３５ シリコ
ン層
Claims (14)
- 【請求項１】 トランジスタを備えた半導体基板を提
供する工程と、 前記トランジスタの不純物領域と電気的に連結されるプ
ラグを形成する工程と、 前記プラグの表面にＳｉ−Ｈボンディング層を形成する
工程と、 前記Ｓｉ−Ｈボンディング層のＨイオンを脱着させてＳ
ｉＯｘ膜を形成する工程と、 前記プラグ上に電極を形成する工程と、を備えることを
特徴とする半導体素子のコンデンサの製造方法。 - 【請求項２】 前記Ｓｉ−Ｈボンディング層を形成す
る工程は、Ｓｉ原子のダングリング・ボンドを有するウ
ェハをＨＦ水溶液に浸漬させる工程を含むことを特徴と
する請求項１記載の半導体素子のコンデンサの製造方
法。 - 【請求項３】 前記ＳｉＯｘ膜を形成する工程は、１
０-6Ｔｏｒｒ以下の圧力、４２０〜６００℃の温度下で
熱処理してＳｉ−Ｈボンディング層のＨイオンを脱着さ
せる工程を含むことを特徴とする請求項１記載の半導体
素子のコンデンサの製造方法。 - 【請求項４】 前記ＳｉＯｘ膜を破壊することによ
り、前記プラグと電極とを電気的に接続するための熱処
理工程を更に備えることを特徴とする請求項１記載の半
導体素子のコンデンサの製造方法。 - 【請求項５】 前記熱処理工程を７５０℃以上で行う
ことを特徴とする請求項４記載の半導体素子のコンデン
サの製造方法。 - 【請求項６】 トランジスタを備えた半導体基板上に
絶縁層を形成する工程と、 前記トランジスタの不純物領域が露出されるように前記
絶縁層を選択的に除去してコンタクトホールを形成する
工程と、 前記コンタクトホール内にプラグ層を形成する工程と、 前記プラグの表面にＳｉ−Ｈボンディング層を形成する
工程と、 前記Ｓｉ−Ｈボンディング層のＨイオンを脱着させるこ
とによりＳｉＯｘ膜を形成する工程と、 前記プラグ上に電極を形成する工程と、を備えることを
特徴とする半導体素子のコンデンサの製造方法。 - 【請求項７】 前記プラグは、シリコン層をコンタク
トホールを含む絶縁層上に形成した後、エッチバックし
て形成されることを特徴とする請求項６記載の半導体素
子のコンデンサの製造方法。 - 【請求項８】 前記シリコン層は、多結晶シリコン及
び非晶質シリコンのうち何れか一方の材料からなること
を特徴とする請求項７記載の半導体素子のコンデンサの
製造方法。 - 【請求項９】 前記絶縁層は、ＢＰＳＧ及びＴＥＯＳ
のうち何れか一方の材料からなることを特徴とする請求
項６記載の半導体素子のコンデンサの製造方法。 - 【請求項１０】 前記Ｓｉ−Ｈボンディング層を形成
する工程は、Ｓｉ原子のダングリング・ボンドを有する
ウェハをＨＦ水溶液に浸漬させる工程を含むことを特徴
とする請求項６記載の半導体素子のコンデンサの製造方
法。 - 【請求項１１】 前記ＳｉＯｘ膜を形成する工程は、
１０-6Ｔｏｒｒ以下の圧力、４２０〜６００℃の温度下
で熱処理してＳｉ−Ｈボンディング層のＨイオンを脱着
させる工程を含むことを特徴とする請求項６記載の半導
体素子のコンデンサの製造方法。 - 【請求項１２】 前記ＳｉＯｘ膜を破壊することによ
り、前記プラグと電極とを電気的に接続させるための熱
処理工程を更に備えることを特徴とする請求項６記載の
半導体素子のコンデンサの製造方法。 - 【請求項１３】 前記熱処理工程を７５０℃以上で行
うことを特徴とする請求項１２記載の半導体素子のコン
デンサの製造方法。 - 【請求項１４】 前記熱処理工程は、後続の誘電体層
の結晶化工程或いは平坦化のためのガラスリフロー工程
時に行われる熱処理工程であることを特徴とする請求項
１２記載の半導体素子のコンデンサの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR35826/1997 | 1997-07-29 | ||
| KR1019970035826A KR100244306B1 (ko) | 1997-07-29 | 1997-07-29 | 반도체 소자의 커패시터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154729A true JPH1154729A (ja) | 1999-02-26 |
| JP2886524B2 JP2886524B2 (ja) | 1999-04-26 |
Family
ID=19516103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10031679A Expired - Fee Related JP2886524B2 (ja) | 1997-07-29 | 1998-02-13 | 半導体素子のコンデンサの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5918123A (ja) |
| JP (1) | JP2886524B2 (ja) |
| KR (1) | KR100244306B1 (ja) |
| DE (1) | DE19824774C2 (ja) |
| TW (1) | TW374944B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008072146A (ja) * | 2007-12-03 | 2008-03-27 | Fuji Electric Holdings Co Ltd | ＳｉＣショットキーダイオードの製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787186B1 (en) * | 1997-12-18 | 2004-09-07 | Advanced Technology Materials, Inc. | Method of controlled chemical vapor deposition of a metal oxide ceramic layer |
| KR100533991B1 (ko) * | 1997-12-27 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체 장치의 고유전체 캐패시터 제조방법 |
| US6075264A (en) | 1999-01-25 | 2000-06-13 | Samsung Electronics Co., Ltd. | Structure of a ferroelectric memory cell and method of fabricating it |
| US6412786B1 (en) * | 1999-11-24 | 2002-07-02 | United Microelectronics Corp. | Die seal ring |
| US6297123B1 (en) * | 2000-11-29 | 2001-10-02 | United Microelectronics Corp. | Method of preventing neck oxidation of a storage node |
| KR100455725B1 (ko) * | 2001-10-08 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| US7858471B2 (en) | 2006-09-13 | 2010-12-28 | Micron Technology, Inc. | Methods of fabricating an access transistor for an integrated circuit device, methods of fabricating periphery transistors and access transistors, and methods of fabricating an access device comprising access transistors in an access circuitry region and peripheral transistors in a peripheral circuitry region spaced from the access circuitry region |
| US8518811B2 (en) * | 2011-04-08 | 2013-08-27 | Infineon Technologies Ag | Schottky diodes having metal gate electrodes and methods of formation thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| JP3197782B2 (ja) * | 1994-04-29 | 2001-08-13 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 半導体集積回路コンデンサおよびその電極構造 |
| JP2689935B2 (ja) * | 1995-02-01 | 1997-12-10 | 日本電気株式会社 | 半導体薄膜形成方法 |
-
1997
- 1997-07-29 KR KR1019970035826A patent/KR100244306B1/ko not_active IP Right Cessation
- 1997-10-24 TW TW086115758A patent/TW374944B/zh not_active IP Right Cessation
- 1997-10-30 US US08/961,265 patent/US5918123A/en not_active Expired - Lifetime
-
1998
- 1998-02-13 JP JP10031679A patent/JP2886524B2/ja not_active Expired - Fee Related
- 1998-06-03 DE DE19824774A patent/DE19824774C2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008072146A (ja) * | 2007-12-03 | 2008-03-27 | Fuji Electric Holdings Co Ltd | ＳｉＣショットキーダイオードの製造方法 |
| JP4645641B2 (ja) * | 2007-12-03 | 2011-03-09 | 富士電機システムズ株式会社 | ＳｉＣショットキーダイオードの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100244306B1 (ko) | 2000-02-01 |
| TW374944B (en) | 1999-11-21 |
| DE19824774C2 (de) | 2002-08-08 |
| DE19824774A1 (de) | 1999-02-25 |
| US5918123A (en) | 1999-06-29 |
| KR19990012435A (ko) | 1999-02-25 |
| JP2886524B2 (ja) | 1999-04-26 |
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