JP2000022105A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ルテニウム系電極とペロブスカイト構造を有
する誘電体の界面に均一組成の遷移層を効率よく形成
し，高誘電率の極薄誘電体膜を使用したキャパシタ構造
を容易かつ低コストで製造可能な，新規かつ改良された
半導体装置の製造方法を提供する。 【解決手段】 複数のルテニウム系導電体電極とペロブ
スカイト構造を有する誘電膜とが積層されている半導体
装置の製造方法において，前記半導体基板に第１の導電
体電極を形成する工程と，前記第１の導電体電極の構成
元素と第１の誘電体膜の構成元素とが混在する第１の領
域を形成する工程と，前記第１の混在領域を非酸化性雰
囲気中で熱処理して遷移層を形成する工程と，前記第１
の導電体電極上に前記第１の誘電体膜を形成する工程と
を有する。
する誘電体の界面に均一組成の遷移層を効率よく形成
し，高誘電率の極薄誘電体膜を使用したキャパシタ構造
を容易かつ低コストで製造可能な，新規かつ改良された
半導体装置の製造方法を提供する。 【解決手段】 複数のルテニウム系導電体電極とペロブ
スカイト構造を有する誘電膜とが積層されている半導体
装置の製造方法において，前記半導体基板に第１の導電
体電極を形成する工程と，前記第１の導電体電極の構成
元素と第１の誘電体膜の構成元素とが混在する第１の領
域を形成する工程と，前記第１の混在領域を非酸化性雰
囲気中で熱処理して遷移層を形成する工程と，前記第１
の導電体電極上に前記第１の誘電体膜を形成する工程と
を有する。
Description
【０００１】
【発明の属する技術分野】この発明は，半導体装置の製
造方法に係り，特に，キャパシタ構造を有するＤＲＡＭ
等の半導体メモリ素子の製造方法に関する。
造方法に係り，特に，キャパシタ構造を有するＤＲＡＭ
等の半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】キャパシタ電極に電荷を蓄積してデータ
の記憶を行う半導体記憶装置として，ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ），フェロエレクトリッ
クランダムアクセスメモリ（ＦＲＡＭ）等が知られてい
る。このような半導体記憶装置においては，近年におけ
る記憶容量の大容量化や素子の高集積化の要請のため，
メモリセルを微細化する研究が進んでいる。
の記憶を行う半導体記憶装置として，ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ），フェロエレクトリッ
クランダムアクセスメモリ（ＦＲＡＭ）等が知られてい
る。このような半導体記憶装置においては，近年におけ
る記憶容量の大容量化や素子の高集積化の要請のため，
メモリセルを微細化する研究が進んでいる。
【０００３】しかしながら，メモリセルを微細化するこ
とによって，キャパシタの面積が縮小しキャパシタ容量
が低減してしまうため，雑音によりデータの呼び出しに
誤動作が生じたり，また，キャパシタ部と電極の間で蓄
積電荷が流出する，いわゆるリーク電流が発生し，デー
タが変化してしまうという問題が生じてしまう。また，
メモリセルの微細化が進んでくると，キャパシタをゲー
ト電極上に単純に形成しただけでは，十分なキャパシタ
容量を確保することが困難になるという問題も発生して
きた。
とによって，キャパシタの面積が縮小しキャパシタ容量
が低減してしまうため，雑音によりデータの呼び出しに
誤動作が生じたり，また，キャパシタ部と電極の間で蓄
積電荷が流出する，いわゆるリーク電流が発生し，デー
タが変化してしまうという問題が生じてしまう。また，
メモリセルの微細化が進んでくると，キャパシタをゲー
ト電極上に単純に形成しただけでは，十分なキャパシタ
容量を確保することが困難になるという問題も発生して
きた。
【０００４】このような問題点を解決する方法として，
キャパシタ絶縁膜に，非金属無機材料のような誘電率の
高い絶縁膜を使用する方法が提案されている。例えば，
チタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）Ｔｉ
０３：以下，ＢＳＴと略す）等のぺロブスカイト型の結
晶構造を有する結晶は，誘電率がＳｉ０２膜やＳｉ３Ｎ
４膜に比べて数十倍と高いことから，上述したＤＲＡＭ
等の半導体メモリのキャパシタ膜としての適用が考えら
れている。
キャパシタ絶縁膜に，非金属無機材料のような誘電率の
高い絶縁膜を使用する方法が提案されている。例えば，
チタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）Ｔｉ
０３：以下，ＢＳＴと略す）等のぺロブスカイト型の結
晶構造を有する結晶は，誘電率がＳｉ０２膜やＳｉ３Ｎ
４膜に比べて数十倍と高いことから，上述したＤＲＡＭ
等の半導体メモリのキャパシタ膜としての適用が考えら
れている。
【０００５】このＢＳＴ膜等の高誘電率膜を適用したＤ
ＲＡＭの一般的な製造方法を図１０に示す。すなわち，
まず図１０（ａ）に示すように，例えばｐ型シリコン基
板１上にイオン注入法によりｎ型拡散層領域２を形成し
た後，例えばＣＶＤ（化学気相成長）法を用いて酸化膜
を堆積し，層間絶縁膜３を形成する。次に，ホトリソグ
ラフィー法とドライエッチング技術により，ｎ型拡散層
２に貫通するコンタクトホールを形成し，続けて，この
コンタクトホール内にリンをドープした多結晶のシリコ
ンプラブ４を形成する。
ＲＡＭの一般的な製造方法を図１０に示す。すなわち，
まず図１０（ａ）に示すように，例えばｐ型シリコン基
板１上にイオン注入法によりｎ型拡散層領域２を形成し
た後，例えばＣＶＤ（化学気相成長）法を用いて酸化膜
を堆積し，層間絶縁膜３を形成する。次に，ホトリソグ
ラフィー法とドライエッチング技術により，ｎ型拡散層
２に貫通するコンタクトホールを形成し，続けて，この
コンタクトホール内にリンをドープした多結晶のシリコ
ンプラブ４を形成する。
【０００６】次いで，図１０（ｂ）に示すように，スパ
ッタ法によりバリアメタル膜（例えば，Ｔｉ，ＴｉＮな
ど）５とのキャパシタ下部電極膜（例えば，Ｒｕなど）
６を順次形成し，通常のホトリソグラフイーとエッチン
グ技術を用いて，バリアメタル５とキャパシタ下部電極
６を形成する。
ッタ法によりバリアメタル膜（例えば，Ｔｉ，ＴｉＮな
ど）５とのキャパシタ下部電極膜（例えば，Ｒｕなど）
６を順次形成し，通常のホトリソグラフイーとエッチン
グ技術を用いて，バリアメタル５とキャパシタ下部電極
６を形成する。
【０００７】次いで，例えばスパッタ法により誘電体膜
（例えば，ＢＳＴ膜など）７を形成した後，スパッタ法
によりキャパシタ上部電極（例えば，Ｒｕなど）８を形
成し，ＤＲＡＭのメモリキャパシタ部が完成する。
（例えば，ＢＳＴ膜など）７を形成した後，スパッタ法
によりキャパシタ上部電極（例えば，Ｒｕなど）８を形
成し，ＤＲＡＭのメモリキャパシタ部が完成する。
【０００８】しかしながら，上記のような一般的な従来
技術の方法で，従来より薄膜化した誘電体膜７を形成す
ると，高誘電率である誘電体膜７の誘電率が減少すると
いう現象が確認されている。この原因として，誘電体膜
７と下部電極６あるいは上部電極８との間の界面の状態
が影響していると考えられている。このような問題を解
決し，良好な界面状態を実現するための方法として，以
下のようなキャパシタ部の製造方法が開示されている。
技術の方法で，従来より薄膜化した誘電体膜７を形成す
ると，高誘電率である誘電体膜７の誘電率が減少すると
いう現象が確認されている。この原因として，誘電体膜
７と下部電極６あるいは上部電極８との間の界面の状態
が影響していると考えられている。このような問題を解
決し，良好な界面状態を実現するための方法として，以
下のようなキャパシタ部の製造方法が開示されている。
【０００９】例えば，特開平９ー８２９１５号公報に
は，高誘電率膜に上部電極膜あるいは下部電極膜を形成
した後に熱処理することにより，良好な界面が形成され
たキャパシタ部の製造方法が開示されている。すなわ
ち，まず図１１（ａ）に示すように，ｐ型の単結晶シリ
コン基板上に，素子分離領域３２を形成し，単結晶シリ
コン基板上に熱酸化膜と多結晶シリコン膜を形成した
後，ゲート電極を形成する。さらに，イオン注入してｎ
型拡散領域３４，３５を形成した後，酸化膜である層間
絶縁膜３６を形成する。次いで，この層間絶縁膜３６に
ｎ型拡散領域に貫通するコンタクトホールを形成し，こ
のコンタクトホール内に多結晶シリコン膜３７を形成し
てリン等の不純物を添加する。さらに，タングステンシ
リサイド膜を堆積し，フォトリソグラフィー法とエッチ
ング技術を用いてビット線を形成する。次に，ＣＶＤ法
を用いて，酸化膜を堆積して，層間絶縁膜３９を形成し
たのち，ヒ素を含有する多結晶シリコン膜４０をコンタ
クトホール内および層間絶縁膜３９上に形成し，この多
結晶シリコン膜４０をコンタクトホール内に埋め込む。
は，高誘電率膜に上部電極膜あるいは下部電極膜を形成
した後に熱処理することにより，良好な界面が形成され
たキャパシタ部の製造方法が開示されている。すなわ
ち，まず図１１（ａ）に示すように，ｐ型の単結晶シリ
コン基板上に，素子分離領域３２を形成し，単結晶シリ
コン基板上に熱酸化膜と多結晶シリコン膜を形成した
後，ゲート電極を形成する。さらに，イオン注入してｎ
型拡散領域３４，３５を形成した後，酸化膜である層間
絶縁膜３６を形成する。次いで，この層間絶縁膜３６に
ｎ型拡散領域に貫通するコンタクトホールを形成し，こ
のコンタクトホール内に多結晶シリコン膜３７を形成し
てリン等の不純物を添加する。さらに，タングステンシ
リサイド膜を堆積し，フォトリソグラフィー法とエッチ
ング技術を用いてビット線を形成する。次に，ＣＶＤ法
を用いて，酸化膜を堆積して，層間絶縁膜３９を形成し
たのち，ヒ素を含有する多結晶シリコン膜４０をコンタ
クトホール内および層間絶縁膜３９上に形成し，この多
結晶シリコン膜４０をコンタクトホール内に埋め込む。
【００１０】次いで，図１１（ｂ）に示すように，ルテ
ニウム膜を堆積した後，キャパシタの下部電極４１を形
成した後，図１１（ｃ）に示すように，非晶質ＢＳＴ膜
４２を形成する。次いで，図１１（ｄ）に示すように，
例えば温度７００℃の酸素雰囲気中で熱処理をおこな
い，ルテニウム膜４１の表面に酸化ルテニウム膜４３を
形成することにより，ルテニウム膜４１とＢＳＴ膜に良
好な界面を形成する。
ニウム膜を堆積した後，キャパシタの下部電極４１を形
成した後，図１１（ｃ）に示すように，非晶質ＢＳＴ膜
４２を形成する。次いで，図１１（ｄ）に示すように，
例えば温度７００℃の酸素雰囲気中で熱処理をおこな
い，ルテニウム膜４１の表面に酸化ルテニウム膜４３を
形成することにより，ルテニウム膜４１とＢＳＴ膜に良
好な界面を形成する。
【００１１】また，例えばＪｐｎ．Ｊ．Ａｐｐｌ．Ｐｈ
ｙｓ．Ｖｏｌ３６（１９９７）には，ぺロブスカイト結
晶構造のＢａＲｕ０３やＳｒＲｕ０３などの酸化物導電
体を電極に用いることによって，電極膜とその上に形成
されるＢＳＴ膜との間に良好な界面の状態を維持する方
法が開示されている。すなわち，Ｐｔなどの金属電極上
にＢＳＴ膜を形成すると電極とＢＳＴ膜の界面上に低誘
電率層が形成して誘電率を低下させてしまうことから，
このような低誘電率層を形成しないぺロブスカイト結晶
構造を有する酸化物電極を採用することを提案してい
る。また，このぺロブスカイト結晶構造を有する酸化物
の格子常数は，同じぺロブスカイト結晶構造を有してい
るＢＳＴ膜の格子常数と非常に近いため，このペロブス
カイト酸化物電極上にＢＳＴ膜を形成した場合に，互い
の結晶格子がより良好な状態で整合することができるの
で，ＢＳＴ膜と電極との間の界面を良好な状態に維持す
ることができる。この結晶格子の整合を良くするため
に，格子のねじれのない単結晶のＢＳＴ膜を使用するこ
とによってさらに良好な界面の状態を得ることができ
る。
ｙｓ．Ｖｏｌ３６（１９９７）には，ぺロブスカイト結
晶構造のＢａＲｕ０３やＳｒＲｕ０３などの酸化物導電
体を電極に用いることによって，電極膜とその上に形成
されるＢＳＴ膜との間に良好な界面の状態を維持する方
法が開示されている。すなわち，Ｐｔなどの金属電極上
にＢＳＴ膜を形成すると電極とＢＳＴ膜の界面上に低誘
電率層が形成して誘電率を低下させてしまうことから，
このような低誘電率層を形成しないぺロブスカイト結晶
構造を有する酸化物電極を採用することを提案してい
る。また，このぺロブスカイト結晶構造を有する酸化物
の格子常数は，同じぺロブスカイト結晶構造を有してい
るＢＳＴ膜の格子常数と非常に近いため，このペロブス
カイト酸化物電極上にＢＳＴ膜を形成した場合に，互い
の結晶格子がより良好な状態で整合することができるの
で，ＢＳＴ膜と電極との間の界面を良好な状態に維持す
ることができる。この結晶格子の整合を良くするため
に，格子のねじれのない単結晶のＢＳＴ膜を使用するこ
とによってさらに良好な界面の状態を得ることができ
る。
【００１２】
【発明が解決しようとする課題】しかしながら，特開平
９−８２９１５号公報に開示された構成では，熱処理に
よる相互拡散のみによってＢＳＴ膜とルテニウム電極の
構成元素を固溶することから，酸素雰囲気中で７００℃
程度の高温で熱処理する必要があるため，ルテニウム電
極やその下に形成されているバリアメタル（例えば，Ｔ
ｉＮなど）も必要以上に酸化されてしまうという問題が
あった。このため，電極の導電率が劣化してしまい，誘
電体の見かけ上の誘電率を減少させてしまうという問題
が生じた。また，ＢＳＴ膜やルテニウム電極の各構成元
素の拡散係数がそれぞれ異なるため，熱処理の相互拡散
だけでは不均一な組成の遷移層が形成されてしまうとい
う問題がある。特に，Ｔｉが多い組成の遷移層領域で
は，低誘電率のチタン酸化物（Ｔｉ０２）を形成してし
まうので，誘電体の見かけ上の誘電率を減少させてしま
うことになる。
９−８２９１５号公報に開示された構成では，熱処理に
よる相互拡散のみによってＢＳＴ膜とルテニウム電極の
構成元素を固溶することから，酸素雰囲気中で７００℃
程度の高温で熱処理する必要があるため，ルテニウム電
極やその下に形成されているバリアメタル（例えば，Ｔ
ｉＮなど）も必要以上に酸化されてしまうという問題が
あった。このため，電極の導電率が劣化してしまい，誘
電体の見かけ上の誘電率を減少させてしまうという問題
が生じた。また，ＢＳＴ膜やルテニウム電極の各構成元
素の拡散係数がそれぞれ異なるため，熱処理の相互拡散
だけでは不均一な組成の遷移層が形成されてしまうとい
う問題がある。特に，Ｔｉが多い組成の遷移層領域で
は，低誘電率のチタン酸化物（Ｔｉ０２）を形成してし
まうので，誘電体の見かけ上の誘電率を減少させてしま
うことになる。
【００１３】また，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．
Ｖｏｌ３６（１９９７）に開示されている構成では，電
極として用いるべロプスカイト結晶構造の導電体材料
（例えばＢａＲｕ０３やＳｒＲｕ０３など）は，ドライ
エッチング技術による加工が非常に困難であるという問
題がある。すなわち，ＢａＲｕ０３やＳｒＲｕ０３など
の電極材料をエッチングすると，融点の高い反応生成物
（すなわち，ＢａやＳｒのハロゲン化合物）が生成して
しまうため，この反応生成物が物質表面から容易に離脱
しないからである。例えば，導電体材料であるＢａＲｕ
０３やＳｒＲｕ０ ３をエッチングすることにより生成す
るＢａＣｌ２やＳｒＣｌ２は，ＢａＣｌ２で９６３℃，
ＳｒＣｌ２で８７５℃と非常に高いものであるため，ド
ライエッチング技術では加工が困難であるという問題が
ある。
Ｖｏｌ３６（１９９７）に開示されている構成では，電
極として用いるべロプスカイト結晶構造の導電体材料
（例えばＢａＲｕ０３やＳｒＲｕ０３など）は，ドライ
エッチング技術による加工が非常に困難であるという問
題がある。すなわち，ＢａＲｕ０３やＳｒＲｕ０３など
の電極材料をエッチングすると，融点の高い反応生成物
（すなわち，ＢａやＳｒのハロゲン化合物）が生成して
しまうため，この反応生成物が物質表面から容易に離脱
しないからである。例えば，導電体材料であるＢａＲｕ
０３やＳｒＲｕ０ ３をエッチングすることにより生成す
るＢａＣｌ２やＳｒＣｌ２は，ＢａＣｌ２で９６３℃，
ＳｒＣｌ２で８７５℃と非常に高いものであるため，ド
ライエッチング技術では加工が困難であるという問題が
ある。
【００１４】本発明は，従来の技術が有する上記のよう
な問題点に鑑みてなされたものであり，本発明の目的
は，ルテニウム系電極とペロブスカイト構造を有する誘
電体の界面に均一組成の遷移層を効率よく形成し，高誘
電率の極薄誘電体膜を使用したキャパシタ構造を容易か
つ低コストで製造可能な，新規かつ改良された半導体装
置の製造方法を提供することである。
な問題点に鑑みてなされたものであり，本発明の目的
は，ルテニウム系電極とペロブスカイト構造を有する誘
電体の界面に均一組成の遷移層を効率よく形成し，高誘
電率の極薄誘電体膜を使用したキャパシタ構造を容易か
つ低コストで製造可能な，新規かつ改良された半導体装
置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】上記問題を解決するため
に，本発明によれば，請求項１に記載の発明のように，
プラチナ，イリジウム，ルテニウムから成る高融点貴金
属群のうち少なくとも１種以上の材料から成る複数の導
電体電極と，非金属無機材料から成る誘電膜，例えばペ
ロブスカイト構造を有する誘電膜とが積層されている半
導体装置の製造方法において，第１の導電体電極を形成
する工程と，前記第１の導電体電極の構成元素と第１の
誘電体膜の構成元素とが混在する第１の領域を形成する
工程と，前記第１の混在領域を熱処理して遷移層を形成
する工程と，前記第１の導電体電極上に前記第１の誘電
体膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法が提供される。
に，本発明によれば，請求項１に記載の発明のように，
プラチナ，イリジウム，ルテニウムから成る高融点貴金
属群のうち少なくとも１種以上の材料から成る複数の導
電体電極と，非金属無機材料から成る誘電膜，例えばペ
ロブスカイト構造を有する誘電膜とが積層されている半
導体装置の製造方法において，第１の導電体電極を形成
する工程と，前記第１の導電体電極の構成元素と第１の
誘電体膜の構成元素とが混在する第１の領域を形成する
工程と，前記第１の混在領域を熱処理して遷移層を形成
する工程と，前記第１の導電体電極上に前記第１の誘電
体膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法が提供される。
【００１６】かかる構成によれば，誘電体膜と下部電極
の間に誘電体膜の構成元素と下部電極の構成元素の混在
領域を有しているので，比較的低温の熱処理の相互拡散
のみによっても良好な遷移層である酸化物層（ＢａＸＳ
ｒＹＲｕＺＴｉＷ０３層）を得ることができる。この結
果，極薄の高誘電膜を使用しても誘電体膜からのリーク
電流が減少し良好な誘電体膜特性が得られる。また，こ
の遷移層は下部電極上に自己整合的に形成されるので，
従来のＳｒＲｕ０３層に相当する下部電極を容易に形成
することができる。したがって，従来方法に比べて，ド
ライエッチングする工程を省略することができるので，
工程が簡略化でき，生産コストや歩留まりが向上する。
の間に誘電体膜の構成元素と下部電極の構成元素の混在
領域を有しているので，比較的低温の熱処理の相互拡散
のみによっても良好な遷移層である酸化物層（ＢａＸＳ
ｒＹＲｕＺＴｉＷ０３層）を得ることができる。この結
果，極薄の高誘電膜を使用しても誘電体膜からのリーク
電流が減少し良好な誘電体膜特性が得られる。また，こ
の遷移層は下部電極上に自己整合的に形成されるので，
従来のＳｒＲｕ０３層に相当する下部電極を容易に形成
することができる。したがって，従来方法に比べて，ド
ライエッチングする工程を省略することができるので，
工程が簡略化でき，生産コストや歩留まりが向上する。
【００１７】また，例えば，請求項２に記載の発明のよ
うに，上記混在領域の形成を，導電体電極が形成された
半導体基板に高周波電圧を印加した状態で，導電体電極
上に誘電体膜を形成すれば，半導体基板に印加する高周
波電圧のパワーに応じて，下部電極に打ち込まれる誘電
体膜の各構成元素のスパッタ量を変化させることができ
るので，上記混在領域の組成を制御することができる。
うに，上記混在領域の形成を，導電体電極が形成された
半導体基板に高周波電圧を印加した状態で，導電体電極
上に誘電体膜を形成すれば，半導体基板に印加する高周
波電圧のパワーに応じて，下部電極に打ち込まれる誘電
体膜の各構成元素のスパッタ量を変化させることができ
るので，上記混在領域の組成を制御することができる。
【００１８】また，例えば，請求項３に記載の発明のよ
うに，上記混在領域の形成をガス組成中の酸素濃度比を
高めた酸化性雰囲気中でおこなえば，上記混在領域中の
酸素含有量を増やすことができるので，十分に酸化した
遷移層を形成することができる。また，例えば，請求項
４記載の発明のように，第１の導電体電極を形成する工
程の後に，第１の導電体電極上に第１の導電体酸化物膜
を形成する工程を含めれば，下部電極の表面に下部電極
（例えば，Ｒｕ）の酸化物である導電性酸化膜（Ｒｕ０
２）を形成することができるので，上記混在領域中の酸
素含有量を増やすことができ，十分に酸化した遷移層を
形成することができる。
うに，上記混在領域の形成をガス組成中の酸素濃度比を
高めた酸化性雰囲気中でおこなえば，上記混在領域中の
酸素含有量を増やすことができるので，十分に酸化した
遷移層を形成することができる。また，例えば，請求項
４記載の発明のように，第１の導電体電極を形成する工
程の後に，第１の導電体電極上に第１の導電体酸化物膜
を形成する工程を含めれば，下部電極の表面に下部電極
（例えば，Ｒｕ）の酸化物である導電性酸化膜（Ｒｕ０
２）を形成することができるので，上記混在領域中の酸
素含有量を増やすことができ，十分に酸化した遷移層を
形成することができる。
【００１９】また，例えば，請求項５記載の発明のよう
に，混在領域の形成を，導電体電極に誘電体の構成元素
をイオン注入する工程であることを含めれば，下部電極
の表面に誘電体膜の構成元素を混入させることができる
ので，半導体基板に高周波電圧を印加する方法と比較し
て，より制御性よく誘電体膜の構成元素を多量に下部電
極の表面に混入することができる。
に，混在領域の形成を，導電体電極に誘電体の構成元素
をイオン注入する工程であることを含めれば，下部電極
の表面に誘電体膜の構成元素を混入させることができる
ので，半導体基板に高周波電圧を印加する方法と比較し
て，より制御性よく誘電体膜の構成元素を多量に下部電
極の表面に混入することができる。
【００２０】さらに，請求項６に記載の発明にように，
前記遷移層を非酸化雰囲気中で熱処理して形成すれば，
下部電極及びバリアメタルの過剰な酸化がされずに，良
好な遷移層である酸化物層（ＢａＸＳｒＹＲｕＺＴｉＷ
０３層）を得ることができる。また，請求項７に記載の
ように，５００℃以下の低温で熱処理する場合には，酸
化雰囲気であっても下部電極が酸化されることなく，良
好な遷移層を形成することができる。
前記遷移層を非酸化雰囲気中で熱処理して形成すれば，
下部電極及びバリアメタルの過剰な酸化がされずに，良
好な遷移層である酸化物層（ＢａＸＳｒＹＲｕＺＴｉＷ
０３層）を得ることができる。また，請求項７に記載の
ように，５００℃以下の低温で熱処理する場合には，酸
化雰囲気であっても下部電極が酸化されることなく，良
好な遷移層を形成することができる。
【００２１】さらに，例えば，請求項８に記載の発明の
ように，前記半導体基板上に形成された前記第１の誘電
体膜上に第２の誘電体膜を形成する工程と，前記第２の
誘電体膜の構成元素と第２の導電体電極の構成元素が混
在する第２の領域を形成する工程と，前記第２の混在領
域を非酸化性雰囲気中で熱処理して遷移層を形成する工
程と，前記第２の誘電膜上に第２の導電体膜を形成する
工程とを含めれば，下部電極と誘電体膜の界面のみなら
ず上部電極と誘電体膜との間にも良好な界面を形成する
ことができるので，誘電体膜と下部電極の間にのみ良好
な界面を形成する方法と比較して，電荷蓄積能力をより
向上させることができ，特に誘電体膜を極薄化した場合
に，非常に容量が高いキャパシタを実現することができ
る。
ように，前記半導体基板上に形成された前記第１の誘電
体膜上に第２の誘電体膜を形成する工程と，前記第２の
誘電体膜の構成元素と第２の導電体電極の構成元素が混
在する第２の領域を形成する工程と，前記第２の混在領
域を非酸化性雰囲気中で熱処理して遷移層を形成する工
程と，前記第２の誘電膜上に第２の導電体膜を形成する
工程とを含めれば，下部電極と誘電体膜の界面のみなら
ず上部電極と誘電体膜との間にも良好な界面を形成する
ことができるので，誘電体膜と下部電極の間にのみ良好
な界面を形成する方法と比較して，電荷蓄積能力をより
向上させることができ，特に誘電体膜を極薄化した場合
に，非常に容量が高いキャパシタを実現することができ
る。
【００２２】また，例えば，請求項９に記載の発明のよ
うに，第２の混在領域の形成が，第２の誘電膜を形成し
た半導体基板に高周波電圧を印加した状態で第２の誘電
体膜上に上部電極を形成する工程とを含めれば，半導体
基板に印加する高周波電圧のパワーに応じて，第２の誘
電体に打ち込まれる電極の各構成元素のスパッタ量を変
化させることができるので，上記混在領域の組成を制御
することができる。また，請求項１０に記載の発明のよ
うに，この工程をガス組成中の酸素濃度比を高めた酸化
性雰囲気中でおこなえば，電極膜初期層である混在領域
の酸素含有量を増やすことができるので，より酸化した
遷移層を形成することができる。
うに，第２の混在領域の形成が，第２の誘電膜を形成し
た半導体基板に高周波電圧を印加した状態で第２の誘電
体膜上に上部電極を形成する工程とを含めれば，半導体
基板に印加する高周波電圧のパワーに応じて，第２の誘
電体に打ち込まれる電極の各構成元素のスパッタ量を変
化させることができるので，上記混在領域の組成を制御
することができる。また，請求項１０に記載の発明のよ
うに，この工程をガス組成中の酸素濃度比を高めた酸化
性雰囲気中でおこなえば，電極膜初期層である混在領域
の酸素含有量を増やすことができるので，より酸化した
遷移層を形成することができる。
【００２３】また，例えば，請求項１１に記載の発明の
ように，第２の混在領域の形成を第２の誘電膜上に前記
上部電極の構成元素をイオン注入する工程であることを
含めれば，誘電体膜の表面にイオン注入技術により上部
電極の構成元素を混入させることができ，半導体基板に
高周波電圧を印加する方法と比較して，より制御性よく
上部電極の構成元素を多量に誘電体表面へ混入すること
ができる。
ように，第２の混在領域の形成を第２の誘電膜上に前記
上部電極の構成元素をイオン注入する工程であることを
含めれば，誘電体膜の表面にイオン注入技術により上部
電極の構成元素を混入させることができ，半導体基板に
高周波電圧を印加する方法と比較して，より制御性よく
上部電極の構成元素を多量に誘電体表面へ混入すること
ができる。
【００２４】
【発明の実施の形態】以下に，添付図面を参照しなが
ら，本発明にかかる半導体装置の製造方法を，キャパシ
タ構造を有するＤＲＡＭの製造方法に適用した，実施の
形態について詳細に説明する。なお，以下の説明および
添付図面において，略同一の機能構成を有する部材には
同一の符号を付することにより，重複説明を省略するこ
とにする。
ら，本発明にかかる半導体装置の製造方法を，キャパシ
タ構造を有するＤＲＡＭの製造方法に適用した，実施の
形態について詳細に説明する。なお，以下の説明および
添付図面において，略同一の機能構成を有する部材には
同一の符号を付することにより，重複説明を省略するこ
とにする。
【００２５】（第１の実施の形態）本実施形態に使用さ
れるスパッタ装置の概略図を図１に示す。図１におい
て，本スパッタ装置は，高周波電源２０，２４，ターゲ
ット２１，チャンバ２３，サンプルホルダ２５などから
構成されている。また，ターゲット２１には高周波電源
２０が接続され，サンプルホルダ２５には高周波電源２
０が接続されている。このターゲット２１にアルゴンイ
オン（Ａｒ＋）が打ち込まれると，ターゲット２１から
スパッタ粒子２２がはじき出され，サンプルホルダー２
５に搭載された半導体装置上に蒸着し，薄膜が形成され
る。
れるスパッタ装置の概略図を図１に示す。図１におい
て，本スパッタ装置は，高周波電源２０，２４，ターゲ
ット２１，チャンバ２３，サンプルホルダ２５などから
構成されている。また，ターゲット２１には高周波電源
２０が接続され，サンプルホルダ２５には高周波電源２
０が接続されている。このターゲット２１にアルゴンイ
オン（Ａｒ＋）が打ち込まれると，ターゲット２１から
スパッタ粒子２２がはじき出され，サンプルホルダー２
５に搭載された半導体装置上に蒸着し，薄膜が形成され
る。
【００２６】次に，図２を参照しながら，第１の実施の
形態のＤＲＡＭの製造方法について説明する。まず，図
２（ａ）に示すように，第１に，例えばｐ型シリコン基
板１上にイオン注入法によりｎ型拡散領域２を形成し，
次に，例えばＣＶＤ法により，膜厚１００ｎｍ〜１００
０ｎｍの層間絶縁膜３を形成し，その後ｎ型拡散領域２
に貫通するコンタクトホールを形成し，前記コンタクト
ホール内にリンをドープした多結晶のシリコンプラグ４
を形成する。次に，スパッタ法により，膜厚１０ｎｍ〜
１００ｎｍのバリアメタル（例えば，ＴｉＮ）と膜厚３
０ｎｍ〜５００ｎｍのルテニウム系下部電極膜（例え
ば，Ｒｕ）６を順次堆積した後，ホトリソグラフイーと
エッチング技術によりキャパシタの下部電極６を形成す
る。このように，下部電極６とバリアメタル５が，シリ
コンプラグ４を介してシリコン基板１上に形成された拡
散層２と接続されている構造が完成する。なお，この方
法は，従来の製造方法と同様である。
形態のＤＲＡＭの製造方法について説明する。まず，図
２（ａ）に示すように，第１に，例えばｐ型シリコン基
板１上にイオン注入法によりｎ型拡散領域２を形成し，
次に，例えばＣＶＤ法により，膜厚１００ｎｍ〜１００
０ｎｍの層間絶縁膜３を形成し，その後ｎ型拡散領域２
に貫通するコンタクトホールを形成し，前記コンタクト
ホール内にリンをドープした多結晶のシリコンプラグ４
を形成する。次に，スパッタ法により，膜厚１０ｎｍ〜
１００ｎｍのバリアメタル（例えば，ＴｉＮ）と膜厚３
０ｎｍ〜５００ｎｍのルテニウム系下部電極膜（例え
ば，Ｒｕ）６を順次堆積した後，ホトリソグラフイーと
エッチング技術によりキャパシタの下部電極６を形成す
る。このように，下部電極６とバリアメタル５が，シリ
コンプラグ４を介してシリコン基板１上に形成された拡
散層２と接続されている構造が完成する。なお，この方
法は，従来の製造方法と同様である。
【００２７】次いで，図２（ｂ）に示すように，上記処
理がされたシリコン基板１に，高周波電源２０により高
周波電圧を印加し，このシリコン基板１の表面に露出し
ている下部電極６及び層間絶縁膜３上に，膜厚１０ｎｍ
のペロブスカイト構造を有する誘電体初期層（例えば，
ＢＳＴ層）９をスパッタ法，ＣＶＤ法などの成膜技術に
より形成する。
理がされたシリコン基板１に，高周波電源２０により高
周波電圧を印加し，このシリコン基板１の表面に露出し
ている下部電極６及び層間絶縁膜３上に，膜厚１０ｎｍ
のペロブスカイト構造を有する誘電体初期層（例えば，
ＢＳＴ層）９をスパッタ法，ＣＶＤ法などの成膜技術に
より形成する。
【００２８】このように高周波電圧をシリコン基板１に
印加して誘電体初期層９を成膜すると，シリコン基板１
側へはプラズマポテンシャルに対し負の電圧が印加さ
れ，ＡｒイオンやOイオン，さらに，誘電体初期層９の
構成元素であるＢａイオン，Ｓｒイオン，Ｔｉイオンが
シリコン基板１へ入射する。これによりシリコン基板１
へ堆積した誘電体初期層９や下部電極６は逆スパッタさ
れ，また，誘電体初期層９の構成元素であるＢａイオ
ン，Ｓｒイオン，Ｔｉイオンは下部電極６中へ打ち込ま
れる。このように下部電極６の表面は，誘電体膜初期層
９の構成元素が混在した状態となる。
印加して誘電体初期層９を成膜すると，シリコン基板１
側へはプラズマポテンシャルに対し負の電圧が印加さ
れ，ＡｒイオンやOイオン，さらに，誘電体初期層９の
構成元素であるＢａイオン，Ｓｒイオン，Ｔｉイオンが
シリコン基板１へ入射する。これによりシリコン基板１
へ堆積した誘電体初期層９や下部電極６は逆スパッタさ
れ，また，誘電体初期層９の構成元素であるＢａイオ
ン，Ｓｒイオン，Ｔｉイオンは下部電極６中へ打ち込ま
れる。このように下部電極６の表面は，誘電体膜初期層
９の構成元素が混在した状態となる。
【００２９】このシリコン基板１へ打ち込まれた誘電体
初期層９の各構成元素（Ｂａ，Ｓｒ，Ｔｉ）の逆スパッ
タ量とシリコン基板１へ印加した高周波電圧との関係を
図３に示す。図３において，シリコン基板１に印加する
高周波電圧が増加するにつれて，誘電体初期層９の各構
成元素の逆スパッタ量は増加しているのがわかる。さら
に，誘電体初期層９の各構成元素の逆スパッタ量は，Ｔ
ｉ＞Ｂａ＞Ｓｒの順で多くなるので，誘電体初期層９の
構成元素中Ｔｉが最も多くそしてＳｒが最も少なく誘電
体初期層９から離脱してシリコン基板１中に打ち込まれ
るので，初期の誘電体膜９はＴｉが少なくＳｒが多い膜
になる。
初期層９の各構成元素（Ｂａ，Ｓｒ，Ｔｉ）の逆スパッ
タ量とシリコン基板１へ印加した高周波電圧との関係を
図３に示す。図３において，シリコン基板１に印加する
高周波電圧が増加するにつれて，誘電体初期層９の各構
成元素の逆スパッタ量は増加しているのがわかる。さら
に，誘電体初期層９の各構成元素の逆スパッタ量は，Ｔ
ｉ＞Ｂａ＞Ｓｒの順で多くなるので，誘電体初期層９の
構成元素中Ｔｉが最も多くそしてＳｒが最も少なく誘電
体初期層９から離脱してシリコン基板１中に打ち込まれ
るので，初期の誘電体膜９はＴｉが少なくＳｒが多い膜
になる。
【００３０】また，例えばシリコン基板１に８０Ｗの高
周波電圧を印加して成膜した誘電体初期層９の深さ方向
での組成比は，図４に示すように，成膜初期の誘電体初
期層９（ポイントＤ）には下部電極６の構成元素である
Ｒｕが約１５％混入している。このように，シリコン基
板１に高周波電圧を印加することにより誘電体初期層９
中にＲｕを混入させることができる。また，高周波電圧
の増加に伴なって誘電体層中のＳｒとＲｕの組成量は増
加し，最終的にはＳｒＲｕ０３膜が誘電体初期層９の成
膜初期に形成される。
周波電圧を印加して成膜した誘電体初期層９の深さ方向
での組成比は，図４に示すように，成膜初期の誘電体初
期層９（ポイントＤ）には下部電極６の構成元素である
Ｒｕが約１５％混入している。このように，シリコン基
板１に高周波電圧を印加することにより誘電体初期層９
中にＲｕを混入させることができる。また，高周波電圧
の増加に伴なって誘電体層中のＳｒとＲｕの組成量は増
加し，最終的にはＳｒＲｕ０３膜が誘電体初期層９の成
膜初期に形成される。
【００３１】次に，本実施形態にかかる方法より形成さ
れた誘電体初期層（ＢＳＴ層）９と一般的な成膜方法に
より形成されたＢＳＴ層と熱処理により遷移層を形成す
る方法（特開平９−８２９１５）により形成したＢＳＴ
層について，それぞれの比誘電率を図５に示す。図５に
示すように，ＢＳＴ層の比誘電率は，本実施形態にかか
る方法により形成したＢＳＴ層が最も高い誘電率を有す
ることがわかる。
れた誘電体初期層（ＢＳＴ層）９と一般的な成膜方法に
より形成されたＢＳＴ層と熱処理により遷移層を形成す
る方法（特開平９−８２９１５）により形成したＢＳＴ
層について，それぞれの比誘電率を図５に示す。図５に
示すように，ＢＳＴ層の比誘電率は，本実施形態にかか
る方法により形成したＢＳＴ層が最も高い誘電率を有す
ることがわかる。
【００３２】その後，図２（ｃ）に示すように，誘電体
初期層（ＢＳＴ層）９を非酸化性雰囲気（例えばＮ
２等）中で，３００〜７００℃の温度で熱処理をおこな
う。この結果，誘電体初期層９と下部電極６の間には，
低温の熱処理でも遷移層１０が形成され，界面の状態は
良好になる。なお，この熱処理は，熱処理炉または急速
加熱法のどちらの方法でおこなっても良いが，酸素が過
剰に拡散することを防止する点を考慮すると急速加熱法
で熱処理をおこなうことが好ましい。
初期層（ＢＳＴ層）９を非酸化性雰囲気（例えばＮ
２等）中で，３００〜７００℃の温度で熱処理をおこな
う。この結果，誘電体初期層９と下部電極６の間には，
低温の熱処理でも遷移層１０が形成され，界面の状態は
良好になる。なお，この熱処理は，熱処理炉または急速
加熱法のどちらの方法でおこなっても良いが，酸素が過
剰に拡散することを防止する点を考慮すると急速加熱法
で熱処理をおこなうことが好ましい。
【００３３】その後，図２（ｄ）に示すように，膜厚４
０ｎｍのペロブスカイト構造を有する第２誘電体膜（例
えば，ＢＳＴ膜）１１を，例えばスパッタ法，ＣＶＤ法
などの成膜技術により形成し，さらに，スパッタ法によ
り膜厚５０ｎｍ〜３００ｎｍのルテニウム系上部電極
（例えば，Ｒｕ）８を成膜して，ＤＲＡＭのキャパシタ
構造が完成する。この後，通常のＬＳＩプロセスにした
がって，配線，パッシベーション膜等を形成して，ＤＲ
ＡＭが完成する。
０ｎｍのペロブスカイト構造を有する第２誘電体膜（例
えば，ＢＳＴ膜）１１を，例えばスパッタ法，ＣＶＤ法
などの成膜技術により形成し，さらに，スパッタ法によ
り膜厚５０ｎｍ〜３００ｎｍのルテニウム系上部電極
（例えば，Ｒｕ）８を成膜して，ＤＲＡＭのキャパシタ
構造が完成する。この後，通常のＬＳＩプロセスにした
がって，配線，パッシベーション膜等を形成して，ＤＲ
ＡＭが完成する。
【００３４】以上のように，誘電体初期層９の成膜中に
シリコン基板１へ高周波電力を印加することにより，下
部電極９に誘電体膜初期層９の構成元素を混在させるこ
とができるので，低温かつ非酸化雰囲気中の熱処理であ
っても，誘電体初期層９と下部電極６の間に良好な遷移
層（ＢａＸＳｒＹＲｕＺＴｉＷ０３層）１０を形成する
ことができる。この結果，極薄の高誘電膜を使用しても
誘電体膜からのリーク電流が減少し良好な誘電体膜特性
が得られる。また，この熱処理が低温で可能なため，下
部電極６やバリアメタル５が過剰に酸化されることなく
良好な遷移層１０を形成できる。さらに，この遷移層１
０は下部電極６上に自己整合的に形成されるため，ドラ
イエッチングの工程を省略することができるので，工程
が簡略化でき，生産コストと歩留まりが向上する。
シリコン基板１へ高周波電力を印加することにより，下
部電極９に誘電体膜初期層９の構成元素を混在させるこ
とができるので，低温かつ非酸化雰囲気中の熱処理であ
っても，誘電体初期層９と下部電極６の間に良好な遷移
層（ＢａＸＳｒＹＲｕＺＴｉＷ０３層）１０を形成する
ことができる。この結果，極薄の高誘電膜を使用しても
誘電体膜からのリーク電流が減少し良好な誘電体膜特性
が得られる。また，この熱処理が低温で可能なため，下
部電極６やバリアメタル５が過剰に酸化されることなく
良好な遷移層１０を形成できる。さらに，この遷移層１
０は下部電極６上に自己整合的に形成されるため，ドラ
イエッチングの工程を省略することができるので，工程
が簡略化でき，生産コストと歩留まりが向上する。
【００３５】（第２の実施の形態）第１の実施形態にお
いては，下部電極６が形成されたシリコン基板１に高周
波電圧を印加した状態で下部電極６上に誘電体初期層９
を形成しているが，この工程をガス組成中の酸素濃度比
を高めた状態でおこない誘電体初期層９の酸素含有量を
増加させることにより，より十分に酸化した遷移層１０
を形成することができる。以下，第２の実施の形態を図
２に基づいて詳細に説明する。
いては，下部電極６が形成されたシリコン基板１に高周
波電圧を印加した状態で下部電極６上に誘電体初期層９
を形成しているが，この工程をガス組成中の酸素濃度比
を高めた状態でおこない誘電体初期層９の酸素含有量を
増加させることにより，より十分に酸化した遷移層１０
を形成することができる。以下，第２の実施の形態を図
２に基づいて詳細に説明する。
【００３６】まず，図２（ａ）に示すように，ｎ型拡散
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンがドープされている多結晶のシリコ
ンプラグ４を形成し，キャパシタのルテニウム系下部電
極６を形成する工程までは，第１の実施の形態と同様
に，従来の製造方法によりおこなう。
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンがドープされている多結晶のシリコ
ンプラグ４を形成し，キャパシタのルテニウム系下部電
極６を形成する工程までは，第１の実施の形態と同様
に，従来の製造方法によりおこなう。
【００３７】次いで，ガス組成中の酸素濃度比（Ｏ２／
（Ａｒ＋Ｏ２））を２０〜１００％に増加させたガス雰
囲気中で，下部電極（例えば，Ｒｕ）６および層間絶縁
膜３上に膜厚１０ｎｍのペロブスカイト構造を有する誘
電体初期層（例えば，ＢＳＴ層）９をスパッタ法等の成
膜技術により形成する。この際，第１実施形態と同様
に，シリコン基板１には高周波電源２０から高周波電圧
が印加されている。
（Ａｒ＋Ｏ２））を２０〜１００％に増加させたガス雰
囲気中で，下部電極（例えば，Ｒｕ）６および層間絶縁
膜３上に膜厚１０ｎｍのペロブスカイト構造を有する誘
電体初期層（例えば，ＢＳＴ層）９をスパッタ法等の成
膜技術により形成する。この際，第１実施形態と同様
に，シリコン基板１には高周波電源２０から高周波電圧
が印加されている。
【００３８】このように，誘電体初期層９を成膜する際
にガス組成中の酸素濃度比を増加させることによって，
誘電体初期層９中の酸素含有量を増加させることができ
る。一方，シリコン基板１にも高周波電力が印加されて
いるので，第１の実施の形態と同様に，逆スパッタ現象
により誘電体初期層９の成膜初期にＳｒＲｕ０３膜が形
成されている。すなわち，本実施形態では，第１実施形
態で形成された混在領域にさらに酸素含有量を増やすこ
とができる。
にガス組成中の酸素濃度比を増加させることによって，
誘電体初期層９中の酸素含有量を増加させることができ
る。一方，シリコン基板１にも高周波電力が印加されて
いるので，第１の実施の形態と同様に，逆スパッタ現象
により誘電体初期層９の成膜初期にＳｒＲｕ０３膜が形
成されている。すなわち，本実施形態では，第１実施形
態で形成された混在領域にさらに酸素含有量を増やすこ
とができる。
【００３９】その後，図２（ｃ）に示すように，誘電体
初期層９を非酸化性雰囲気（例えば，Ｎ２等）中で，３
００〜７００℃の温度で熱処理を行う。この結果，誘電
体初期層９と下部電極６の間に遷移層（ＢａＸＳｒＹＲ
ｕＺＴｉＷ０３層）１０が形成されるが，酸素含有量が
第１の実施形態に比較して増加しているため，より十分
に酸化した遷移層１０が得ることができ，誘電初期層９
と下部電極６の界面の状態は良好になる。なお，この熱
処理は，熱処理炉または急速加熱法のどちらの方法でお
こなっても良いが，酸素が過剰に拡散することを防止す
る点を考慮すると急速加熱法で熱処理をおこなうことが
好ましい。
初期層９を非酸化性雰囲気（例えば，Ｎ２等）中で，３
００〜７００℃の温度で熱処理を行う。この結果，誘電
体初期層９と下部電極６の間に遷移層（ＢａＸＳｒＹＲ
ｕＺＴｉＷ０３層）１０が形成されるが，酸素含有量が
第１の実施形態に比較して増加しているため，より十分
に酸化した遷移層１０が得ることができ，誘電初期層９
と下部電極６の界面の状態は良好になる。なお，この熱
処理は，熱処理炉または急速加熱法のどちらの方法でお
こなっても良いが，酸素が過剰に拡散することを防止す
る点を考慮すると急速加熱法で熱処理をおこなうことが
好ましい。
【００４０】その後，図２（ｄ）に示すように，膜厚４
０ｎｍのペロブスカイト構造を有する第２誘電体膜（例
えば，ＢＳＴ膜）１１を，例えばスパッタ法，ＣＶＤ法
などの成膜技術により形成する。次に，スパッタ法によ
り膜厚５０ｎｍ〜３００ｎｍのルテニウム系上部電極
（例えば，Ｒｕ）８を形成し，ＤＲＡＭのキャパシタ構
造が完成する。この後，通常のＬＳＩプロセスにしたが
って，配線，パッシベーション膜等を形成して，ＤＲＡ
Ｍが完成する。
０ｎｍのペロブスカイト構造を有する第２誘電体膜（例
えば，ＢＳＴ膜）１１を，例えばスパッタ法，ＣＶＤ法
などの成膜技術により形成する。次に，スパッタ法によ
り膜厚５０ｎｍ〜３００ｎｍのルテニウム系上部電極
（例えば，Ｒｕ）８を形成し，ＤＲＡＭのキャパシタ構
造が完成する。この後，通常のＬＳＩプロセスにしたが
って，配線，パッシベーション膜等を形成して，ＤＲＡ
Ｍが完成する。
【００４１】本実施の形態は，以上のように構成されて
おり，ガス組成中の酸素濃度比を増加させて，第１実施
形態と同様の方法で誘電体初期層９を成膜しているの
で，誘電体初期層９中の酸素含有量が増加した状態で，
下部電極９に誘電体膜初期層９の構成元素を混在させる
ことができる。これにより非酸化性雰囲気中の熱処理に
おいても誘電体膜初期層９から十分に酸素の供給をする
ことができるので，第１実施形態と比較してより十分に
酸化した遷移層１０を形成することができる。
おり，ガス組成中の酸素濃度比を増加させて，第１実施
形態と同様の方法で誘電体初期層９を成膜しているの
で，誘電体初期層９中の酸素含有量が増加した状態で，
下部電極９に誘電体膜初期層９の構成元素を混在させる
ことができる。これにより非酸化性雰囲気中の熱処理に
おいても誘電体膜初期層９から十分に酸素の供給をする
ことができるので，第１実施形態と比較してより十分に
酸化した遷移層１０を形成することができる。
【００４２】（第３の実施の形態）第２実施形態におい
ては，ガス組成中の酸素濃度比を高めることによって誘
電体初期層９中の酸素含有量を増加することによって，
十分に酸化した遷移層１０を得ているが，下部電極６と
誘電体初期層９の間に導電性酸化膜１２を形成すること
によっても，十分酸化した遷移層１０を得ることができ
る。以下，図６に基づいて，本実施形態を説明する。
ては，ガス組成中の酸素濃度比を高めることによって誘
電体初期層９中の酸素含有量を増加することによって，
十分に酸化した遷移層１０を得ているが，下部電極６と
誘電体初期層９の間に導電性酸化膜１２を形成すること
によっても，十分酸化した遷移層１０を得ることができ
る。以下，図６に基づいて，本実施形態を説明する。
【００４３】まず，ｎ型拡散領域２にコンタクトホール
を形成し，続けて前記コンタクトホール内にリンをドー
プされた多結晶のシリコンプラグ４を形成する工程まで
は，第１の実施の形態と同様に，従来の製造方法により
おこなう。
を形成し，続けて前記コンタクトホール内にリンをドー
プされた多結晶のシリコンプラグ４を形成する工程まで
は，第１の実施の形態と同様に，従来の製造方法により
おこなう。
【００４４】次いで，図６（ａ）に示すように，バリア
メタル膜（例えば，ＴｉＮ）５をスパッタ法により堆積
した後，ルテニウム系下部電極膜（例えば，Ｒｕ）６を
スパッタ法により順次堆積し，さらに下部電極６の酸化
物である導電性酸化物膜（例えば，Ｒｕ０２）１２をス
パッタ法により１０ｎｍ堆積する。その後，ホトリソグ
ラフイーとエッチング技術によりバリアメタル５，下部
電極６，導電性酸化膜電極１２を形成する。
メタル膜（例えば，ＴｉＮ）５をスパッタ法により堆積
した後，ルテニウム系下部電極膜（例えば，Ｒｕ）６を
スパッタ法により順次堆積し，さらに下部電極６の酸化
物である導電性酸化物膜（例えば，Ｒｕ０２）１２をス
パッタ法により１０ｎｍ堆積する。その後，ホトリソグ
ラフイーとエッチング技術によりバリアメタル５，下部
電極６，導電性酸化膜電極１２を形成する。
【００４５】次いで，図６（ｂ）に示すように，導電体
酸化膜１２上に膜厚１０ｎｍのペロブスカイト構造を有
する誘電体初期層（例えば，ＢＳＴ層）９を例えばスパ
ッタ法，ＣＶＤ法などの成膜技術により形成する。この
際，第１の実施形態と同様に，誘電体初期層９が成膜さ
れる間，シリコン基板１には高周波電源２０により高周
波電圧が印加されている。
酸化膜１２上に膜厚１０ｎｍのペロブスカイト構造を有
する誘電体初期層（例えば，ＢＳＴ層）９を例えばスパ
ッタ法，ＣＶＤ法などの成膜技術により形成する。この
際，第１の実施形態と同様に，誘電体初期層９が成膜さ
れる間，シリコン基板１には高周波電源２０により高周
波電圧が印加されている。
【００４６】すなわち，第２実施形態においては，誘電
体初期層９に酸素含有量を増加させているが，本実施形
態においては，下部電極６と誘電体初期層９の間に導電
体酸化膜１２を形成することによって良好な界面の形成
に必要な酸素含有量を増加している。そして，この方法
によれば，下部電極６の表面に下部電極（例えば，Ｒ
ｕ）の酸化物である導電性酸化膜（例えば，Ｒｕ０２）
１２が形成することになるので，非酸化雰囲気中の熱処
理においても，この導電性酸化膜１２から界面に酸素を
供給することができるので，十分に酸化した遷移層１０
を形成することができる。また，誘電体初期層９が成膜
される間，シリコン基板１には高周波電源２０により高
周波電圧が印加されているので，上述の逆スパッタ現象
により，誘電体初期層９の成膜初期には，ＳｒＲｕ０３
膜が形成される。
体初期層９に酸素含有量を増加させているが，本実施形
態においては，下部電極６と誘電体初期層９の間に導電
体酸化膜１２を形成することによって良好な界面の形成
に必要な酸素含有量を増加している。そして，この方法
によれば，下部電極６の表面に下部電極（例えば，Ｒ
ｕ）の酸化物である導電性酸化膜（例えば，Ｒｕ０２）
１２が形成することになるので，非酸化雰囲気中の熱処
理においても，この導電性酸化膜１２から界面に酸素を
供給することができるので，十分に酸化した遷移層１０
を形成することができる。また，誘電体初期層９が成膜
される間，シリコン基板１には高周波電源２０により高
周波電圧が印加されているので，上述の逆スパッタ現象
により，誘電体初期層９の成膜初期には，ＳｒＲｕ０３
膜が形成される。
【００４７】その後，図６（ｃ）に示すように，誘電体
初期層９を非酸化性雰囲気（例えばＮ２など）中で，３
００〜７００℃の温度で熱処理を行う。この結果，誘電
体初期層９と下部電極６の間に遷移層（ＢａＸＳｒＹＲ
ｕＺＴｉＷ０３層）１０が形成されることになるが，こ
の遷移層１０の形成の際には，酸素が導電性酸化膜１２
から供給されるため，第１の実施形態に比較して，より
十分に酸化した遷移層１０が得ることができ，誘電初期
層９と下部電極６の界面の状態は良好になる。なお，こ
の熱処理は，熱処理炉または急速加熱法のどちらの方法
でおこなっても良いが，酸素が過剰に拡散することを防
止する点を考慮すると急速加熱法で熱処理をおこなうこ
とが好ましい。
初期層９を非酸化性雰囲気（例えばＮ２など）中で，３
００〜７００℃の温度で熱処理を行う。この結果，誘電
体初期層９と下部電極６の間に遷移層（ＢａＸＳｒＹＲ
ｕＺＴｉＷ０３層）１０が形成されることになるが，こ
の遷移層１０の形成の際には，酸素が導電性酸化膜１２
から供給されるため，第１の実施形態に比較して，より
十分に酸化した遷移層１０が得ることができ，誘電初期
層９と下部電極６の界面の状態は良好になる。なお，こ
の熱処理は，熱処理炉または急速加熱法のどちらの方法
でおこなっても良いが，酸素が過剰に拡散することを防
止する点を考慮すると急速加熱法で熱処理をおこなうこ
とが好ましい。
【００４８】その後，図６（ｄ）に示すように，膜厚４
０ｎｍのペロブスカイト構造を有する第２誘電体膜（例
えば，ＢＳＴ膜）１１を，例えばスパッタ法，ＣＶＤ法
などの成膜技術により形成する。次に，スパッタ法によ
り膜厚５０ｎｍ〜３００ｎｍのルテニウム系上部電極
（例えば，Ｒｕ）８を成膜し，ＤＲＡＭのキャパシタ構
造が完成する。この後，通常のＬＳＩプロセスにしたが
って，配線，パッシベーション膜等を形成して，ＤＲＡ
Ｍが完成する。
０ｎｍのペロブスカイト構造を有する第２誘電体膜（例
えば，ＢＳＴ膜）１１を，例えばスパッタ法，ＣＶＤ法
などの成膜技術により形成する。次に，スパッタ法によ
り膜厚５０ｎｍ〜３００ｎｍのルテニウム系上部電極
（例えば，Ｒｕ）８を成膜し，ＤＲＡＭのキャパシタ構
造が完成する。この後，通常のＬＳＩプロセスにしたが
って，配線，パッシベーション膜等を形成して，ＤＲＡ
Ｍが完成する。
【００４９】本実施形態は，以上のように構成されてお
り，下部電極６と誘電体初期膜９との間に下部電極６の
導電性酸化膜（Ｒｕ０２）を形成してから，誘電体初期
層９の構成元素を混在させているので，非酸化性雰囲気
中の熱処理においてもこの導電性酸化膜１２から十分に
酸素が供給されるため，第１実施形態と比較してより十
分酸化した遷移層１０を形成することができる。
り，下部電極６と誘電体初期膜９との間に下部電極６の
導電性酸化膜（Ｒｕ０２）を形成してから，誘電体初期
層９の構成元素を混在させているので，非酸化性雰囲気
中の熱処理においてもこの導電性酸化膜１２から十分に
酸素が供給されるため，第１実施形態と比較してより十
分酸化した遷移層１０を形成することができる。
【００５０】（第４の実施の形態）第１実施形態におい
ては，下部電極６に誘電体初期層９の構成元素を混入さ
せる方法として，シリコン基板１に高周波電圧を印加す
る方法を採用したが，下部電極６の表面にイオン注入技
術によって誘電体初期層９の構成元素をイオン注入する
ことによっても誘電体初期層９の構成元素を下部電極６
に混入させることができる。以下，図７を参照しなが
ら，第４の実施の形態にかかるＤＲＡＭの製造方法につ
いて説明する。
ては，下部電極６に誘電体初期層９の構成元素を混入さ
せる方法として，シリコン基板１に高周波電圧を印加す
る方法を採用したが，下部電極６の表面にイオン注入技
術によって誘電体初期層９の構成元素をイオン注入する
ことによっても誘電体初期層９の構成元素を下部電極６
に混入させることができる。以下，図７を参照しなが
ら，第４の実施の形態にかかるＤＲＡＭの製造方法につ
いて説明する。
【００５１】まず，図７（ａ）に示すように，ｎ型拡散
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンをドープされた多結晶のシリコンプ
ラグ４を形成し，キャパシタのルテニウム系下部電極６
を形成する工程までは，第１の実施の形態と同様に，従
来の製造方法によりおこなう。
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンをドープされた多結晶のシリコンプ
ラグ４を形成し，キャパシタのルテニウム系下部電極６
を形成する工程までは，第１の実施の形態と同様に，従
来の製造方法によりおこなう。
【００５２】次いで，図７（ｂ）に示すように，下部電
極（例えば，Ｒｕなど）６表面上にイオン注入技術によ
り加速電圧１０〜３０ＫｅＶでドープ量１０１５〜１０
１８ｃｍー２でＳｒイオンなどの誘電体初期層９の構成
元素をイオン注入する。
極（例えば，Ｒｕなど）６表面上にイオン注入技術によ
り加速電圧１０〜３０ＫｅＶでドープ量１０１５〜１０
１８ｃｍー２でＳｒイオンなどの誘電体初期層９の構成
元素をイオン注入する。
【００５３】このように，イオン注入法により誘電体初
期層９の構成元素を下部電極６の表面上に混入させるこ
とにより，第１の実施形態のようなシリコン基板１へ高
周波電圧を印加する方法と比較して，より制御性がよく
誘電体初期層９の構成元素を下部電極６の表面中へ多量
に混入することができる。
期層９の構成元素を下部電極６の表面上に混入させるこ
とにより，第１の実施形態のようなシリコン基板１へ高
周波電圧を印加する方法と比較して，より制御性がよく
誘電体初期層９の構成元素を下部電極６の表面中へ多量
に混入することができる。
【００５４】次いで，図７（ｃ）に示すように，下部電
極６の表面上にペロブスカイト構造を有する誘電体初期
層９（例えば，ＢＳＴ層）を形成した後，非酸化性雰囲
気（例えば，Ｎ２など）中で３００〜７００℃の温度で
熱処理を行う。この結果，誘電体初期層９と下部電極６
の間に遷移層（ ＢａＸＳｒＹＲｕＺＴｉＷ０３層）１
４が形成され，誘電体初期層９と下部電極６の界面の状
態は良好になる。なお，この熱処理は，熱処理炉または
急速加熱法のどちらの方法でおこなっても良いが，酸素
が過剰に拡散することを防止する点を考慮すると急速加
熱法で熱処理をおこなうことが好ましい。
極６の表面上にペロブスカイト構造を有する誘電体初期
層９（例えば，ＢＳＴ層）を形成した後，非酸化性雰囲
気（例えば，Ｎ２など）中で３００〜７００℃の温度で
熱処理を行う。この結果，誘電体初期層９と下部電極６
の間に遷移層（ ＢａＸＳｒＹＲｕＺＴｉＷ０３層）１
４が形成され，誘電体初期層９と下部電極６の界面の状
態は良好になる。なお，この熱処理は，熱処理炉または
急速加熱法のどちらの方法でおこなっても良いが，酸素
が過剰に拡散することを防止する点を考慮すると急速加
熱法で熱処理をおこなうことが好ましい。
【００５５】その後，図７（ｄ）に示すように，膜厚４
０ｎｍのペロブスカイト構造を有する第２誘電体膜（例
えば，ＢＳＴ層）１１を，例えばスパッタ法，ＣＶＤ法
などの成膜技術により形成する。次に，スパッタ法によ
り膜厚５０ｎｍ〜３００ｎｍのルテニウム系上部電極
（例えば，Ｒｕ）８を成膜して，ＤＲＡＭのキャパシタ
構造が完成する。この後，通常のＬＳＩプロセスにした
がって，配線，パッシベーション膜等を形成して，ＤＲ
ＡＭが完成する。
０ｎｍのペロブスカイト構造を有する第２誘電体膜（例
えば，ＢＳＴ層）１１を，例えばスパッタ法，ＣＶＤ法
などの成膜技術により形成する。次に，スパッタ法によ
り膜厚５０ｎｍ〜３００ｎｍのルテニウム系上部電極
（例えば，Ｒｕ）８を成膜して，ＤＲＡＭのキャパシタ
構造が完成する。この後，通常のＬＳＩプロセスにした
がって，配線，パッシベーション膜等を形成して，ＤＲ
ＡＭが完成する。
【００５６】本実施形態は，以上のように構成されてお
り，下部電極６の表面にイオン注入技術により誘電体初
期層９の構成元素を混入することによって，下部電極６
に誘電体膜初期層９の構成元素を混在させることができ
る。。この結果，第１の実施形態のようなシリコン基板
１へ高周波を印加してする方法と比較して，より制御性
がよく誘電体初期層９の構成元素を下部電極６の表面中
へ多量に混入することができる。
り，下部電極６の表面にイオン注入技術により誘電体初
期層９の構成元素を混入することによって，下部電極６
に誘電体膜初期層９の構成元素を混在させることができ
る。。この結果，第１の実施形態のようなシリコン基板
１へ高周波を印加してする方法と比較して，より制御性
がよく誘電体初期層９の構成元素を下部電極６の表面中
へ多量に混入することができる。
【００５７】（第５の実施の形態）上記第１の実施形態
から第４の実施形態においては，誘電体初期層９と下部
電極６の界面の状態を良好することによって，誘電体膜
特性の向上を図っているが，さらに，第２誘電体膜１１
と上部電極８の界面の状態を良好にすることによって，
誘電体膜特性のより一層の向上を図ることができる。以
下，図８を参照しながら，第５の実施の形態について説
明する。
から第４の実施形態においては，誘電体初期層９と下部
電極６の界面の状態を良好することによって，誘電体膜
特性の向上を図っているが，さらに，第２誘電体膜１１
と上部電極８の界面の状態を良好にすることによって，
誘電体膜特性のより一層の向上を図ることができる。以
下，図８を参照しながら，第５の実施の形態について説
明する。
【００５８】まず，図８（ａ）に示すように，ｎ型拡散
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンをドープされた多結晶のシリコンプ
ラグ４を形成し，キャパシタのルテニウム系下部電極６
を形成し，シリコン基板１に高周波電圧を印加しながら
ペロブスカイト構造を有する誘電体初期層９を形成し，
非酸化性雰囲気で熱処理をおこなって遷移層を形成し，
ペロブスカイト構造を有する第２誘電体膜１１を形成す
る工程まで，すなわち，上部電極形成前までの工程は，
第１の実施の形態と同様の製造方法によりおこなう。
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンをドープされた多結晶のシリコンプ
ラグ４を形成し，キャパシタのルテニウム系下部電極６
を形成し，シリコン基板１に高周波電圧を印加しながら
ペロブスカイト構造を有する誘電体初期層９を形成し，
非酸化性雰囲気で熱処理をおこなって遷移層を形成し，
ペロブスカイト構造を有する第２誘電体膜１１を形成す
る工程まで，すなわち，上部電極形成前までの工程は，
第１の実施の形態と同様の製造方法によりおこなう。
【００５９】次いで，図８（ｂ）に示すように，上記処
理がされたシリコン基板１に高周波電源２０により高周
波電圧を印加して，このシリコン基板１に形成されてい
る第２誘電体膜１１上に，スパッタ法などの成膜技術
で，ルテニウム系上部電極初期層（例えば，Ｒｕ）１３
を例えば１０ｎｍ堆積する。次いで，高周波電圧を印加
せずにルテニウム系第２上部電極膜（例えば，Ｒｕ）１
５を形成する。
理がされたシリコン基板１に高周波電源２０により高周
波電圧を印加して，このシリコン基板１に形成されてい
る第２誘電体膜１１上に，スパッタ法などの成膜技術
で，ルテニウム系上部電極初期層（例えば，Ｒｕ）１３
を例えば１０ｎｍ堆積する。次いで，高周波電圧を印加
せずにルテニウム系第２上部電極膜（例えば，Ｒｕ）１
５を形成する。
【００６０】このように高周波電圧をシリコン基板１に
印加して，上部電極初期層１３を成膜すると，シリコン
基板１側へはプラズマポテンシャルに対し負の電圧が印
加され，ＡｒイオンやＯイオンがシリコン基板１へ入射
することになる。この場合，第１の実施形態で示した下
部電極（例えば，Ｒｕ）６と誘電体初期層（例えば，Ｂ
ＳＴ層）９が逆になった形で高周波電圧が印加されてい
るので，第２誘電体膜１１の構成元素であるＢａイオ
ン，Ｓｒイオン，Ｔｉイオンが上部電極初期層１３に入
射することになる。このように上部電極初期層１３は，
第２誘電体膜１１の構成元素が混在した状態となる。
印加して，上部電極初期層１３を成膜すると，シリコン
基板１側へはプラズマポテンシャルに対し負の電圧が印
加され，ＡｒイオンやＯイオンがシリコン基板１へ入射
することになる。この場合，第１の実施形態で示した下
部電極（例えば，Ｒｕ）６と誘電体初期層（例えば，Ｂ
ＳＴ層）９が逆になった形で高周波電圧が印加されてい
るので，第２誘電体膜１１の構成元素であるＢａイオ
ン，Ｓｒイオン，Ｔｉイオンが上部電極初期層１３に入
射することになる。このように上部電極初期層１３は，
第２誘電体膜１１の構成元素が混在した状態となる。
【００６１】次いで，図８（ｃ）に示すように，第２上
部電極膜（例えば，Ｒｕ）１５を形成後，非酸化性雰囲
気（例えば，Ｎ２）中で，３００〜７００℃の温度で熱
処理を行う。この結果，第２誘電体膜１１と第２上部電
極１５の間には，低温の熱処理でも遷移層１４が形成さ
れ，第２誘電体膜１１と第２上部電極１５の間の界面の
状態は良好になる。なお，この熱処理は，熱処理炉また
は急速加熱法のどちらの方法でおこなっても良いが，酸
素が過剰に拡散することを防止する点を考慮すると急速
加熱法で熱処理をおこなうことが好ましい。
部電極膜（例えば，Ｒｕ）１５を形成後，非酸化性雰囲
気（例えば，Ｎ２）中で，３００〜７００℃の温度で熱
処理を行う。この結果，第２誘電体膜１１と第２上部電
極１５の間には，低温の熱処理でも遷移層１４が形成さ
れ，第２誘電体膜１１と第２上部電極１５の間の界面の
状態は良好になる。なお，この熱処理は，熱処理炉また
は急速加熱法のどちらの方法でおこなっても良いが，酸
素が過剰に拡散することを防止する点を考慮すると急速
加熱法で熱処理をおこなうことが好ましい。
【００６２】このように，ＤＲＡＭのキャパシタ構造が
完成した後，通常のＬＳＩプロセスにしたがって，配
線，パッシベーション膜等を形成して，ＤＲＡＭが完成
する。
完成した後，通常のＬＳＩプロセスにしたがって，配
線，パッシベーション膜等を形成して，ＤＲＡＭが完成
する。
【００６３】本実施形態は，以上のように構成されてお
り，上部電極初期層１３が成膜される間に，高周波電圧
をシリコン基板１に印加することにより，Ａｒイオンや
０イオンがシリコン基板１へ入射し，上部電極初期層１
３中には誘電体膜の構成元素（Ｂａ，Ｓｒ，Ｔｉ）が混
入することになるので，低温かつ非酸化雰囲気中の熱処
理にであっても，第２誘電体膜１１と第２上部電極１５
の間に遷移層１４が形成されるので，第２誘電体膜１３
と第２上部電極１５の界面の状態は良好になる。この結
果，誘電体初期層９と下部電極６の間の界面の状態を良
好にするだけなく，第２誘電体膜１１と第２上部電極１
５の間の界面の状態を良好にするので誘電体膜特性のよ
り一層の向上を図ることができる。
り，上部電極初期層１３が成膜される間に，高周波電圧
をシリコン基板１に印加することにより，Ａｒイオンや
０イオンがシリコン基板１へ入射し，上部電極初期層１
３中には誘電体膜の構成元素（Ｂａ，Ｓｒ，Ｔｉ）が混
入することになるので，低温かつ非酸化雰囲気中の熱処
理にであっても，第２誘電体膜１１と第２上部電極１５
の間に遷移層１４が形成されるので，第２誘電体膜１３
と第２上部電極１５の界面の状態は良好になる。この結
果，誘電体初期層９と下部電極６の間の界面の状態を良
好にするだけなく，第２誘電体膜１１と第２上部電極１
５の間の界面の状態を良好にするので誘電体膜特性のよ
り一層の向上を図ることができる。
【００６４】（第６の実施の形態）上記第５の実施の形
態においては，第２誘電体膜が形成されているシリコン
基板１に高周波電圧を印加した状態で上部電極初期層１
３を形成しているが，この工程をガス組成中の酸素濃度
比を高めた状態でおこない上部電極初期層１３の酸素含
有量を増加させることにより，より十分に酸化した遷移
層１４を得ることができる。以下，第６の実施の形態を
図８に基づいて説明する。
態においては，第２誘電体膜が形成されているシリコン
基板１に高周波電圧を印加した状態で上部電極初期層１
３を形成しているが，この工程をガス組成中の酸素濃度
比を高めた状態でおこない上部電極初期層１３の酸素含
有量を増加させることにより，より十分に酸化した遷移
層１４を得ることができる。以下，第６の実施の形態を
図８に基づいて説明する。
【００６５】まず，図８（ａ）に示すように，ｎ型拡散
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンをドープされた多結晶のシリコンプ
ラグ４を形成し，キャパシタの下部電極６を形成し，シ
リコン基板１に高周波電圧を印加しながらペロブスカイ
ト構造を有する誘電体初期層９を形成し，非酸化性雰囲
気で熱処理をおこなって遷移層を形成し，ペロブスカイ
ト構造を有する第２の誘電体膜１１を形成する工程ま
で，すなわち，上部電極形成前までの工程は，第１の実
施の形態と同様の製造方法によりおこなう。
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンをドープされた多結晶のシリコンプ
ラグ４を形成し，キャパシタの下部電極６を形成し，シ
リコン基板１に高周波電圧を印加しながらペロブスカイ
ト構造を有する誘電体初期層９を形成し，非酸化性雰囲
気で熱処理をおこなって遷移層を形成し，ペロブスカイ
ト構造を有する第２の誘電体膜１１を形成する工程ま
で，すなわち，上部電極形成前までの工程は，第１の実
施の形態と同様の製造方法によりおこなう。
【００６６】次いで，図８（ｂ）に示すように，ガス組
成中の酸素濃度比（Ｏ２／（Ａｒ＋Ｏ２））を２０〜１
００％に増加させたガス雰囲気中で，第２誘電体膜（例
えば，ＢＳＴ膜など）１１上に，膜厚１０ｎｍのルテニ
ウム系上部電極初期層（例えば，Ｒｕなど）１３をスパ
ッタ法などの成膜技術により形成する。この際，第５の
実施の形態と同様に，シリコン基板１には高周波電源２
０から高周波電圧が印加されている。
成中の酸素濃度比（Ｏ２／（Ａｒ＋Ｏ２））を２０〜１
００％に増加させたガス雰囲気中で，第２誘電体膜（例
えば，ＢＳＴ膜など）１１上に，膜厚１０ｎｍのルテニ
ウム系上部電極初期層（例えば，Ｒｕなど）１３をスパ
ッタ法などの成膜技術により形成する。この際，第５の
実施の形態と同様に，シリコン基板１には高周波電源２
０から高周波電圧が印加されている。
【００６７】このように，上部電極初期層１３を成膜す
る際にガス組成中の酸素濃度比を増加させることによっ
て，上部電極初期層１３中の酸素含有量を増加させるこ
とができる。一方，シリコン基板１にも高周波電力を印
加されているので，第５の実施の形態と同様に，上部電
極初期層１３には，ＳｒＲｕ０３膜が形成されている。
すなわち，本実施形態では，第５の実施形態で形成され
た混在領域にさらに酸素含有量を増やすことができる。
る際にガス組成中の酸素濃度比を増加させることによっ
て，上部電極初期層１３中の酸素含有量を増加させるこ
とができる。一方，シリコン基板１にも高周波電力を印
加されているので，第５の実施の形態と同様に，上部電
極初期層１３には，ＳｒＲｕ０３膜が形成されている。
すなわち，本実施形態では，第５の実施形態で形成され
た混在領域にさらに酸素含有量を増やすことができる。
【００６８】そして，図８（ｃ）に示すように，ルテニ
ウム系第２上部電極膜（例えば，Ｒｕ）１５を形成後，
非酸化性雰囲気（例えばＮ２など）中で３００〜７００
℃の温度で熱処理を行う。この結果，第２誘電体膜（例
えばＢＳＴ膜）１１と第２上部電極膜（例えば，Ｒｕ）
１５の間に遷移層（ＢａＸＳｒＹＲｕＺＴｉＷ０３層）
１４が形成されるが，酸素含有量が第５の実施形態に比
較して増加しているため，より十分に酸化した遷移層１
４が得ることができ，第２誘電体膜１３と第２上部電極
膜１５の界面の状態は良好になる。なお，この熱処理
は，熱処理炉または急速加熱法のどちらの方法でおこな
っても良いが，酸素が過剰に拡散することを防止する点
を考慮すると急速加熱法で熱処理をおこなうことが好ま
しい。
ウム系第２上部電極膜（例えば，Ｒｕ）１５を形成後，
非酸化性雰囲気（例えばＮ２など）中で３００〜７００
℃の温度で熱処理を行う。この結果，第２誘電体膜（例
えばＢＳＴ膜）１１と第２上部電極膜（例えば，Ｒｕ）
１５の間に遷移層（ＢａＸＳｒＹＲｕＺＴｉＷ０３層）
１４が形成されるが，酸素含有量が第５の実施形態に比
較して増加しているため，より十分に酸化した遷移層１
４が得ることができ，第２誘電体膜１３と第２上部電極
膜１５の界面の状態は良好になる。なお，この熱処理
は，熱処理炉または急速加熱法のどちらの方法でおこな
っても良いが，酸素が過剰に拡散することを防止する点
を考慮すると急速加熱法で熱処理をおこなうことが好ま
しい。
【００６９】このように，ＤＲＡＭのキャパシタ構造が
完成する。この後，通常のＬＳＩプロセスにしたがっ
て，配線，パッシベーション膜等を形成して，ＤＲＡＭ
が完成する。
完成する。この後，通常のＬＳＩプロセスにしたがっ
て，配線，パッシベーション膜等を形成して，ＤＲＡＭ
が完成する。
【００７０】本実施形態は，以上のように構成されてお
り，ガス成分中の酸素濃度比を増加させて，第５の実施
の形態と同様の方法で上部電極初期層１３を形成してい
るので，上部電極初期層１３中の酸素含有量が増加した
状態で，上部電極初期層１３中に第２誘電体膜１１の構
成元素を混在することができる。これにより非酸化性雰
囲気中の熱処理においても上部電極初期層から十分に酸
素の供給をすることができるので，第５の実施形態と比
較してより十分酸化した遷移層１０を形成することがで
きる。
り，ガス成分中の酸素濃度比を増加させて，第５の実施
の形態と同様の方法で上部電極初期層１３を形成してい
るので，上部電極初期層１３中の酸素含有量が増加した
状態で，上部電極初期層１３中に第２誘電体膜１１の構
成元素を混在することができる。これにより非酸化性雰
囲気中の熱処理においても上部電極初期層から十分に酸
素の供給をすることができるので，第５の実施形態と比
較してより十分酸化した遷移層１０を形成することがで
きる。
【００７１】（第７の実施の形態）第６の実施の形態に
においては，シリコン基板１に高周波電圧を印加するこ
とによって上部電極初期層１３に第２誘電体膜１１の構
成元素を混入させて第２の混在領域を形成する方法を採
用したが，第２誘電体膜１１の表面にイオン注入技術に
よって第２上部電極１５の構成元素をイオン注入するこ
とによっても第２の混在領域を形成することができる。
以下，図９を参照しながら，第７の実施の形態について
説明する。
においては，シリコン基板１に高周波電圧を印加するこ
とによって上部電極初期層１３に第２誘電体膜１１の構
成元素を混入させて第２の混在領域を形成する方法を採
用したが，第２誘電体膜１１の表面にイオン注入技術に
よって第２上部電極１５の構成元素をイオン注入するこ
とによっても第２の混在領域を形成することができる。
以下，図９を参照しながら，第７の実施の形態について
説明する。
【００７２】まず，図９（ａ）に示すように，ｎ型拡散
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンをドープされた多結晶のシリコンプ
ラグ４を形成し，キャパシタのルテニウム系下部電極６
を形成し，シリコン基板１に高周波電圧を印加しながら
ペロブスカイト構造を有する誘電体初期層９を形成し，
非酸化性雰囲気で熱処理をおこなって遷移層を形成し，
ペロブスカイト構造を有する第２誘電体膜１１を形成す
る工程まで，すなわち，上部電極形成前までの工程は，
第１の実施の形態と同様の製造方法によりおこなう。
領域２にコンタクトホールを形成し，続けて前記コンタ
クトホール内にリンをドープされた多結晶のシリコンプ
ラグ４を形成し，キャパシタのルテニウム系下部電極６
を形成し，シリコン基板１に高周波電圧を印加しながら
ペロブスカイト構造を有する誘電体初期層９を形成し，
非酸化性雰囲気で熱処理をおこなって遷移層を形成し，
ペロブスカイト構造を有する第２誘電体膜１１を形成す
る工程まで，すなわち，上部電極形成前までの工程は，
第１の実施の形態と同様の製造方法によりおこなう。
【００７３】次いで，図９（ｂ）に示すように，第２誘
電体膜（例えば，ＢＳＴ膜など）１１の上に，イオン注
入技術により加速電圧１０〜３０ＫｅＶでドープ量１０
１５〜１０１８ｃｍー２で第２誘電体膜１１の表面にル
テニウム系第２上部電極１５の構成元素のイオン（例え
ば，Ｒｕイオン）をイオン注入する。
電体膜（例えば，ＢＳＴ膜など）１１の上に，イオン注
入技術により加速電圧１０〜３０ＫｅＶでドープ量１０
１５〜１０１８ｃｍー２で第２誘電体膜１１の表面にル
テニウム系第２上部電極１５の構成元素のイオン（例え
ば，Ｒｕイオン）をイオン注入する。
【００７４】このように，イオン注入法により第２上部
電極１５の構成元素を第２誘電体膜（例えば，ＢＳＴ膜
など）１１上に混入させることにより，第５の実施形態
のようなシリコン基板１へ高周波電圧を印加する方法と
比較して，より制御性がよく第２上部電極１５の構成元
素を第２誘電体１１の表面中へ多量に混入することがで
きる。
電極１５の構成元素を第２誘電体膜（例えば，ＢＳＴ膜
など）１１上に混入させることにより，第５の実施形態
のようなシリコン基板１へ高周波電圧を印加する方法と
比較して，より制御性がよく第２上部電極１５の構成元
素を第２誘電体１１の表面中へ多量に混入することがで
きる。
【００７５】次いで，図９（ｃ）に示すように，ルテニ
ウム系第２上部電極膜１５を形成後，非酸化性雰囲気
（例えば，Ｎ２）中で，３００〜７００℃の温度で熱処
理を行う。この結果，第２誘電体膜（例えば，ＢＳＴ
膜）１１と第２上部電極（例えば，Ｒｕ）１５の間に
は，低温の熱処理でも遷移層１４が形成され，第２誘電
体膜１１と第２上部電極膜１５の間の界面の状態は良好
になる。なお，この熱処理は，熱処理炉または急速加熱
法のどちらの方法でおこなっても良いが，酸素が過剰に
拡散することを防止する点を考慮すると急速加熱法で熱
処理をおこなうことが好ましい。
ウム系第２上部電極膜１５を形成後，非酸化性雰囲気
（例えば，Ｎ２）中で，３００〜７００℃の温度で熱処
理を行う。この結果，第２誘電体膜（例えば，ＢＳＴ
膜）１１と第２上部電極（例えば，Ｒｕ）１５の間に
は，低温の熱処理でも遷移層１４が形成され，第２誘電
体膜１１と第２上部電極膜１５の間の界面の状態は良好
になる。なお，この熱処理は，熱処理炉または急速加熱
法のどちらの方法でおこなっても良いが，酸素が過剰に
拡散することを防止する点を考慮すると急速加熱法で熱
処理をおこなうことが好ましい。
【００７６】このように，ＤＲＡＭのキャパシタ構造が
完成する。この後，通常のＬＳＩプロセスにしたがっ
て，配線，パッシベーション膜等を形成して，ＤＲＡＭ
が完成する。
完成する。この後，通常のＬＳＩプロセスにしたがっ
て，配線，パッシベーション膜等を形成して，ＤＲＡＭ
が完成する。
【００７７】本実施形態は，以上のように構成されてお
り，第２誘電体膜１１の表面にイオン注入技術により第
２上部電極膜１５の構成元素を混入することによって，
第２誘電体膜１１の表面には，第２上部電極膜１５の構
成元素を混在させることができる。この結果，第５の実
施形態のようなシリコン基板１へ高周波を印加する方法
と比較して，より制御性がよく第２上部電極膜１５の構
成元素を第２誘電体膜１１の表面中へ多量に混入するこ
とができる。
り，第２誘電体膜１１の表面にイオン注入技術により第
２上部電極膜１５の構成元素を混入することによって，
第２誘電体膜１１の表面には，第２上部電極膜１５の構
成元素を混在させることができる。この結果，第５の実
施形態のようなシリコン基板１へ高周波を印加する方法
と比較して，より制御性がよく第２上部電極膜１５の構
成元素を第２誘電体膜１１の表面中へ多量に混入するこ
とができる。
【００７８】以上，添付図面を参照しながら本発明にか
かる半導体装置の製造方法の好適な実施形態について説
明したが，本発明はかかる例に限定されない。当業者で
あれば，特許請求の範囲に記載された技術的思想の範疇
内において各種の変更例または修正例に想到することは
明らかであり，それらについても当然に本発明の技術的
範囲に属するものと了解される。
かる半導体装置の製造方法の好適な実施形態について説
明したが，本発明はかかる例に限定されない。当業者で
あれば，特許請求の範囲に記載された技術的思想の範疇
内において各種の変更例または修正例に想到することは
明らかであり，それらについても当然に本発明の技術的
範囲に属するものと了解される。
【００７９】例えば，上記実施の形態においては，混在
領域を熱処理する条件として，非酸化性雰囲気中で３０
０〜７００℃の温度で熱処理をおこなう構成を例に挙げ
て説明したが，本発明はかかる例に限定されるものでは
なく，電極と高誘電体膜の界面特性，電極上に形成され
る酸化膜厚等の状態により，熱処理温度，雰囲気，時間
等を適宜設定することができる。
領域を熱処理する条件として，非酸化性雰囲気中で３０
０〜７００℃の温度で熱処理をおこなう構成を例に挙げ
て説明したが，本発明はかかる例に限定されるものでは
なく，電極と高誘電体膜の界面特性，電極上に形成され
る酸化膜厚等の状態により，熱処理温度，雰囲気，時間
等を適宜設定することができる。
【００８０】例えば，上記実施の形態においては，混在
領域を熱処理する非酸化性ガスとして，Ｎ２ガスを採用
する構成を例に挙げて説明したが，本発明はかかる例に
限定されるものではなく，下部電極やバリアメタルが酸
化されない条件であれば良いので，Ａｒ，Ｈｅ，Ｎｅな
どの他の不活性ガスを採用した場合でも本発明を実施す
ることができる。したがって，例えば，混在領域を熱処
理するガス雰囲気は，例えば５００℃以下のように低い
温度で熱処理をおこなう場合には，酸化性雰囲気でも本
発明を実施することができる。
領域を熱処理する非酸化性ガスとして，Ｎ２ガスを採用
する構成を例に挙げて説明したが，本発明はかかる例に
限定されるものではなく，下部電極やバリアメタルが酸
化されない条件であれば良いので，Ａｒ，Ｈｅ，Ｎｅな
どの他の不活性ガスを採用した場合でも本発明を実施す
ることができる。したがって，例えば，混在領域を熱処
理するガス雰囲気は，例えば５００℃以下のように低い
温度で熱処理をおこなう場合には，酸化性雰囲気でも本
発明を実施することができる。
【００８１】また，上記の実施の形態においては，混在
領域を形成した後に熱処理をおこない遷移層を形成して
からキャパシタ構造を完成させる構成を例に挙げて説明
したが，本発明はかかる例に限定されるものではなく，
混在領域を形成してキャパシタ構造を形成してから一括
して熱処理することによっても，本発明を実施すること
ができる。
領域を形成した後に熱処理をおこない遷移層を形成して
からキャパシタ構造を完成させる構成を例に挙げて説明
したが，本発明はかかる例に限定されるものではなく，
混在領域を形成してキャパシタ構造を形成してから一括
して熱処理することによっても，本発明を実施すること
ができる。
【００８２】また，上記実施の形態においては，キャパ
シタの誘電体膜としてＢＳＴを採用する構成を例に挙げ
て説明したが，本発明はかかる例に限定されるものでは
なく，ＳｒＴｉＯ３，ＢａＴｉＯ３，Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ３，ＳｒＢｉ２ＴｉＯ９などのアルカリ士類金属
を主成分として含む非金属無機材料から成る誘電体を用
いた場合でも，本発明を実施することができる。また，
ぺロブスカイト構造を有する誘電体のみならずＴａ２Ｏ
５等の誘電体膜を用いることによっても，本発明を実施
することができる。
シタの誘電体膜としてＢＳＴを採用する構成を例に挙げ
て説明したが，本発明はかかる例に限定されるものでは
なく，ＳｒＴｉＯ３，ＢａＴｉＯ３，Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ３，ＳｒＢｉ２ＴｉＯ９などのアルカリ士類金属
を主成分として含む非金属無機材料から成る誘電体を用
いた場合でも，本発明を実施することができる。また，
ぺロブスカイト構造を有する誘電体のみならずＴａ２Ｏ
５等の誘電体膜を用いることによっても，本発明を実施
することができる。
【００８３】また，上記実施の形態においては，誘電体
膜を形成する方法としてスパッタ法，ＣＶＤ法を採用す
る構成を挙げて説明したが，本発明はかかる例に限定さ
れるものではなく， 蒸着法，ＭＢＥ法，ゾルゲル法，
レーザアブレーション法などを用いることによっても，
本発明を実施することができる。
膜を形成する方法としてスパッタ法，ＣＶＤ法を採用す
る構成を挙げて説明したが，本発明はかかる例に限定さ
れるものではなく， 蒸着法，ＭＢＥ法，ゾルゲル法，
レーザアブレーション法などを用いることによっても，
本発明を実施することができる。
【００８４】また，上記実施の形態においては，電極材
料としてルテニウム（Ｒｕ）を採用する構成を例に挙げ
て説明したが，本発明はかかる例に限定されるものでは
なく，例えばイリジウム（Ｉｒ），白金（Ｐｔ）等の高
融点貴金属類を含む導電材料を電極材料として用いた場
合や，さらには窒化チタン（ＴｉＮ），窒化タングステ
ン（ＷＮ）等の化合物を電極材料として用いた場合で
も，本発明を実施することができる。
料としてルテニウム（Ｒｕ）を採用する構成を例に挙げ
て説明したが，本発明はかかる例に限定されるものでは
なく，例えばイリジウム（Ｉｒ），白金（Ｐｔ）等の高
融点貴金属類を含む導電材料を電極材料として用いた場
合や，さらには窒化チタン（ＴｉＮ），窒化タングステ
ン（ＷＮ）等の化合物を電極材料として用いた場合で
も，本発明を実施することができる。
【００８５】また，上記実施の形態においては，膜厚３
０ｎｍ〜５００ｎｍの下部電極膜，膜厚１０ｎｍの誘電
体初期層，膜厚４０ｎｍの第２誘電体膜，膜厚５０ｎｍ
〜３００ｎｍの上部電極を採用する構成を例に挙げて説
明したが，本発明はかかる例に限定されるものではな
く，各誘電体の膜厚や各電極の膜厚に応じて，基板に印
加する高周波電圧や熱処理などの条件を変えることによ
り本発明を実施することができる。
０ｎｍ〜５００ｎｍの下部電極膜，膜厚１０ｎｍの誘電
体初期層，膜厚４０ｎｍの第２誘電体膜，膜厚５０ｎｍ
〜３００ｎｍの上部電極を採用する構成を例に挙げて説
明したが，本発明はかかる例に限定されるものではな
く，各誘電体の膜厚や各電極の膜厚に応じて，基板に印
加する高周波電圧や熱処理などの条件を変えることによ
り本発明を実施することができる。
【００８６】また，上記実施の形態においては，キャパ
シタ構造をとる半導体装置としてＤＲＡＭを採用する構
成を例に挙げて説明したが，本発明はかかる例に限定さ
れるものではなく，例えばＦＲＡＭ等，高誘電体膜を絶
縁膜として使用するキャパシタ構造を有する半導体装置
であれば，本発明を実施することができる。
シタ構造をとる半導体装置としてＤＲＡＭを採用する構
成を例に挙げて説明したが，本発明はかかる例に限定さ
れるものではなく，例えばＦＲＡＭ等，高誘電体膜を絶
縁膜として使用するキャパシタ構造を有する半導体装置
であれば，本発明を実施することができる。
【００８７】
【発明の効果】本発明によれば，非酸化雰囲気中でかつ
低温の熱処理で，ペロブスカイト構造を有する誘電体膜
とルテニウム系電極との間に遷移層（ＢａＸＳｒＹＲｕ
ＺＴｉ Ｗ０３層）を形成することができるので，下部電
極やバリアメタルが過剰に酸化することなく，誘電体膜
と電極の間に良好な界面を得ることができる。この結
果，極薄の高誘電膜を使用しても誘電体膜からのリーク
電流が減少し良好な誘電体膜特性が得られる。
低温の熱処理で，ペロブスカイト構造を有する誘電体膜
とルテニウム系電極との間に遷移層（ＢａＸＳｒＹＲｕ
ＺＴｉ Ｗ０３層）を形成することができるので，下部電
極やバリアメタルが過剰に酸化することなく，誘電体膜
と電極の間に良好な界面を得ることができる。この結
果，極薄の高誘電膜を使用しても誘電体膜からのリーク
電流が減少し良好な誘電体膜特性が得られる。
【００８８】また，下部電極中に形成した混在領域を熱
処理することにより遷移層を下部電極上に自己整合的に
形成することができるため，遷移層をドライエッチング
せずに容易に下部電極を形成することができる。この結
果，遷移層のドライエッチング工程を省略して工程を簡
略化することができ，生産コストや歩留まりが向上す
る。
処理することにより遷移層を下部電極上に自己整合的に
形成することができるため，遷移層をドライエッチング
せずに容易に下部電極を形成することができる。この結
果，遷移層のドライエッチング工程を省略して工程を簡
略化することができ，生産コストや歩留まりが向上す
る。
【図１】本実施形態にかかる半導体製造装置の製造方法
に使用されるスパッタ装置の構成を示した断面図であ
る。
に使用されるスパッタ装置の構成を示した断面図であ
る。
【図２】本発明の第１の実施の形態にかかるＤＲＡＭの
製造工程を説明するための概略的な断面図である。
製造工程を説明するための概略的な断面図である。
【図３】本発明の第１の実施の形態における誘電体膜形
成時に印加した高周波電圧と各構成元素の逆スパッタ量
との関係を示した説明図である。
成時に印加した高周波電圧と各構成元素の逆スパッタ量
との関係を示した説明図である。
【図４】本発明の第１の実施の形態における誘電体膜形
成の初期層の状態を示した写真図である。
成の初期層の状態を示した写真図である。
【図５】本実施形態にかかる方法より形成された誘電体
初期層の誘電率と他の成膜方法により形成されたＢＳＴ
層の誘電率を比較した説明図である。
初期層の誘電率と他の成膜方法により形成されたＢＳＴ
層の誘電率を比較した説明図である。
【図６】本発明の第３の実施の形態にかかるＤＲＡＭの
製造工程を説明するための概略的な断面図である。
製造工程を説明するための概略的な断面図である。
【図７】本発明の第４の実施の形態にかかるＤＲＡＭの
製造工程を説明するための概略的な断面図である。
製造工程を説明するための概略的な断面図である。
【図８】本発明の第５の実施の形態にかかるＤＲＡＭの
製造工程を説明するための概略的な断面図である。
製造工程を説明するための概略的な断面図である。
【図９】本発明の第７の実施の形態にかかるＤＲＡＭの
製造工程を説明するための概略的な断面図である。
製造工程を説明するための概略的な断面図である。
【図１０】従来技術におけるＤＲＡＭの製造工程を説明
するための概略的な断面図である。
するための概略的な断面図である。
【図１１】従来技術におけるＤＲＡＭの製造工程を説明
するための概略的な断面図である。
するための概略的な断面図である。
１ シリコン基板 ６ 下部電極 ９ 誘電体初期層 １０ 遷移層 １１ 第２誘電体膜 １３ 上部電極初期層 １４ 第２遷移層 １５ 第２上部電極膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD21 FR01 JA06 JA13 JA14 JA15 JA38 JA40 JA43 MA06 MA17 PR21 PR22 PR33 PR34 PR36
Claims (11)
- 【請求項１】 白金，イリジウム，ルテニウムから成る
高融点貴金属群のうち少なくとも１種以上の材料から成
る複数の導電体電極と，非金属無機材料から成る誘電膜
とが積層されている半導体装置の製造方法において：第
１の導電体電極を形成する工程と；前記第１の導電体電
極の構成元素と第１の誘電体膜の構成元素とが混在する
第１の領域を形成する工程と；前記第１の混在領域を熱
処理して遷移層を形成する工程と；前記第１の導電体電
極上に前記第１の誘電体膜を形成する工程と；を含むこ
とを特徴とする，半導体装置の製造方法。 - 【請求項２】 前記第１の混在領域を形成する工程は，
前記第１の導電体電極が形成された前記半導体基板に高
周波電圧を印加した状態で，前記第１の導電体電極上に
前記第１の誘電体膜を形成する工程であることを特徴と
する，請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の混在領域を形成する工程は，
酸化性雰囲気中でおこなう工程であることを特徴とす
る，請求項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の導電体電極を形成する工程の
後に，前記第１の導電体電極上に第１の導電体酸化物膜
を形成する工程を含めることを特徴とする，請求項２に
記載の半導体装置の製造方法。 - 【請求項５】 前記第１の混在領域を形成する工程は，
前記第１の導電体電極に前記第１の誘電体の構成元素を
イオン注入する工程であることを特徴とする，請求項１
に記載の半導体装置の製造方法。 - 【請求項６】 前記遷移層を形成する工程は，非酸化雰
囲気で行われることを特徴とする，請求項１，２，３又
は４のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記遷移層を形成する工程は，５００℃
以下の酸化雰囲気で行われることを特徴とする，請求項
１，２，３又は４のいずれかに記載の半導体装置の製造
方法。 - 【請求項８】 前記半導体基板上に形成された前記第１
の誘電体膜上に第２の誘電体膜を形成する工程と，前記
第２の誘電体膜の構成元素と第２の導電体電極の構成元
素が混在する第２の領域を形成する工程と，前記第２の
混在領域を非酸化性雰囲気中で熱処理して遷移層を形成
する工程と，前記第２の誘電膜上に第２の導電体膜を形
成する工程と，を含むことを特徴とする，請求項１，
２，３，４，５，６又は７のいずれかに記載の半導体装
置の製造方法。 - 【請求項９】 前記第２の混在領域を形成する工程は，
前記第２の誘電膜を形成した前記半導体基板に高周波電
圧を印加した状態で前記第２の誘電体膜上に前記第２の
導電体電極を形成する工程であることを特徴とする，請
求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記第２の混在領域を形成する工程
は，酸化性雰囲気中でおこなう工程であることを特徴と
する，請求項８又は９に記載の半導体装置の製造方法。 - 【請求項１１】 前記第２の混在領域を形成する工程
は，前記第２の誘電膜上に前記第２の導電体電極の構成
元素をイオン注入する工程であることを特徴とする，請
求項８記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10183692A JP2000022105A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置の製造方法 |
| US09/291,306 US6403441B1 (en) | 1998-06-30 | 1999-04-15 | Method for fabricating storage capacitor using high dielectric constant material |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10183692A JP2000022105A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022105A true JP2000022105A (ja) | 2000-01-21 |
| JP2000022105A5 JP2000022105A5 (ja) | 2005-09-29 |
Family
ID=16140279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10183692A Pending JP2000022105A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2000022105A (ja) |
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|---|---|---|---|---|
| WO2001066834A2 (en) * | 2000-03-07 | 2001-09-13 | Symetrix Corporation | Chemical vapor deposition process for fabricating layered superlattice materials |
| US6762090B2 (en) | 2001-09-13 | 2004-07-13 | Hynix Semiconductor Inc. | Method for fabricating a capacitor |
| JP2007273892A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | 薄膜キャパシタおよびこれを有する半導体装置 |
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| KR100389913B1 (ko) * | 1999-12-23 | 2003-07-04 | 삼성전자주식회사 | 공정조건을 변화시키면서 화학기상 증착법으로 루테늄막을형성하는 방법 및 그에 의해 형성된 루테늄막 |
| US6617206B1 (en) * | 2000-06-07 | 2003-09-09 | Micron Technology, Inc. | Method of forming a capacitor structure |
| KR100396879B1 (ko) * | 2000-08-11 | 2003-09-02 | 삼성전자주식회사 | 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법 |
| KR100360413B1 (ko) * | 2000-12-19 | 2002-11-13 | 삼성전자 주식회사 | 2단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조방법 |
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| US7211199B2 (en) * | 2002-03-15 | 2007-05-01 | The Trustees Of The University Of Pennsylvania | Magnetically-and electrically-induced variable resistance materials and method for preparing same |
| KR20210075401A (ko) | 2019-12-13 | 2021-06-23 | 삼성전자주식회사 | 커패시터 구조물 및 이를 포함하는 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2658819B2 (ja) | 1993-09-13 | 1997-09-30 | 日本電気株式会社 | 薄膜キャパシタ |
| JPH0982915A (ja) | 1995-09-18 | 1997-03-28 | Toshiba Corp | 半導体装置の製造方法 |
| US5612560A (en) * | 1995-10-31 | 1997-03-18 | Northern Telecom Limited | Electrode structure for ferroelectric capacitors for integrated circuits |
| JPH09246490A (ja) | 1996-03-11 | 1997-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100215861B1 (ko) * | 1996-03-13 | 1999-08-16 | 구본준 | 유전체 박막 제조방법 및 이를 이용한 반도체 장치제조방법 |
| US5807774A (en) | 1996-12-06 | 1998-09-15 | Sharp Kabushiki Kaisha | Simple method of fabricating ferroelectric capacitors |
| US6078072A (en) * | 1997-10-01 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor |
| US6010744A (en) * | 1997-12-23 | 2000-01-04 | Advanced Technology Materials, Inc. | Method for nucleation controlled chemical vapor deposition of metal oxide ferroelectric thin films |
-
1998
- 1998-06-30 JP JP10183692A patent/JP2000022105A/ja active Pending
-
1999
- 1999-04-15 US US09/291,306 patent/US6403441B1/en not_active Expired - Lifetime
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| US6762090B2 (en) | 2001-09-13 | 2004-07-13 | Hynix Semiconductor Inc. | Method for fabricating a capacitor |
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| US6403441B1 (en) | 2002-06-11 |
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