KR20210075401A - 커패시터 구조물 및 이를 포함하는 반도체 장치 - Google Patents
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Abstract
커패시터 구조물은 기판 상에 순차적으로 적층된 하부 전극, 시드막, 유전막 및 상부 전극을 포함할 수 있다. 상기 유전막은 3원계 금속산화물(ABO3)을 포함(A, B는 금속)할 수 있으며, 상기 시드막은 상기 유전막에 포함된 상기 3원계 금속산화물을 포함하되, 이보다 작은 산소 비율을 갖는 물질(ABO3-x)을 포함(x는 0보다 크고 3보다 작은 실수)할 수 있다.
Description
본 발명은 커패시터 구조물에 관한 것이다. 보다 상세하게 본 발명은 커패시터 구조물을 포함하는 반도체 장치에 관한 것이다.
디램(Dynamic random access memory: DRAM) 장치의 제조 공정에서, 기판상에 순차적으로 적층된 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터 구조물을 형성할 수 있다. 이때, 상기 커패시터 구조물의 전기적 특성을 향상시키기 위하여, 서로 다른 종류의 금속 산화물들을 포함하는 하부 전극막 상에 어닐링 공정을 수행함으로써, 상기 하부 전극이 3원계 금속산화물을 포함하도록 형성될 수 있으나, 상기 어닐링 공정에 의해 상기 하부 전극막이 휘발되어 제대로 형성되지 못하는 문제점이 있다.
본 발명의 일 과제는 향상된 전기적 특성을 갖는 커패시터 구조물을 제공하는 데 있다.
본 발명의 다른 과제는 향상된 전기적 특성을 갖는 반도체 장치를 제공하는 데 있다.
상술한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물에 있어서, 상기 커패시터 구조물은 기판 상에 순차적으로 적층된 하부 전극, 시드막, 유전막 및 상부 전극을 포함할 수 있다. 상기 유전막은 3원계 금속산화물(ABO3)을 포함(A, B는 금속)할 수 있으며, 상기 시드막은 상기 유전막에 포함된 상기 3원계 금속산화물을 포함하되, 이보다 작은 산소 비율을 갖는 물질(ABO3-x)을 포함(x는 0보다 크고 3보다 작은 실수)할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터 구조물에 있어서, 상기 커패시터 구조물은 기판 상에 순차적으로 적층된 하부 전극, 시드막, 유전막 및 상부 전극을 포함할 수 있다. 상기 유전막은 티타늄산스트론튬(SrTiO3), 티타늄산바륨(BaTiO3) 또는 티타늄산칼슘(CaTiO3)을 포함할 수 있고, 상기 시드막은 상기 유전막보다 작은 산소 비율을 갖는 티타늄산스트론튬(SrTiO3-x), 티타늄산바륨(BaTiO3-x) 또는 티타늄산칼슘(CaTiO3-x)을 포함(x는 0보다 크고 3보다 작은 실수)할 수 있으며, 상기 유전막은 페로브스카이트(Perovskite) 구조를 가질 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치에 있어서, 상기 반도체 장치는 기판 상부에서 상기 기판 상면에 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 게이트 구조물들, 상기 게이트 구조물들 상에서 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 비트 라인 구조물, 상기 비트 라인 구조물에 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그, 금속 실리사이드 패턴 및 상부 콘택 플러그를 포함하는 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물의 상면에 접촉하는 커패시터 구조물을 포함할 수 있다. 상기 커패시터 구조물은 순차적으로 적층된 하부 전극, 시드막, 유전막 및 상부 전극을 포함할 수 있고, 상기 유전막은 3원계 금속산화물(ABO3)을 포함(A, B는 금속)할 수 있으며, 상기 시드막은 상기 유전막에 포함된 상기 3원계 금속산화물을 포함하되, 이보다 작은 산소 비율을 갖는 물질(ABO3-x)을 포함(x는 0보다 크고 3보다 작은 실수)할 수 있다.
예시적인 실시예들에 따른 커패시터 구조물의 제조 공정에 있어서, 상기 커패시터 구조물은 기판 상에 순차적으로 적층된 하부 전극, 시드막, 유전막 및 상부 전극을 포함하도록 형성될 수 있으며, 상기 하부 전극은 예비 하부 전극 구조물 및 캐핑막을 순차적으로 형성한 후 이들에 대해 어닐링 공정을 수행함으로써 형성될 수 있다. 이때, 상기 예비 하부 전극 구조물은 이의 상부에 형성된 상기 캐핑막에 의해 커버될 수 있으므로 상기 어닐링 공정에 의해 휘발되지 않을 수 있으며, 이에 따라 상기 하부 전극이 보다 효과적으로 형성될 수 있다.
도 1 내지 도 6은 예시적인 실시예들에 따른 커패시터 구조물의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 7 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 7 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
이하에서는, 기판(10) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하기로 한다.
도 1 내지 도 6은 예시적인 실시예들에 따른 커패시터 구조물의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 상에 콘택 플러그(20)를 형성한 후, 콘택 플러그(20)의 측벽을 둘러싸는 제1 층간 절연막(30)을 형성할 수 있다.
기판(10)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(10) 상에는 각종 소자들(도시되지 않음), 예를 들어, 액티브 패턴, 게이트 구조물, 비트 라인 구조물, 소스/드레인 층 등이 형성될 수 있다. 이때, 상기 각종 소자들은 제1 층간 절연막(30)에 의해 커버될 수 있으며, 콘택 플러그(20)는 상기 소스/드레인 층에 전기적으로 연결될 수 있다. 제1 층간 절연막(30)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(20)는 기판(10) 상에 콘택 플러그 막(도시되지 않음) 및 상기 콘택 플러그 막을 부분적으로 커버하는 식각 마스크(도시되지 않음)를 순차적으로 형성한 후, 상기 식각 마스크를 사용하는 식각 공정을 수행함으로써 형성될 수 있으며, 이후 기판(10) 상에 콘택 플러그(20)의 상면 및 측벽을 커버하는 제1 층간 절연막(30)을 형성할 수 있다.
이와는 달리, 콘택 플러그(20)는 기판(10) 상에 리세스(도시되지 않음)를 포함하는 제1 층간 절연막(30)을 형성하고, 상기 리세스를 채우는 콘택 플러그 막(도시되지 않음)을 충분한 높이로 형성한 후, 제1 층간 절연막(30)의 상면이 노출될 때까지 상기 콘택 플러그 막의 상부를 평탄화함으로써 형성될 수도 있다.
예시적인 실시예들에 있어서, 콘택 플러그(20)는 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 2를 참조하면, 콘택 플러그(20)의 상면과 접촉하는 예비 하부 전극 구조물(50)을 형성할 수 있다.
예비 하부 전극 구조물(50)은 콘택 플러그(20) 및 제1 층간 절연막(30) 상에 제1 산화막, 예비 하부 전극막 및 제2 산화막을 순차적으로 적층한 후, 이들을 각각 패터닝함으로써 형성될 수 있다. 이에 따라, 상기 제1 산화막, 상기 예비 하부 전극막 및 상기 제2 산화막은 각각 제1 산화 패턴(43), 예비 하부 전극 패턴(45) 및 제2 산화 패턴(47)으로 변환될 수 있으며, 이들은 함께 예비 하부 전극 구조물(50)을 형성할 수 있다.
순차적으로 적층된 상기 각 제1 산화막, 예비 하부 전극막 및 제2 산화막은 예를 들어, CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
한편, 도면 상에서는 예비 하부 전극 구조물(50)이 콘택 플러그(20)의 상면 및 제1 층간 절연막(30)의 상면 일부를 커버하도록 형성된 것이 도시되고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 예비 하부 전극 구조물(50)은 콘택 플러그(20)의 상면만을 커버하도록 형성될 수도 있다.
제1 및 제2 산화 패턴들(43, 47)은 서로 동일한 물질을 포함할 수 있으며, 예비 하부 전극 패턴(45)은 이들과 서로 다른 물질을 포함할 수 있다. 각 제1 및 제2 산화 패턴들(43, 47)은 예를 들어, 산화스트론튬(SrO)과 같은 산화물을 포함할 수 있으며, 예비 하부 전극 패턴(45)은 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 이리듐(Ir) 등과 같은 금속을 포함할 수 있다. 일 실시예에 있어서, 각 제1 및 제2 산화 패턴들(43, 47)은 산화바륨(BaO) 또는 산화칼슘(CaO)과 같은 산화물을 포함할 수도 있다.
예시적인 실시예들에 있어서, 순차적으로 적층된 제1 산화 패턴(43), 예비 하부 전극 패턴(45) 및 제2 산화 패턴(47)은 서로 동일한 두께를 갖도록 형성될 수 있다. 이와는 달리, 제1 및 제2 산화 패턴들(43, 47)은 서로 동일한 두께를 갖도록 형성되되, 이들은 각각 예비 하부 전극 패턴(45)보다 작은 두께를 갖도록 형성될 수도 있다.
도 3을 참조하면, 제1 층간 절연막(30)의 상면, 및 예비 하부 전극 구조물(50)의 상면 및 측벽을 커버하는 캐핑막(60)을 컨포멀하게 형성할 수 있다.
캐핑막(60)은 예를 들어, 티타늄 산화물(TiO2)와 같은 산화물을 포함할 수 있다.
도 4를 참조하면, 캐핑막(60) 상에 어닐링(annealing) 공정을 수행함으로써 순차적으로 적층된 시드막(65) 및 하부 전극(50)을 형성할 수 있다.
구체적으로, 상기 어닐링 공정이 수행될 때, 제1 및 제2 산화 패턴들(43, 47)은 예비 하부 전극 패턴(45)으로 산소(O)를 공급하는 역할을 수행할 수 있고, 예비 하부 전극 패턴(45)은 제1 및 제2 산화 패턴들(43, 47)으로 루테늄(Ru), 몰리브덴(Mo), 코발트(Co) 또는 이리듐(Ir)을 공급하는 역할을 수행할 수 있으며, 이에 따라 순차적으로 적층된 제1 산화 패턴(43), 예비 하부 전극 패턴(45) 및 제2 산화 패턴(47)은 서로 동일한 3원계 금속산화물을 포함하도록 변환될 수 있다. 상기 어닐링 공정이 수행된 후, 순차적으로 적층된 제1 산화 패턴(43), 예비 하부 전극 패턴(45) 및 제2 산화 패턴(47)은 함께 하부 전극(50)을 형성할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(50)은 페로브스카이트(Perovskite) 구조를 갖는 3원계 금속산화물(ABO3) 예를 들어, 루테늄산스트론튬(SrRuO3), 몰리브덴산스트론튬(SrMoO3), 코발트산스트론튬(SrCoO3), 이리듐산스트론튬(SrIrO3), 루테늄산바륨(BaRuO3), 몰리브덴산바륨(BaMoO3), 코발트산바륨(BaCoO3), 이리듐산바륨(BaIrO3), 루테늄산칼슘(CaRuO3), 몰리브덴산칼슘(CaMoO3), 코발트산칼슘(CaCoO3) 또는 이리듐산칼슘(CaIrO3)을 포함할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(55)에 포함된 산소의 비율은 상부 및 하부에 비해 중앙부에서 가장 클 수 있다. 일 실시예에 있어서, 하부 전극(55)에 포함된 산소의 비율은 상기 하부에 비해 상기 상부에서 더 클 수 있다.
도면 상에서는 필라형(pillar) 하부 전극(50)이 형성된 것을 도시하고 있으나, 본 발명은 반드시 이에 한정되지 않으며, 실린더형(cylindrical) 하부 전극(50)이 형성될 수도 있다.
한편, 제1 및 제2 산화 패턴들(43, 47)은 캐핑막(60)으로 스트론튬(Sr), 바륨(Ba) 또는 칼슘(Ca)을 공급하는 역할을 수행할 수도 있으며, 이에 따라 캐핑막(60)은 3원계 금속 산화물을 포함하는 시드막(65)으로 변환될 수 있다. 다만, 상기 어닐링 공정이 수행될 때, 캐핑막(60)에 포함된 산소(O) 성분이 제1 및 제2 산화막들(43, 47)로 확산될 수 있으므로, 시드막(65)은 페로브스카이트 구조를 이루는 3원계 금속산화물(ABO3)보다 작은 산소 비율을 가질 수 있다.
예시적인 실시예들에 있어서, 시드막(65)은 페로브스카이트 구조를 이루는 3원계 금속산화물(ABO3)보다 작은 산소 비율을 갖는 물질 예를 들어, 티타늄산스트론튬(SrTiO3-x), 티타늄산바륨(BaTiO3-x) 또는 티타늄산칼슘(CaTiO3-x)을 포함할 수 있다.
예시적인 실시예들에 있어서, 시드막(65)에 포함된 산소의 비율은 하부 전극(55)에 가까운 부분이 이로부터 먼 부분에 비해 더 작을 수 있다.
도 5를 참조하면, 시드막(65) 상에 유전막(70)을 컨포멀하게 형성할 수 있다.
예시적인 실시예들에 있어서, 유전막(70)은 페로브스카이트 구조를 이루는 3원계 금속산화물(ABO3) 예들 들어, 티타늄산스트론튬(SrTiO3), 티타늄산바륨(BaTiO3) 또는 티타늄산칼슘(CaTiO3)을 포함할 수 있다.
이때, 유전막(70)은 이와 실질적으로 동일한 물질을 포함하는 시드막(65) 상에 형성될 수 있으므로, 서로 다른 물질을 포함하는 막 상에 형성되는 경우에 비해 보다 효과적으로 형성될 수 있다. 즉, 유전막(70)은 시드막(65) 상에 어닐링 공정을 수행하지 않고 예를 들어, CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등과 같은 증착 공정만을 수행함으로써 형성될 수 있으며, 혹은 상대적으로 낮은 온도 조건의 어닐링 공정만을 수행함으로써 형성될 수도 있다.
도면 상에서는, 유전막(70)이 시드막(65)과 실질적으로 동일한 두께를 갖도록 형성된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 유전막(70)은 시드막(65)보다 작거나 큰 두께를 갖도록 형성될 수도 있다.
도 6을 참조하면, 유전막(70) 상에 상부 전극(80)을 형성함으로써, 기판(10) 상에 순차적으로 적층된 하부 전극(55), 시드막(65), 유전막(70) 및 상부 전극(80)을 포함하는 커패시터 구조물(90)을 완성할 수 있으며, 이후 커패시터 구조물(90)을 커버하는 제2 층간 절연막(95)을 형성할 수 있다.
상부 전극(80)은 예를 들어, 도핑된 폴리실리콘 및 금속을 포함하도록 형성될 수 있으며, 제2 층간 절연막(95)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 바와 같이, 커패시터 구조물(90)은 기판(10) 상에 순차적으로 적층된 하부 전극(55), 시드막(65), 유전막(70) 및 상부 전극(80)을 포함할 수 있으며, 하부 전극(55)은 예비 하부 전극 구조물(50) 및 캐핑막(60)을 순차적으로 형성한 후 이들에 대해 어닐링 공정을 수행함으로써 형성될 수 있다. 이때, 예비 하부 전극 구조물(50)은 이의 상부에 형성된 상기 캐핑막(60)에 의해 커버될 수 있으므로 상기 어닐링 공정에 의해 휘발되지 않을 수 있으며, 이에 따라 하부 전극(55)이 보다 효과적으로 형성될 수 있다.
한편, 예비 하부 전극 구조물(50)은 순차적으로 적층된 제1 산화 패턴(43), 예비 하부 전극 패턴(45) 및 제2 산화 패턴(47)을 포함할 수 있다. 이때, 제1 및 제2 산화 패턴들(43, 47)은 상기 어닐링 공정이 수행될 때, 예비 하부 전극 패턴(45)으로 산소(O)를 공급하는 역할을 수행할 수 있고, 예비 하부 전극 패턴(45)은 각 제1 및 제2 산화 패턴들(43, 47)으로 루테늄(Ru), 몰리브덴(Mo), 코발트(Co) 또는 이리듐(Ir)을 공급하는 역할을 수행할 수 있으므로, 이들은 함께 3원계 금속산화물을 포함하는 하부 전극(55)으로 효과적으로 변환될 수 있다.
이에 더하여, 제1 및 제2 산화 패턴들(43, 47)은 캐핑막(60)으로 스트론튬(Sr), 바륨(Ba) 또는 칼슘(Ca)을 공급하는 역할을 수행할 수 있으며, 이에 따라 캐핑막(60)은 3원계 금속 산화물을 포함하는 시드막(65)으로 변환될 수 있다. 이에 따라, 유전막(70)은 이와 실질적으로 동일한 물질을 포함하는 시드막(65) 상에 형성될 수 있으므로, 서로 다른 물질을 포함하는 막 상에 형성되는 경우에 비해 보다 효과적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 시드막(65) 및 유전막(70)은 실질적으로 동일한 3원계 금속산화물을 포함할 수 있고, 하부 전극(50)은 이들과 서로 다른 3원계 금속산화물을 포함할 수 있다. 일 실시예에 있어서, 시드막(65)에 포함된 3원계 금속산화물은 유전막(70)에 포함된 3원계 금속산화물보다 작은 산소 비율을 가질 수 있다.
도 7 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 7, 9, 17 및 23은 평면도들이고, 도 8, 10-16, 18-22 및 24는 단면도들이다. 이때, 도 8, 10-16, 18-22 및 24은 대응하는 각 평면도들의 A-A'선 및 B-B'선을 따라 절단한 단면도들을 포함한다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 이들에 대한 반복적인 설명은 생략한다.
도 7 및 8을 참조하면, 기판(100) 상에 액티브 패턴(105)을 형성하고, 액티브 패턴(105)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(105)은 기판(100) 상면에 평행하며 서로 직교하는 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 액티브 패턴들(105)은 기판(100) 상면에 평행하며 상기 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 연장될 수 있다.
액티브 패턴(105)은 기판(100) 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 소자 분리 패턴(110)은 상기 제1 리세스를 채우는 소자 분리막을 기판(100) 상에 형성한 후, 액티브 패턴(105)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
이후, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 액티브 패턴(105) 및 소자 분리막 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제2 리세스를 형성할 수 있다.
도 9 및 도 10을 참조하면, 상기 제2 리세스 내부에 게이트 구조물(160)을 형성하고, 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 구조물(160) 상에 절연막 구조물(200), 제1 도전막(210) 및 제1 식각 마스크(220)를 순차적으로 형성한 후, 제1 식각 마스크(220)를 사용하는 식각 공정을 수행하여 하부의 제1 도전막(210) 및 절연막 구조물(200)을 식각함으로써 액티브 패턴(105)을 노출시키는 제1 개구(230)를 형성할 수 있다.
게이트 구조물(160)은 상기 제2 리세스에 의해 노출된 액티브 패턴(105)의 표면 상에 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 게이트 전극(140), 및 게이트 전극(140) 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(150)를 포함하도록 형성될 수 있다. 이때, 게이트 구조물(160)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(130)은 상기 제2 리세스에 의해 노출된 액티브 패턴(105)에 대한 열산화 공정을 통해 형성될 수 있으며, 이에 따라 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
게이트 전극(140)은 상기 제2 리세스를 채우는 게이트 전극막을 게이트 절연막(130) 및 소자 분리 패턴(110) 상에 형성한 후, 상기 게이트 전극막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 게이트 전극(140)은 상기 제2 리세스의 하부에 형성될 수 있다. 상기 게이트 전극막은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다.
게이트 마스크(150)는 상기 제2 리세스의 나머지 부분을 채우는 게이트 마스크 막을 게이트 전극(140), 게이트 절연막(130), 및 소자 분리 패턴(110) 상에 형성한 후, 소자 분리 패턴(110)의 상면이 노출될 때까지 상기 게이트 마스크 막 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 게이트 마스크(150)는 상기 제2 리세스의 상부에 형성될 수 있다. 상기 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있다. 제1 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 제3 절연막(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
제1 도전막(210)은 예를 들어 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있으며, 제1 식각 마스크(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
상기 식각 공정 시, 제1 개구(230)에 의해 노출된 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 게이트 마스크(150)의 상부도 식각되어 이들 상면에 제3 리세스(230)가 형성될 수 있다. 즉, 제1 개구(230)의 저면은 제3 리세스(230)로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(230)는 상기 제3 방향으로 연장되는 각 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제1 개구(230)를 채우는 제2 도전막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 액티브 패턴(105), 소자 분리 패턴(110), 게이트 마스크(150), 및 제1 식각 마스크(220) 상에 제1 개구(230)를 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막(240)은 제1 도전막(210)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 서로 이격되도록 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있으며, 이에 따라 제1 도전막(210)과 병합될 수도 있다.
도 11을 참조하면, 제1 식각 마스크(220)를 제거한 후, 제1 및 제2 도전막들(210, 240) 상에 제3 도전막(250), 배리어 막(270), 제1 금속막(280), 및 제1 캐핑막(290)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(250)은 제1 및 제2 도전막들(210, 240)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 즉, 제3 도전막(250)은 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있으며, 이에 따라 제1 및 제2 도전막들(210, 240)과 병합될 수도 있다.
배리어 막(270)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다. 제1 금속막(280)은 예를 들어, 텅스텐(W)과 같은 금속을 포함하도록 형성될 수 있다. 제1 캐핑막(290)은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 12를 참조하면, 제1 캐핑막(290)을 식각하여 제1 캐핑 패턴(295)을 형성하고, 이를 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 및 제2 도전막들(210, 240)을 순차적으로 식각할 수 있으며, 이때 절연막 구조물(200)의 최상층에 형성된 제3 절연막(190)도 식각될 수 있다.
이에 따라, 제1 개구(230) 내의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150) 상에는 순차적으로 적층된 제2 도전 패턴(245), 제3 도전 패턴(255), 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패턴(195), 제1 도전 패턴(215), 제3 도전 패턴(255), 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있다.
이때, 제1 내지 제3 도전막들(210, 240, 250)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제2 및 제3 도전 패턴들(245, 255), 및 제1 및 제3 도전 패턴들(215, 255)은 각각 하나의 도전 패턴 구조물(265)을 형성할 수 있다. 이후에서는, 순차적으로 적층된 도전 패턴 구조물(265), 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)을 비트 라인 구조물(305)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(305)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 13을 참조하면, 비트 라인 구조물(305)을 커버하는 제1 스페이서 막(310)을 제1 개구(230)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면, 제1 개구(230)의 측벽, 및 제2 절연막(180) 상에 형성한 후, 제1 스페이서 막(310) 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
제1 스페이서 막(310)은 제2 절연막(180) 상에 형성된 비트 라인 구조물(305) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있다. 제1 스페이서 막(310)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 제5 절연막은 제1 개구(230)를 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 제1 스페이서 막(310)의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 제1 스페이서 막(310) 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(320, 330)을 형성할 수 있다.
도 14를 참조하면, 노출된 제1 스페이서 막(310) 표면, 및 제1 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(320, 330) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제2 스페이서(340)를 제1 스페이서 막(310) 표면, 및 제4 및 제5 절연 패턴들(320, 330) 상에 형성할 수 있다.
제2 스페이서(340)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이후, 제1 캐핑 패턴(295) 및 제2 스페이서(340)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제2 개구(350)를 형성할 수 있으며, 제2 개구(350)에 의해 소자 분리 패턴(110) 상면 및 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(295) 상면 및 제2 절연막(180) 상면에 형성된 제1 스페이서 막(310) 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(305)의 측벽을 커버하는 제1 스페이서(315)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(305) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 절연 패턴 구조물을 형성할 수 있다.
도 15를 참조하면, 제1 캐핑 패턴(295)의 상면, 제1 스페이서(315)의 상면, 제2 스페이서(340)의 외측벽, 제4 및 제5 절연 패턴들(320, 330) 상면 일부, 제2 개구(350)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150)의 상면 상에 제3 스페이서 막(370)을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제3 스페이서(375)를 형성할 수 있다.
이때, 비트 라인 구조물(305)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(315, 340, 375)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
이후, 식각 공정을 통해 액티브 패턴(105) 상부를 더 식각함으로써, 제2 개구(350)에 연통하는 제4 리세스(390)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정을 통해 수행될 수 있다. 상기 습식 식각 공정 시, 액티브 패턴(105) 상부에 인접하는 소자 분리 패턴(110) 상부도 함께 식각될 수 있으나, 이들과 식각 선택비를 갖는 물질, 예를 들어 질화물을 포함하는 제3 스페이서(375), 제1 캐핑 패턴(295), 게이트 마스크(150)은 거의 식각되지 않을 수 있다.
도 16을 참조하면, 제2 개구(350) 및 제4 리세스(390)를 채우는 하부 콘택 플러그 막(400)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(295)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(400)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 비트 라인 구조물들(305)에 의해 서로 이격되도록 복수 개로 형성될 수 있다.
도 17 및 도 18을 참조하면, 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제3 개구들을 포함하는 제4 마스크(도시되지 않음)를 제1 캐핑 패턴(295) 및 하부 콘택 플러그 막(400) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(400)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 기판(100) 상면에 수직한 수직 방향으로 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정이 수행됨에 따라, 비트 라인 구조물들(305) 사이에 게이트 구조물(160)의 게이트 마스크(150) 상면을 노출시키는 제4 개구가 형성될 수 있으며, 상기 제4 마스크를 제거한 후 상기 제4 개구를 채우는 제2 캐핑 패턴(410)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(410)은 비트 라인 구조물들(305) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 비트 라인 구조물들(305) 사이에서 상기 제2 방향으로 연장되는 하부 콘택 플러그 막(400)이 제2 캐핑 패턴들(410)에 의해 상기 제2 방향을 따라 서로 이격된 복수의 하부 콘택 플러그들(405)로 변환될 수 있다.
도 19를 참조하면, 하부 콘택 플러그(405)의 상부를 제거하여 비트 라인 구조물(305)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부를 노출시킨 후, 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(340, 375)의 상부를 제거할 수 있으며, 이후 하부 콘택 플러그(405)의 상부를 추가적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(405)의 상면은 제2 및 제3 스페이서들(340, 375)의 최상면보다 낮아질 수 있다.
도 20을 참조하면, 비트 라인 구조물(305), 상기 예비 스페이서 구조물, 제1 및 제2 캐핑 패턴들(295, 410) 및 하부 콘택 플러그(405) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(305)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(315, 340, 375)을 커버하는 제4 스페이서(425)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(405)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(405)의 상면에 금속 실리사이드 패턴(435)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴들(435)은 제1 및 제2 캐핑 패턴들(295, 410), 제4 스페이서(425) 및 하부 콘택 플러그(405) 상에 제2 금속막을 형성하고 열처리한 후, 상기 제2 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다.
도 21을 참조하면, 제1 및 제2 캐핑 패턴들(295, 410), 제1 내지 제4 스페이서들(315, 340, 375, 425), 금속 실리사이드 패턴(435) 및 하부 콘택 플러그(405) 상에 상부 콘택 플러그 막(450)을 형성하고, 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그 막(450)의 상면은 제1 및 제2 캐핑 패턴들(295, 410)의 상면보다 높을 수 있다.
도 22를 참조하면, 상부 콘택 플러그 막(450)을 패터닝함으로써 제5 리세스를 형성한 후, 상기 제5 리세스를 채우면서 순차적으로 적층된 제6 및 제7 절연막들(480, 490)을 포함하는 제1 층간 절연막 구조물을 형성할 수 있다. 상기 제1 층간 절연막 구조물은 제2 캐핑 패턴(410) 상에도 순차적으로 적층될 수 있다.
상기 제5 리세스는 상부 콘택 플러그 막(450) 상부, 제1 캐핑 패턴(295) 상부, 및 제1, 제3 및 제4 스페이서들(315, 375, 425) 상부를 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(340)의 상면을 노출시킬 수 있다.
상기 제5 리세스가 형성됨에 따라서, 상부 콘택 플러그 막(450)은 상부 콘택 플러그(455)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(455)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(455)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
순차적으로 적층된 하부 콘택 플러그(405), 금속 실리사이드 패턴(435), 및 상부 콘택 플러그(455)는 함께 콘택 플러그 구조물을 형성할 수 있다.
이후, 노출된 제2 스페이서(340)를 제거하여, 상기 제5 리세스에 연통하는 에어 갭(345)를 형성할 수 있다. 제2 스페이서(340)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
제2 층간 절연막(480)은 갭필 특성이 낮은 물질을 사용하여 형성될 수 있으며, 이에 따라 상기 제5 리세스 하부의 에어 갭(345)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(345)은 에어 스페이서(345)로 지칭될 수도 있으며, 제1, 제3 및 제4 스페이서들(315, 375, 425)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(345)은 공기를 포함하는 스페이서일 수 있다.
도 23 및 도 24를 참조하면, 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
구체적으로, 상부 콘택 플러그들(455), 및 제6 및 제7 절연막들(480, 490) 상에 순차적으로 적층된 제1 산화 패턴, 예비 하부 전극 패턴 및 제2 산화 패턴을 포함하는 예비 하부 전극 구조물을 형성하고, 상기 예비 하부 전극 구조물 상에 캐핑막을 컨포멀하게 형성한 후, 이들에 대해 어닐링 공정을 수행함으로써 순차적으로 적층된 하부 전극(500) 및 시드막(510)을 형성할 수 있다.
이후, 시드막(500) 상에 유전막(520) 및 상부 전극(530)을 순차적으로 형성함으로써, 하부 전극(500), 시드막(510), 유전막(520) 및 상부 전극(530)을 포함하는 커패시터 구조물(540)을 형성할 수 있으며, 커패시터 구조물(540)을 커버하는 제2 층간 절연막(550)을 형성함으로써, 상기 반도체 장치를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 100: 기판
20: 콘택 플러그
30: 제1 층간 절연막 43: 제1 산화 패턴
45: 예비 하부 전극 패턴 47: 제2 산화 패턴
50: 예비 하부 전극 구조물 55, 500: 하부 전극
60: 캐핑막 65, 510: 시드막
70, 520: 유전막 80, 530: 상부 전극
90, 540: 커패시터 구조물 95, 550: 제2 층간 절연막
105: 액티브 패턴 110: 소자 분리 패턴
130: 게이트 절연막 140: 게이트 전극
150: 게이트 마스크 160: 게이트 구조물
170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 320, 330: 제1 내지 제5 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
215, 245, 255: 제1 내지 제3 도전 패턴
220: 제1 식각 마스크 230, 350: 제1 및 제2 개구
265: 도전 구조물 270: 배리어 막
275: 배리어 패턴 280: 제1 금속막
285: 제1, 제2 금속 패턴 290: 캐핑막
295, 410: 제1 및 제2 캐핑 패턴 305: 비트 라인 구조물
310, 370: 제1, 제3 스페이서 막
315, 340, 375, 425: 제1 내지 제4 스페이서
345: 에어 스페이서
390: 제4 리세스 400: 하부 콘택 플러그 막
405: 하부 콘택 플러그 435: 금속 실리사이드 패턴
450: 상부 콘택 플러그 막 455: 상부 콘택 플러그
480, 490: 제6 및 제7 절연막
30: 제1 층간 절연막 43: 제1 산화 패턴
45: 예비 하부 전극 패턴 47: 제2 산화 패턴
50: 예비 하부 전극 구조물 55, 500: 하부 전극
60: 캐핑막 65, 510: 시드막
70, 520: 유전막 80, 530: 상부 전극
90, 540: 커패시터 구조물 95, 550: 제2 층간 절연막
105: 액티브 패턴 110: 소자 분리 패턴
130: 게이트 절연막 140: 게이트 전극
150: 게이트 마스크 160: 게이트 구조물
170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 320, 330: 제1 내지 제5 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
215, 245, 255: 제1 내지 제3 도전 패턴
220: 제1 식각 마스크 230, 350: 제1 및 제2 개구
265: 도전 구조물 270: 배리어 막
275: 배리어 패턴 280: 제1 금속막
285: 제1, 제2 금속 패턴 290: 캐핑막
295, 410: 제1 및 제2 캐핑 패턴 305: 비트 라인 구조물
310, 370: 제1, 제3 스페이서 막
315, 340, 375, 425: 제1 내지 제4 스페이서
345: 에어 스페이서
390: 제4 리세스 400: 하부 콘택 플러그 막
405: 하부 콘택 플러그 435: 금속 실리사이드 패턴
450: 상부 콘택 플러그 막 455: 상부 콘택 플러그
480, 490: 제6 및 제7 절연막
Claims (10)
- 기판 상에 순차적으로 적층된 하부 전극, 시드막, 유전막 및 상부 전극을 포함하며,
상기 유전막은 3원계 금속산화물(ABO3)을 포함(A, B는 금속)하고,
상기 시드막은 상기 유전막에 포함된 상기 3원계 금속산화물을 포함하되, 이보다 작은 산소 비율을 갖는 물질(ABO3-x)을 포함(x는 0보다 크고 3보다 작은 실수)하는 커패시터 구조물. - 제1항에 있어서, 상기 각 유전막 및 시드막은 티타늄(Ti) 및 산소(O)를 포함하며, 이에 더하여 스트론튬(Sr), 바륨(Ba) 또는 칼슘(Ca)을 더 포함하는 커패시터 구조물.
- 제2항에 있어서, 상기 유전막은 티타늄산스트론튬(SrTiO3), 티타늄산바륨(BaTiO3) 또는 티타늄산칼슘(CaTiO3)을 포함하는 커패시터 구조물.
- 제3항에 있어서, 상기 시드막은 상기 유전막보다 작은 산소 비율을 갖는 티타늄산스트론튬(SrTiO3-x), 티타늄산바륨(BaTiO3-x) 또는 티타늄산칼슘(CaTiO3-x)을 포함하는 커패시터 구조물.
- 제1항에 있어서, 상기 하부 전극은 루테늄(Ru), 몰리브덴(Mo), 코발트(Co) 및 이리듐(Ir) 중의 하나, 및 산소(O)를 포함하며, 이에 더하여 스트론튬(Sr), 바륨(Ba) 또는 칼슘(Ca)을 더 포함하는 커패시터 구조물.
- 제5항에 있어서, 상기 하부 전극은 루테늄산스트론튬(SrRuO3), 몰리브덴산스트론튬(SrMoO3), 코발트산스트론튬(SrCoO3), 이리듐산스트론튬(SrIrO3), 루테늄산바륨(BaRuO3), 몰리브덴산바륨(BaMoO3), 코발트산바륨(BaCoO3), 이리듐산바륨(BaIrO3), 루테늄산칼슘(CaRuO3), 몰리브덴산칼슘(CaMoO3), 코발트산칼슘(CaCoO3) 또는 이리듐산칼슘(CaIrO3)을 포함하는 커패시터 구조물.
- 제6항에 있어서, 상기 하부 전극에 포함된 상기 산소의 비율은 상부 및 하부에 비해 중앙부에서 가장 큰 커패시터 구조물.
- 기판 상에 순차적으로 적층된 하부 전극, 시드막, 유전막 및 상부 전극을 포함하며,
상기 유전막은 티타늄산스트론튬(SrTiO3), 티타늄산바륨(BaTiO3) 또는 티타늄산칼슘(CaTiO3)을 포함하고,
상기 시드막은 상기 유전막보다 작은 산소 비율을 갖는 티타늄산스트론튬(SrTiO3-x), 티타늄산바륨(BaTiO3-x) 또는 티타늄산칼슘(CaTiO3-x)을 포함(x는 0보다 크고 3보다 작은 실수)하며,
상기 유전막은 페로브스카이트(Perovskite) 구조를 갖는 커패시터 구조물. - 제8항에 있어서, 상기 시드막은 페로브스카이트 구조를 갖지 않는 커패시터 구조물.
- 기판 상부에서 상기 기판 상면에 평행한 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격된 게이트 구조물들;
상기 게이트 구조물들 상에서 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격된 비트 라인 구조물;
상기 비트 라인 구조물에 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그, 금속 실리사이드 패턴 및 상부 콘택 플러그를 포함하는 콘택 플러그 구조물; 및
상기 콘택 플러그 구조물의 상면에 접촉하는 커패시터 구조물을 포함하며,
상기 커패시터 구조물은 순차적으로 적층된 하부 전극, 시드막, 유전막 및 상부 전극을 포함하고,
상기 유전막은 각각 3원계 금속산화물(ABO3)을 포함하고, 그리고
상기 시드막은 상기 유전막보다 작은 산소 비율을 갖는 3원계 금속산화물(ABO3-x)을 포함하는 반도체 장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230012876A (ko) * | 2021-07-16 | 2023-01-26 | 주식회사 키파운드리 | 반도체 소자의 ｍｉｍ 커패시터 및 그 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220199756A1 (en) * | 2020-12-23 | 2022-06-23 | Intel Corporation | Metal insulator metal (mim) capacitor or backend transistor having epitaxial oxide |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471364A (en) * | 1993-03-31 | 1995-11-28 | Texas Instruments Incorporated | Electrode interface for high-dielectric-constant materials |
| KR100235949B1 (ko) | 1996-06-27 | 1999-12-15 | 김영환 | 반도체 소자의 캐패시터 제조 방법 |
| US5807774A (en) | 1996-12-06 | 1998-09-15 | Sharp Kabushiki Kaisha | Simple method of fabricating ferroelectric capacitors |
| US6777248B1 (en) | 1997-11-10 | 2004-08-17 | Hitachi, Ltd. | Dielectric element and manufacturing method therefor |
| JP2000022105A (ja) | 1998-06-30 | 2000-01-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4011226B2 (ja) | 1999-03-17 | 2007-11-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR20020002722A (ko) | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 커패시터 제조 방법 |
| KR100431740B1 (ko) * | 2001-09-14 | 2004-05-17 | 주식회사 하이닉스반도체 | 고유전막을 구비한 반도체소자 및 그 제조 방법 |
| JP2004023042A (ja) | 2002-06-20 | 2004-01-22 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP4438963B2 (ja) | 2006-11-29 | 2010-03-24 | セイコーエプソン株式会社 | 強誘電体キャパシタ |
| KR20090051634A (ko) * | 2007-11-19 | 2009-05-22 | 삼성전자주식회사 | 캐패시터 및 그 제조 방법 |
| US7939442B2 (en) | 2009-04-10 | 2011-05-10 | Micron Technology, Inc. | Strontium ruthenium oxide interface |
| WO2010141668A2 (en) | 2009-06-03 | 2010-12-09 | Intermolecular, Inc. | Methods of forming strontium titanate films |
| JP5885150B2 (ja) * | 2011-05-19 | 2016-03-15 | 国立研究開発法人物質・材料研究機構 | 高誘電性ナノシート積層体、高誘電性ナノシート積層体、高誘電体素子、および高誘電体薄膜素子の製造方法 |
| US9062390B2 (en) * | 2011-09-12 | 2015-06-23 | Asm International N.V. | Crystalline strontium titanate and methods of forming the same |
| US10930751B2 (en) * | 2017-12-15 | 2021-02-23 | Micron Technology, Inc. | Ferroelectric assemblies |
| KR102404060B1 (ko) * | 2018-01-11 | 2022-06-02 | 삼성전자주식회사 | 캐패시터를 갖는 반도체 소자 및 그 형성 방법 |
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Cited By (1)
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| KR20230012876A (ko) * | 2021-07-16 | 2023-01-26 | 주식회사 키파운드리 | 반도체 소자의 ｍｉｍ 커패시터 및 그 제조 방법 |
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