KR20230136089A - 반도체 소자 제조 방법 - Google Patents

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KR20230136089A
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이양희
김혁민
박종혁
윤일영
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Abstract

본 발명의 실시예들에 따르면, 반도체 소자 제조 방법은 메모리 셀 영역 및 주변 회로 영역을 가지는 기판을 준비하는 것; 상기 기판의 상기 주변 회로 영역 상에 주변 회로 트랜지스터를 형성하는 것; 상기 기판의 상기 메모리 셀 영역 상에 배치되고, 하부 전극, 유전막, 및 상부 전극을 포함하는 커패시터 구조물을 형성하되, 상기 상부 전극은 금속층 및 상기 금속층과 상기 유전막 사이의 반도체 패턴을 포함하는 것; 상기 기판의 상기 주변 회로 영역 및 상기 메모리 셀 영역 상에 상기 커패시터 구조물을 덮는 층간 절연막을 형성하는 것;상기 기판의 주변 회로 영역 상에 제1 식각 공정을 수행하여, 상기 층간 절연막을 관통하는 주변 회로 콘택홀을 형성하는 것; 및 상기 기판의 상기 메모리 셀 영역 상에 제2 식각 공정을 수행하여, 상기 층간 절연막을 관통하고, 상기 상부 전극을 노출시키는 셀 콘택홀을 형성하는 것을 포함하되, 상기 제2 식각 공정은 상기 제1 식각 공정과 다른 조건에서 수행될 수 있다.

Description

반도체 소자 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 커패시터를 포함하는 메모리 소자의 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로, 반도체 소자의 고집적화가 가속화됨에 따라 단위 셀의 면적이 감소하고 있다. 따라서, 단위 셀 내에서 커패시터가 차지할 수 있는 면적도 줄어들고 있다. 예를 들어, 디램(DRAM)과 같은 반도체 소자는 집적도가 높아지면서 단위 셀의 면적은 줄어드는 반면, 필요한 정전 용량은 유지되거나 증가되고 있다. 이에 따라, 반도체 소자가 공간적 한계 및 디자인 룰(design rule)의 한계를 극복하고, 소형화되면서 향상된 전기적 특성을 가지는 것이 요구되고 있다.
본 발명이 해결하고자 하는 일 과제는, 향상된 전기적 특성을 갖는 반도체 소자의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는, 소형화된 반도체 소자의 제조 방법을 제공하는 것에 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따르면, 반도체 소자 제조 방법은 메모리 셀 영역 및 주변 회로 영역을 가지는 기판을 준비하는 것; 상기 기판의 상기 주변 회로 영역 상에 주변 회로 트랜지스터를 형성하는 것; 상기 기판의 상기 메모리 셀 영역 상에 배치되고, 하부 전극, 유전막, 및 상부 전극을 포함하는 커패시터 구조물을 형성하되, 상기 상부 전극은 금속층 및 상기 금속층과 상기 유전막 사이의 반도체 패턴을 포함하는 것; 상기 기판의 상기 주변 회로 영역 및 상기 메모리 셀 영역 상에 상기 커패시터 구조물을 덮는 층간 절연막을 형성하는 것;상기 기판의 주변 회로 영역 상에 제1 식각 공정을 수행하여, 상기 층간 절연막을 관통하는 주변 회로 콘택홀을 형성하는 것; 및 상기 기판의 상기 메모리 셀 영역 상에 제2 식각 공정을 수행하여, 상기 층간 절연막을 관통하고, 상기 상부 전극을 노출시키는 셀 콘택홀을 형성하는 것을 포함하되, 상기 제2 식각 공정은 상기 제1 식각 공정과 다른 조건에서 수행될 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자 제조 방법은 메모리 셀 영역 및 상기 메모리 셀을 둘러싸는 주변 회로 영역을 가지는 기판을 준비하는 것;상기 기판의 상기 메모리 셀 영역 상에 소자 분리막, 다이렉트 콘택들, 비트 라인들, 도전성 플러그들, 및 랜딩 패드들을 형성하는 것; 상기 기판의 상기 주변 회로 영역 상에 주변 회로 트랜지스터를 형성하는 것; 상기 기판의 상기 주변 회로 영역 상에 상기 주변 회로 트랜지스터를 덮는 절연층을 형성하는 것; 상기 절연층 내에 제공되고, 상기 주변 회로 트랜지스터에 연결되는 콘택 패턴을 형성하는 것; 상기 기판의 상기 메모리 셀 영역 상에 커패시터 구조물을 형성하되, 상기 커패시터 구조물은 하부 전극들, 상기 하부 전극들 상의 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 것; 상기 기판의 상기 주변 회로 영역 및 상기 메모리 셀 영역 상에 상기 상부 전극 및 상기 콘택 패턴을 덮는 층간 절연막을 형성하는 것; 상기 기판의 상기 주변 회로 영역 상에 제1 식각 공정을 수행하여, 상기 층간 절연막을 관통하는 주변 회로 콘택홀을 형성하는 것; 및 상기 기판의 상기 메모리 셀 영역 상에 제2 식각 공정을 수행하여, 상기 층간 절연막을 관통하고, 상기 상부 전극을 노출시키는 셀 콘택홀을 형성하는 것을 포함하되, 상기 제2 식각 공정은 상기 제1 식각 공정과 다른 조건에서 수행되고, 상기 상부 전극은 상기 유전막을 덮는 반도체 패턴; 및 상기 반도체 패턴 상의 금속층을 포함할 수 있다.
본 발명에 따르면, 셀 콘택홀들의 형성 공정은 주변 회로 콘택홀의 형성 공정과 별도의 공정에 의해 수행될 수 있다. 이에 따라, 커패시터 구조물의 상부 전극의 과도한 식각이 방지되고, 상부 전극이 비교적 작은 두께를 가질 수 있다. 이에 따라, 주변 회로 콘택 패턴이 상부 전극과 소정의 간격으로 이격되고, 주변 회로 콘택 패턴 및 상부 전극 사이의 전기적 간섭이 방지될 수 있다. 또한, 기판의 주변 회로 영역의 평면적이 감소하고, 반도체 소자가 소형화될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃을 설명하기 위한 평면도이다.
도 2는 도 1의 반도체 소자의 Ⅰ영역을 확대 도시한 도면이다.
도 3은 도 2의 반도체 소자의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 4a 내지 도 4j는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 첨부한 도면들을 참조하여, 본 발명의 개념에 따른 반도체 소자 및 반도체 소자의 제조 방법을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃을 설명하기 위한 평면도이다. 도 2는 도 1의 반도체 소자의 Ⅰ영역을 확대 도시한 도면이다. 도 3은 도 2의 반도체 소자의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 소자(1)는 기판(110)을 포함할 수 있다. 기판(110)은 평면적 관점에서 메모리 셀 영역(MCA) 및 주변 회로 영역(PCA)을 가질 수 있다. 반도체 소자(1)는 디램(DRAM)과 같은 메모리 소자일 수 있다. 기판(110)의 메모리 셀 영역(MCA)은 디램 소자의 휘발성 메모리 셀의 어레이 영역일 수 있다. 기판(110)의 주변 회로 영역(PCA)은 디램 소자의 코어 영역 또는 주변 회로 영역일 수 있다. 예를 들어, 기판(110)의 주변 회로 영역(PCA) 상에 메모리 셀 영역(MCA)의 메모리 셀 어레이에 신호 및/또는 전원을 전달하기 위한 주변 회로 트랜지스터(PG)가 형성될 수 있다. 일부 실시예들에서, 주변 회로 트랜지스터(PG)는 커맨드 디코더, 제어 로직, 어드레스 버퍼, 로우 디코더, 칼럼 디코더, 센스 앰프, 및/또는 데이터 입출력 회로와 같은 다양한 회로를 구성할 수 있다.
반도체 소자(1)는 소자 분리막(112), 복수의 워드 라인들(WL), 복수의 비트 라인들(BL), 및 다이렉트 콘택들(DC)을 포함할 수 있다. 소자 분리막(112)은 기판(110) 상에 제공되어, 복수의 제1 활성 영역들(AC1) 및 제2 활성 영역(AC2)을 정의할 수 있다. 소자 분리 트렌치(112T)는 기판(110) 상에 형성될 수 있다. 소자 분리 트렌치(112T) 내에 소자 분리막(112)이 배치될 수 있다. 소자 분리막(112)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 소자 분리막(112)에 의해 기판(110)의 메모리 셀 영역(MCA) 내에 복수의 제1 활성 영역들(AC1)이 정의되고, 기판(110)의 주변 회로 영역(PCA) 내에 제2 활성 영역(AC2)이 정의될 수 있다.
제1 방향(D1)은 기판(110)의 하면에 평행할 수 있다. 제2 방향(D2)은 기판(110)의 하면에 평행하되, 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 기판(110)의 하면에 평행하고, 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 제3 방향(D3)은 대각선 방향일 수 있다. 제4 방향(D4)은 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)과 교차할 수 있다. 제4 방향(D4)은 수직 방향일 수 있다.
복수의 제1 활성 영역들(AC1)은 평면적 관점에서 제3 방향(D3)과 나란한 장축들을 가질 수 있다. 복수의 워드 라인들(WL)이 복수의 제1 활성 영역들(AC1)을 가로질러 제1 방향(D1)을 따라 연장될 수 있다. 복수의 비트 라인들(BL)이 복수의 워드 라인들(WL) 상에서 제2 방향(D2)을 따라 연장될 수 있다. 복수의 비트 라인들(BL)은 복수의 다이렉트 콘택들(DC)을 통해 복수의 제1 활성 영역들(AC1)에 연결될 수 있다.
반도체 소자(1)는 베리드 콘택들(BC) 및 랜딩 패드들(LP)을 포함할 수 있다. 베리드 콘택들(BC)은 복수의 비트 라인들(BL) 사이에 배치될 수 있다. 예를 들어, 베리드 콘택들(BC) 각각은 복수의 비트 라인들(BL) 중 서로 이웃한 2개의 비트 라인들(BL) 사이에 배치될 수 있다. 베리드 콘택들(BC)은 평면적 관점에서 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 베리드 콘택들(BC) 상에 랜딩 패드들(LP)이 배치될 수 있다. 도 3과 같이 복수의 비트 라인들(BL) 상에 커패시터 구조물(180)이 제공될 수 있다. 커패시터 구조물(180)의 하부 전극들(181)은 베리드 콘택들(BC) 및 랜딩 패드들(LP)을 통해 제1 활성 영역들(AC1)과 전기적으로 연결될 수 있다. 랜딩 패드들(LP)은 베리드 콘택들(BC)과 수직적으로 오버랩될 수 있다. 예를 들어, 랜딩 패드들(LP)은 베리드 콘택들(BC)과 부분적으로 오버랩될 수 있다. 본 명세서에서 “수직적”은 제4 방향(D4)과 나란한 것을 의미할 수 있다.
기판(110)은 반도체 웨이퍼(wafer)일 수 있다. 기판(110)은 일 예로, 실리콘 또는 게르마늄과 같은 반도체 물질을 포함할 수 있다. 다른 예로, 기판(110)은 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및/또는 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또 다른 예로, 기판(110)은 SOI(silicon on insulator) 기판일 수 있다. 또한, 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 영역을 포함할 수 있다.
다이렉트 콘택들(DC)은 기판(110) 상에 제공될 수 있다. 기판(110)은 그 내부에 다이렉트 콘택홀들(DCH)을 가질 수 있고, 다이렉트 콘택들(DC)은 다이렉트 콘택홀들(DCH) 내에 제공될 수 있다. 다이렉트 콘택들(DC)은 복수의 제1 활성 영역들(AC1)에 연결될 수 있다. 다이렉트 콘택들(DC)은 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 다이렉트 콘택들(DC)은 폴리실리콘을 포함하고, 상기 폴리실리콘은 인(P), 비소(As), 비스무트(Bi), 및/또는 안티몬(Sb)과 같은 불순물을 상대적으로 높은 농도로 포함할 수 있다.
기판(110) 및 다이렉트 콘택들(DC) 상에 복수의 비트 라인들(BL)이 제2 방향(D2)을 따라 연장될 수 있다. 복수의 비트 라인들(BL)은 다이렉트 콘택들(DC)을 통해 제1 활성 영역들(AC1)에 연결될 수 있다. 복수의 비트 라인들(BL) 각각은 제1 하부 도전 패턴(132A), 제1 중간 도전 패턴(134A), 및 제1 상부 도전 패턴(136A)을 포함할 수 있다. 제1 하부 도전 패턴(132A), 제1 중간 도전 패턴(134A), 및 제1 상부 도전 패턴(136A)은 기판(110) 상에 적층될 수 있다. 제1 하부 도전 패턴(132A)은 도핑된 폴리실리콘을 포함할 수 있다. 제1 중간 도전 패턴(134A) 및 제1 상부 도전 패턴(136A)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 및/또는 이들의 조합을 포함할 수 있다. 일 예로, 제1 중간 도전 패턴(134A)은 TiN, TiSiN, 또는 이들의 조합을 포함하고, 제1 상부 도전 패턴(136A)은 텅스텐을 포함할 수 있다.
반도체 소자(1)는 복수의 절연 캡핑층들(140A) 및 비트 라인 스페이서들(150A)을 포함할 수 있다. 복수의 절연 캡핑층들(140A)은 복수의 비트 라인들(BL) 상에 제공되어, 복수의 비트 라인들(BL)을 덮을 수 있다. 복수의 절연 캡핑층들(140A)은 복수의 비트 라인들(BL) 상에서 제2 방향(D2)으로 연장될 수 있다. 복수의 비트 라인들(BL) 각각의 양 측벽들 상에 비트 라인 스페이서들(150A)이 배치될 수 있다. 비트 라인 스페이서들(150A)은 평면적 관점에서 제2 방향(D2)과 나란한 방향으로 연장될 수 있다. 비트 라인 스페이서들(150A) 중 몇몇의 비트 라인 스페이서들(150A)은 대응되는 다이렉트 콘택홀들(DCH)의 내부로 더 연장되어 상기 대응되는 다이렉트 콘택들(DC)의 양 측벽들을 덮을 수 있다.
다이렉트 콘택들(DC)은 복수의 다이렉트 콘택홀들(DCH) 내에 제공되며, 다이렉트 콘택들(DC)의 상면들은 기판(110)의 상면보다 높은 레벨에 제공될 수 있다. 예를 들어, 다이렉트 콘택들(DC)의 상면들은 제1 하부 도전 패턴(132A)의 상면과 동일한 레벨에 배치될 수 있고, 다이렉트 콘택들(DC)의 상면들은 대응되는 제1 중간 도전 패턴(134A)의 바닥면과 접촉할 수 있다. 또한, 다이렉트 콘택들(DC)의 바닥면들은 기판(110)의 상면보다 낮은 레벨에 배치될 수 있다. 어떤 구성 요소의 레벨은 수직적 레벨을 의미할 수 있다. 두 구성 요소들 사이의 레벨 차이는 제4 방향(D4)과 나란한 방향에서 측정될 수 있다.
반도체 소자(1)는 절연 펜스들(미도시) 및 도전 플러그들(152)을 포함할 수 있다. 절연 펜스들 및 도전 플러그들(152)은 복수의 비트 라인들(BL)의 사이에 제공되고, 제2 방향(D2)을 따라 일렬로 배치될 수 있다. 기판(110) 상에 리세스 부분들(RS)이 형성될 수 있다. 도전 플러그들(152)은 리세스 부분들(RS) 내에 제공되며, 제4 방향(D4)을 따라 연장될 수 있다. 제2 방향(D2)에서 도전 플러그들(152) 사이에 절연 펜스들이 배치될 수 있다. 도전 플러그들(152)은 절연 펜스들에 의해 서로 절연될 수 있다. 도 2의 베리드 콘택들(BC)은 도 3의 도전 플러그들(152)을 포함할 수 있다.
도전 플러그들(152) 상에 랜딩 패드들(LP)이 각각 형성될 수 있다. 도전 플러그들(152) 및 랜딩 패드들(LP) 사이에 금속 실리사이드막들(미도시)이 더 배치될 수 있다. 상기 금속 실리사이드막들은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드를 포함할 수 있다. 랜딩 패드들(LP) 각각은 제1 배리어막(162A) 및 제1 도전층(164A)을 포함할 수 있다. 제1 배리어막(162A)은 Ti 및/또는 TiN과 같은 도전 물질을 포함할 수 있다. 제1 도전층(164A)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 랜딩 패드들(LP)은 평면적 관점에서, 아일랜드, 원형 또는 타원형의 형상을 가질 수 있다. 예를 들어, 절연 패턴(도 3의 166)이 평면적 관점에서 랜딩 패드들(LD)을 둘러싸며 배치될 수 있다. 랜딩 패드들(LP)은 절연 패턴(166)에 의해 서로 전기적으로 절연될 수 있다.
반도체 소자(1)는 기판(110)의 주변 회로 영역(PCA) 상에 제공된 주변 회로 트랜지스터(PG)를 포함할 수 있다. 주변 회로 트랜지스터(PG)는 기판(110)의 제2 활성 영역(AC2) 상에 배치될 수 있다. 주변 회로 트랜지스터(PG)는 게이트 전극(PGS) 및 게이트 캡핑 패턴(140B)을 포함할 수 있다. 게이트 전극(PGS)은 제2 하부 도전 패턴(132B), 제2 중간 도전 패턴(134B), 및 제2 상부 도전 패턴(136B)을 포함할 수 있다. 제2 하부 도전 패턴(132B), 제2 중간 도전 패턴(134B), 및 제2 상부 도전 패턴(136B)은 기판(110)의 메모리 셀 영역(MCA) 상의 제1 하부 도전 패턴(132A), 제1 중간 도전 패턴(134A), 및 제1 상부 도전 패턴(136A)과 각각 동일한 물질을 포함할 수 있다. 게이트 캡핑 패턴(140B)은 게이트 전극(PGS) 상에 배치될 수 있다. 게이트 캡핑 패턴(140B)은 실리콘 질화물을 포함할 수 있다.
주변 회로 트랜지스터(PG)는 게이트 유전막(116)을 더 포함하고, 게이트 유전막(116)은 기판(110)의 제2 활성 영역(AC2) 및 게이트 전극(PGS) 사이에 배치될 수 있다. 게이트 유전막(116)은 고유전 물질을 포함할 수 있다. 상기 고유전 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 가질 수 있다.
반도체 소자(1)는 게이트 스페이서들(150B)을 더 포함할 수 있다. 게이트 스페이서들(150B)은 게이트 전극(PGS)의 양 측벽들을 덮을 수 있다. 게이트 스페이서들(150B)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
반도체 소자(1)는 제1 절연층(142), 제2 절연층(144), 및 콘택 패턴(CP)을 포함할 수 있다. 제1 절연층(142), 제2 절연층(144), 및 콘택 패턴(CP)은 기판(110)의 주변 회로 영역(PCA) 상에 배치될 수 있다. 제1 절연층(142)은 주변 회로 트랜지스터(PG)를 덮을 수 있다. 제2 절연층(144)은 제1 절연층(142) 상에 배치될 수 있다. 콘택 패턴(CP)은 기판(110)의 제1 및 제2 절연층들(142, 144) 내에 배치될 수 있다. 예를 들어, 콘택 패턴(CP)은 콘택홀(CPH) 내에 배치되고, 콘택홀(CPH)은 제1 및 제2 절연층들(142, 144)을 수직 방향으로 관통할 수 있다. 콘택 패턴(CP)은 제2 활성 영역(AC2) 상에 제공되고, 기판(110)의 제2 활성 영역(AC2)과 접속할 수 있다. 콘택 패턴(CP) 각각은 제2 배리어막(162B) 및 제2 도전층(164B)을 포함할 수 있다. 제2 배리어막(162B)은 메모리 셀 영역(MCA) 상의 제1 배리어막(162A)과 동일한 물질을 포함하고, 제2 도전층(164B)은 제1 도전층(164A)과 동일한 물질을 포함할 수 있다.
반도체 소자(1)는 상부 절연 패턴(170) 및 커패시터 구조물(180)을 포함할 수 있다. 상부 절연 패턴(170) 및 커패시터 구조물(180)은 기판(110)의 메모리 셀 영역(MCA) 상에 배치될 수 있다. 예를 들어, 상부 절연 패턴(170)은 절연 패턴(166) 상에 배치될 수 있다. 상부 절연 패턴(170)은 제2 절연층(144) 및 절연 패턴(166)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 절연 패턴(170)은 실리콘 질화물을 포함할 수 있다. 상부 절연 패턴(170)은 그 내부를 관통하는 개구부들을 가질 수 있고, 개구부들은 랜딩 패드들(LP)을 노출시킬 수 있다. 예를 들어, 개구부들 각각은 대응되는 제1 도전층(164A)을 노출시킬 수 있다.
커패시터 구조물(180)은 상부 절연 패턴(170) 상에 배치될 수 있다. 커패시터 구조물(180)은 복수의 하부 전극들(181), 유전막(183), 및 상부 전극(189)을 포함할 수 있다. 상부 전극(189)은 반도체 패턴(185) 및 금속층(187)을 포함할 수 있다. 커패시터 구조물(180)은 지지 패턴(SPT)을 더 포함할 수 있다.
하부 전극들(181)은 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 복수의 하부 전극들(181)은 필라(pillar) 형상 또는 실린더 형상을 가질 수 있다. 복수의 하부 전극들(181)의 바닥부들은 상부 절연 패턴(170)의 개구부들 내에 배치될 수 있다. 하부 전극들(181)은 예를 들어, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 및/또는 텅스텐(W)과 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 및/또는 텅스텐 질화물(WN)과 같은 도전성 금속 질화물, 및 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 및/또는 스트론튬 루테늄 산화물(SrRuO3)과 같은 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다.
하부 전극들(181)의 측벽들 상에 지지 패턴(SPT)이 배치될 수 있다. 지지 패턴(SPT)은 하부 전극들(181) 중 이웃한 2개의 하부 전극들(181) 사이에 제공되어, 이웃한 2개의 하부 전극들(181) 사이에 일정한 거리를 유지시킬 수 있다. 지지 패턴(SPT)은 하부 전극들(181)의 기울어짐 또는 쓰러짐을 방지할 수 있다. 지지 패턴(SPT)은 이웃한 2개의 하부 전극들(181) 사이에 복수개 제공될 수 있다. 복수의 지지 패턴들(SPT)은 이웃한 2개의 하부 전극들(181) 사이에서 수직적으로 이격 배치될 수 있다.
유전막(183)은 하부 전극들(181) 상에 배치될 수 있다. 유전막(183)은 하부 전극들(181) 측벽들, 지지 패턴들(SPT) 상면들 및 하면들, 및 상부 절연 패턴(170)의 상면 상에 제공될 수 있다. 유전막(183)은 하부 전극들(181) 측벽들, 지지 패턴들(SPT) 상면들 및 하면들, 상부 절연 패턴(170)의 상면들을 콘포말하게 덮을 수 있다. 유전막(183)은 단일층 또는 다중층일 수 있다. 유전막(183)은 금속 산화물, 페로브스카이트(perovskite) 구조의 유전물질, 및/또는 이들의 조합을 포함할 수 있다. 금속 산화물은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및/또는 TiO2를 포함할 수 있다. 페로브스카이트 구조의 유전물질은 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, 및/또는 PLZT을 포함할 수 있다.
반도체 패턴(185)은 하부 전극들(181)의 상면들 및 측벽들 상에 제공되고, 유전막(183)을 덮을 수 있다. 하부 전극들(181), 유전막(183), 및 반도체 패턴(185)은 메모리 셀 영역(MCA) 상에 제공되나, 주변 회로 영역(PCA) 상에 제공되지 않을 수 있다. 예를 들어, 하부 전극들(181), 유전막(183), 및 반도체 패턴(185)은 주변 회로 영역(PCA)과 평면적 관점에서 이격될 수 있다. 이에 따라, 반도체 패턴(185)의 상면은 수평한 방향으로 연장되고, 반도체 패턴(185)의 측면은 수직한 방향으로 연장될 수 있다.“수평적”은 기판(110)의 하면에 평행한 것을 의미할 수 있다. 예를 들어, 반도체 패턴(185)의 상면은 실질적으로 편평(flat)할 수 있다. 반도체 패턴(185)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물 및 금속 실리사이드 물질 중 적어도 어느 하나로 형성될 수 있다. 일 예로, 반도체 패턴(185)은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄을 포함할 수 있다.
금속층(187)이 반도체 패턴(185)의 상면 및 측면 상에 배치될 수 있다. 금속층(187)은 편평한 상면 및 수직한 측면을 포함할 수 있다. 일 예로, 금속층(187)은 텅스텐을 포함할 수 있으나, 이에 한정되는 것은 아니다. 금속층(187)의 단부는 제2 절연층(144)의 상면 상에 제공될 수 있다. 금속층(187)의 단부는 금속층(187)의 하부에 해당할 수 있다.
상부 전극(189)은 상부 수평부 및 측부를 포함할 수 있다. 상부 전극(189)의 상부 수평부는 최상부 지지 패턴(SPT)의 상면 및 하부 전극들(181)의 상면들 상에 제공되고, 상부 전극(189)의 상면을 포함할 수 있다. 상부 전극(189)의 상면은 금속층(187)의 상면일 수 있다. 상부 전극(189)은 상부 수평부는 대응되는 반도체 패턴(185)의 상부 및 금속층(187)의 상부를 포함할 수 있다. 상부 전극(189)의 측부는 지지 패턴들(SPT)의 측벽들 및 최외곽 하부 전극(181)의 외측벽 상에 제공되며, 상부 전극(189)의 측면을 포함할 수 있다. 상부 전극(189)의 측면은 금속층(187)의 측면을 포함할 수 있다. 상부 전극(189)의 측부는 대응되는 반도체 패턴(185)의 측부 및 금속층(187)의 측부를 포함할 수 있다. 상부 전극(189)의 측부는 기판(110)의 주변 회로 영역(PCA) 상에 제공될 수 있다. 일 예로, 상부 전극(189)의 측부는 "L"자 형상의 단면을 가질 수 있으나, 이에 제약되지 않는다.
상부 전극(189)의 두께(T)는 500Å 내지 1500Å일 수 있다. 이 때, 상부 전극(189)의 두께(T)는 하부 전극들(181)의 상면들과 수직적으로 오버랩되는 부분들에서 측정될 수 있다. 상부 전극(189)의 두께(T)는 반도체 패턴(185)의 두께 및 금속층(187)의 두께의 합일 수 있다. 상부 전극(189)의 측부의 두께는 상부 수평부의 두께와 실질적으로 동일할 수 있으나, 이에 제약되지 않는다. 상부 전극(189)의 두께(T)가 1500Å이하이므로, 상부 전극(189)의 측부의 두께가 감소될 수 있다. 이에 따라, 기판(110)의 주변 회로 영역(PCA)의 평면적이 감소하고, 반도체 소자(1)가 소형화될 수 있다.
반도체 소자(1)는 층간 절연막(190)을 포함할 수 있다. 층간 절연막(190)은 기판(110)의 메모리 셀 영역(MCA)과 주변 회로 영역(PCA) 상에 배치될 수 있다. 예를 들어, 층간 절연막(190)은 기판(110)의 메모리 셀 영역(MCA) 상에 배치되어, 금속층(187)을 덮을 수 있다. 층간 절연막(190)은 반도체 패턴(185)과 이격될 수 있다. 층간 절연막(190)은 기판(110)의 주변 회로 영역(PCA) 상에 배치되어, 제2 절연층(144)의 상면 및 콘택 패턴(CP)의 상면을 덮을 수 있다.
금속층(187)의 상면은 제2 절연층(144)의 상면 및 콘택 패턴(CP)의 상면과 다른 레벨에 제공되어, 메모리 셀 영역(MCA)과 및 주변 회로 영역(PCA) 사이에 단차가 형성될 수 있다. 층간 절연막(190)은 상기 단차를 평탄화 수 있다. 예를 들어, 기판(110)의 메모리 셀 영역(MCA) 상의 층간 절연막(190)의 두께는 기판(110)의 주변 회로 영역(PCA) 상의 층간 절연막(190)의 두께 보다 더 작을 수 있다. 기판(110)의 메모리 셀 영역(MCA) 상의 층간 절연막(190)의 상면은 기판(110)의 주변 회로 영역(PCA) 상의 층간 절연막(190)의 상면과 동일 또는 유사한 레벨에 제공될 수 있다.
반도체 소자(1)는 셀 콘택 패턴(MC) 및 주변 회로 콘택 패턴(PC)을 포함할 수 있다. 셀 콘택 패턴(MC)은 기판(110)의 메모리 셀 영역(MCA) 상에 및 층간 절연막(190) 내에 제공될 수 있다. 셀 콘택 패턴(MC)은 셀 콘택홀(198) 내에 제공되고, 셀 콘택홀(198)은 층간 절연막(190)을 관통할 수 있다. 셀 콘택 패턴(MC)은 상부 전극(189) 상에 제공되며, 상부 전극(189)과 전기적으로 연결될 수 있다. 일 예로, 셀 콘택 패턴(MC)은 상부 전극(189)의 일부를 더 관통하여, 셀 콘택 패턴(MC)의 바닥면은 상부 전극(189) 내에 제공될 수 있다. 예를 들어, 셀 콘택 패턴(MC)의 바닥면은 금속층(187) 내에 제공될 수 있다. 이와 달리, 셀 콘택 패턴(MC)은 금속층(187)을 관통하여, 셀 콘택 패턴(MC)의 바닥면은 반도체 패턴(185) 내에 제공될 수 있다. 셀 콘택 패턴(MC)은 상부 전극(189) 상에 복수개 제공될 수 있다. 복수의 셀 콘택 패턴들(MC) 각각은 제1 도전 배리어막(211) 및 제1 콘택 도전층(215)을 포함할 수 있다. 제1 도전 배리어막(211)은 셀 콘택홀들(198)의 바닥면 및 측면을 콘포말하게 덮을 수 있다. 제1 도전 배리어막(211)은 Ti 및/또는 TiN과 같은 금속 물질을 포함할 수 있다. 제1 콘택 도전층(215)은 제1 도전 배리어막(211) 상에 제공될 수 있다. 제1 콘택 도전층(215)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 예로, 제1 콘택 도전층(215)은 텅스텐 또는 텅스텐 합금을 포함할 수 있다.
주변 회로 콘택 패턴(PC)은 기판(110)의 주변 회로 영역(PCA) 상에 및 층간 절연막(190) 내에 제공될 수 있다. 주변 회로 콘택 패턴(PC)은 콘택 패턴(CP) 상에 제공될 수 있다. 예를 들어, 주변 회로 콘택 패턴(PC)은 층간 절연막(190)을 관통하여 콘택 패턴(CP)과 전기적으로 연결될 수 있다. 콘택 패턴(CP)의 바닥면은 콘택 패턴(CP)의 제2 배리어막(162B)의 상부와 접촉할 수 있다. 주변 회로 콘택 패턴(PC)의 상부는 제2 절연층(144) 내에 제공되고, 콘택 패드로 기능할 수 있다. 주변 회로 콘택 패턴(PC)은 제2 도전 배리어막(221) 및 제2 콘택 도전층(225)을 포함할 수 있다. 제2 도전 배리어막(221)은 주변 회로 콘택홀(199)의 바닥면 및 측면을 콘포말하게 덮을 수 있다. 제2 도전 배리어막(221은 Ti 및/또는 TiN과 같은 금속 물질을 포함할 수 있다. 제2 콘택 도전층(225)은 제2 도전 배리어막(221) 상에 제공될 수 있다. 제2 콘택 도전층(225)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 예로, 제2 콘택 도전층(225)은 텅스텐 또는 텅스텐 합금을 포함할 수 있다.
도 4a 내지 도 4j는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들도, 도 2의 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 설명은 생략한다.
도 4a를 참조하면, 메모리 셀 영역(MCA) 및 주변 회로 영역(PCA)을 갖는 기판(110)이 준비될 수 있다. 기판(110) 내에 소자 분리 트렌치(112T)가 형성될 수 있다. 소자 분리 트렌치(112T) 내에 절연 물질이 채워져, 소자 분리막(112)을 형성할 수 있다. 소자 분리막(112)에 의해 제1 활성 영역들(AC1) 및 제2 활성 영역(AC2)이 서로 분리될 수 있다. 제1 활성 영역들(AC1) 및 제2 활성 영역(AC2)은 기판(110)의 도핑된 영역들일 수 있다. 제1 활성 영역들(AC1)은 기판(110)의 메모리 셀 영역(MCA) 상에 형성되고, 제2 활성 영역(AC2)은 기판(110)의 주변 회로 영역(PCA) 상에 형성될 수 있다. 게이트 유전막(116)이 기판(110)의 주변 회로 영역(PCA) 상에 형성될 수 있다.
기판(110)의 일부가 제거되어, 다이렉트 콘택홀들(DCH)이 기판(110) 내에 형성될 수 있다. 다이렉트 콘택홀들(DCH)은 제1 활성 영역들(AC1)을 노출시킬 수 있다. 다이렉트 콘택홀들(DCH) 내에 도전 물질들이 제공되어, 다이렉트 콘택들(DC)을 형성할 수 있다. 다이렉트 콘택들(DC) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL) 각각은 제1 하부 도전 패턴(132A), 제1 중간 도전 패턴(134A), 및 제1 상부 도전 패턴(136A)을 포함할 수 있다. 절연 캡핑층들(140A)이 비트 라인들(BL) 상에 형성되어, 비트 라인들(BL)의 상면들을 덮을 수 있다.
게이트 전극(PGS)이 게이트 유전막(116) 상에 형성될 수 있다. 게이트 전극(PGS)은 제2 하부 도전 패턴(132B), 제2 중간 도전 패턴(134B), 및 제2 상부 도전 패턴(136B)을 포함할 수 있다. 제2 하부 도전 패턴(132B)은 제1 중간 도전 패턴(134A)과 단일 공정에 의해 형성될 수 있다. 제2 중간 도전 패턴(134B)은 제1 중간 도전 패턴(134A)과 단일 공정에 의해 형성될 수 있다. 제2 상부 도전 패턴(136B)은 제1 상부 도전 패턴(136A)과 단일 공정에 의해 형성될 수 있다. 게이트 캡핑 패턴(140B)이 게이트 전극(PGS) 상에 형성되어, 제2 상부 도전 패턴(136B)의 상면을 덮을 수 있다. 게이트 캡핑 패턴(140B)은 절연 캡핑층들(140A)과 단일 공정에 의해 형성될 수 있다. 제1 절연층(142)이 기판(110)의 주변 회로 영역(PCA) 상에 및 소자 분리막(112) 상에 형성되어, 게이트 전극(PGS)을 덮을 수 있다.
비트 라인 스페이서들(150A)이 기판(110)의 메모리 셀 영역(MCA) 상에 형성되고, 게이트 스페이서들(150B)이 기판(110)의 주변 회로 영역(PCA) 상에 형성될 수 있다. 비트 라인 스페이서들(150A)은 비트 라인들(BL)의 측벽들 및 절연 캡핑층들(140A)의 측벽들을 덮을 수 있다. 게이트 스페이서들(150B)은 게이트 전극(PGS)의 측벽들을 덮을 수 있다. 게이트 스페이서들(150B)은 비트 라인 스페이서들(150A)과 단일 공정에 의해 형성될 수 있다.
기판(110)의 메모리 셀 영역(MCA)에서, 절연 펜스들(미도시)이 비트 라인들(BL) 사이에 형성할 수 있다. 비트 라인들(BL) 사이 및 절연 펜스들 사이의 콘택 공간들(미도시)이 제공될 수 있다. 콘택 공간들 아래의 기판(110)의 부분들이 제거되어, 리세스 부분들(RS)을 형성할 수 있다. 리세스 부분들(RS)은 비트 라인들(BL)의 사이에서 제1 활성 영역들(AC1)을 노출시킬 수 있다. 리세스 부분들(RS) 및 콘택 공간들이 도전 물질로 채워져, 도전 플러그들(152)을 형성할 수 있다.
다음으로, 기판(110)의 주변 회로 영역(PCA)에서 제1 절연층(142)을 식각하여, 콘택홀(CPH)을 형성할 수 있다. 콘택홀(CPH)은 제2 활성 영역(AC2)을 노출시킬 수 있다. 콘택 패턴(CP)이 콘택홀(CPH) 내에 형성될 수 있다. 콘택 패턴(CP)을 형성하는 것은 제2 배리어막(162B)을 형성하는 것 및 제2 도전층(164B)을 형성하는 것을 포함할 수 있다.
기판(110)의 메모리 셀 영역(MCA)에서, 랜딩 패드들(LP)이 도전 플러그들(152) 상에 형성될 수 있다. 랜딩 패드들(LP)을 형성하는 것은 제1 배리어막(162A)을 형성하는 것 및 제1 도전층(164A)을 형성하는 것을 포함할 수 있다. 제1 배리어막(162A)은 제2 배리어막(162B)과 단일 공정에 의해 형성될 수 있다. 제1 도전층(164A)은 제2 도전층(176B)과 단일 공정에 의해 형성될 수 있다.
제2 절연층(144)이 제1 절연층(142) 상에 형성되어, 콘택 패턴(CP)의 측벽을 덮을 수 있다. 절연 패턴(166)이 절연 캡핑층들(140A) 상에 형성되어, 랜딩 패드들(LP)의 측벽들을 덮을 수 있다.
도 4b를 참조하면, 기판(110)의 메모리 셀 영역(MCA)에서, 상부 절연 패턴(170)이 절연 패턴(166) 상에 형성될 수 있다. 상부 절연 패턴(170) 상에 몰드 구조물이 형성될 수 있다. 몰드 구조물은 서로 수직적으로 이격된 제1 몰드층, 제2 몰드층, 및 제3 몰드층을 포함할 수 있다. 제1 몰드층과 상기 제2 몰드층 사이, 상기 제2 몰드층과 상기 제3 몰드층 사이, 및 상기 제3 몰드층 상에 지지 패턴들(SPT)이 각각 형성될 수 있다.
하부 전극들(181)이 제1 내지 제3 몰드층들 및 지지 패턴들(SPT) 내에 형성될 수 있다. 예를 들어, 제3 몰드층 또는 최상부 지지 패턴(SPT) 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 몰드 구조물 및 지지 패턴들(SPT)을 관통하는 개구부들을 형성할 수 있다. 상기 개구부들 내에 도전 물질이 증착되어, 하부 전극들(181)을 개구부들 내에 형성할 수 있다.
제2 마스크 패턴이 하부 전극들(181) 및 최상부 지지 패턴(SPT) 상에 형성될 수 있다. 제2 마스크 패턴은 최상부 지지 패턴(SPT)의 일부를 노출시킬 수 있다. 노출된 최상부 지지 패턴(SPT) 및 대응되는 위치의 다른 지지 패턴들(SPT) 및 대응되는 위치의 제1 내지 제3 몰드층들의 부분들이 식각 공정에 의해 제거될 수 있다. 이에 따라, 예비 관통홀이 형성될 수 있다. 예를 들어, 예비 관통홀은 하부 전극들(181)의 상부 외측벽을 노출시킬 수 있다.
이후, 제1 몰드층, 제2 몰드층, 및 제3 몰드층이 제거되어, 제1 빈 영역(901), 제2 빈 영역(902), 및 제3 빈 영역(903)을 각각 형성할 수 있다. 제2 빈 영역(902)은 제1 빈 영역(901) 및 제3 빈 영역(903) 사이에 제공될 수 있다. 제1 빈 영역(901)은 상부 절연 패턴(170)의 상면 및 하부 전극들(181)의 측벽들을 노출시킬 수 있다. 제2 빈 영역(902)은 지지 패턴들(SPT) 사이 및 하부 전극들(181) 사이에 제공되어, 대응되는 하부 전극들(181)의 측벽들 및 지지 패턴들(SPT)을 노출시킬 수 있다. 제3 빈 영역(903)은 지지 패턴들(SPT) 사이 및 하부 전극들(181) 사이에 제공되어, 대응되는 하부 전극들(181)의 측벽들 및 지지 패턴들(SPT)을 노출시킬 수 있다. 제1 몰드층, 제2 몰드층, 및 제3 몰드층의 제거의 결과, 예비 관통홀이 연장되어 관통홀(905)을 형성할 수 있다. 관통홀(905)이 인접한 어느 두 하부 전극들(181) 사이에서 형성될 수 있다. 관통홀(905)은 상부 절연 패턴(170)의 일부 및 상기 인접한 두 하부 전극들(181)의 측벽들을 노출시킬 수 있다. 상부 절연 패턴(170)의 일부는 지지 패턴들(SPT)과 수직적으로 비중첩될 수 있다.
기판(110)의 주변 회로 영역(PCA) 상의 제1 몰드층, 제2 몰드층, 제3 몰드층, 및 지지 패턴들(SPT)이 제거되어, 제2 절연층(144)의 상면 및 콘택 패턴(CP)의 상면들을 노출시킬 수 있다.
도 4c를 참조하면, 유전막(183)이 상부 절연 패턴(170), 하부 전극들(181), 및 지지 패턴들(SPT) 상에 형성될 수 있다. 유전막(183)은 관통홀(905), 제1 빈 영역(901), 제2 빈 영역(902), 및 제3 빈 영역(903) 내에 형성될 수 있다. 유전막(183)은 상부 절연 패턴(170)의 상기 일부의 상면, 하부 전극들(181)의 상면들과 노출된 측벽들, 그리고 지지 패턴들(SPT)의 상면 및 하면을 콘포말하게 덮을 수 있다.
하부 전극들(181)은 유전막(183)의 결정화 씨드막(seed layer)으로 기능할 수 있다. 유전막(183)은 하부 전극들(181)과 물리적으로 접촉하며, 하부 전극들(181)의 결정 구조와 동일한 결정 구조를 가질 수 있다. 유전막(183)은 예를 들어, 정방정계(tetragonal) 구조를 가질 수 있다. 이에 따라, 반도체 소자의 전기적 특성을 보다 향상될 수 있다. 유전막(183)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
반도체 패턴(185)이 유전막(183) 상에 형성될 수 있다. 상부 반도체 패턴(185)은 유전막(DL)의 상면 상에서 관통홀(905), 제1 빈 영역(901), 제2 빈 영역(902), 및 제3 빈 영역(903)을 채울 수 있다.
금속층(187)이 반도체 패턴(185) 및 제2 절연층(144) 상에 형성되어, 반도체 패턴(185)을 덮을 수 있다. 금속층(187)의 일부가 패터닝되어, 금속층(187)은 콘택 패턴(CP)의 상면들 및 일부의 제2 절연층(144)의 상면을 노출시킬 수 있다. 금속층(187)은 텅스텐을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 4d를 참조하면, 층간 절연막(190)이 기판(110)의 주변 회로 영역(PCA) 및 메모리 셀 영역(MCA) 상에 형성되어, 콘택 패턴(CP) 및 커패시터 구조물(180)을 덮을 수 있다. 예를 들어, 층간 절연막(190)은 금속층(187) 및 제2 도전층(164B)을 덮을 수 있다. 층간 절연막(190)은 제2 절연층(144)을 더 덮을 수 있다. 층간 절연막(190)은 실리콘 산화물 또는 테트라에틸오소실리케이트(Tetraethyl orthosilicate, TEOS)과 같은 실리콘 함유 절연막을 포함할 수 있다. 층간 절연막(190)은 증착 공정에 의해 형성될 수 있다. 증착 공정 후, 커패시터 구조물(180) 상의 층간 절연막(190)의 상면은 콘택 패턴(CP) 상의 층간 절연막(190)의 상면보다 더 높은 레벨에 제공될 수 있다.
도 4e를 참조하면, 층간 절연막(190)의 상면 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정의 결과, 커패시터 구조물(180) 상의 층간 절연막(190)의 상면은 콘택 패턴(CP) 상의 층간 절연막(190)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CPM) 공정에 의해 수행될 수 있으나, 이에 제약되지 않는다.
도 4f를 참조하면, 기판(110)의 주변 회로 영역(PCA) 상에 제1 식각 공정이 수행되어, 주변 회로 콘택홀(199)이 형성될 수 있다. 주변 회로 콘택홀(199)은 층간 절연막(190)을 관통하고, 콘택 패턴(CP)의 상면을 노출시킬 수 있다. 제1 식각 공정은 예를 들어, 플라즈마 식각 공정에 의해 수행될 수 있으나, 이에 제약되지 않는다.
도 4g를 참조하면, 주변 회로 콘택홀(199) 내에 제2 예비 도전 배리어막(221P) 및 제2 예비 콘택 도전층(225P)이 형성될 수 있다. 제2 예비 도전 배리어막(221P)은 주변 회로 콘택홀(199)의 상면 및 측벽을 콘포말하게 덮을 수 있다. 제2 예비 도전 배리어막(221P)은 층간 절연막(190)의 상면 상으로 연장될 수 있다. 제2 예비 도전 배리어막(221P)을 형성하는 것은 증착 공정에 의해 수행될 수 있다.
제2 예비 콘택 도전층(225P)은 제2 예비 도전 배리어막(221P)의 상면 상에 형성되고, 주변 회로 콘택홀(199)을 채울 수 있다. 제2 예비 콘택 도전층(225P)은 층간 절연막(190)의 상면 상으로 연장될 수 있다. 제2 예비 콘택 도전층(225P)을 형성하는 것은 제1 증착 공정에 의해 수행될 수 있다.
도 4h를 참조하면, 제2 예비 콘택 도전층(225P) 및 제2 예비 도전 배리어막(221P) 상에 제1 평탄화 공정이 수행되어, 주변 회로 콘택 패턴(PC)이 형성될 수 있다. 제1 평탄화 공정은 화학적 기계적 연마 공정(CMP) 공정을 포함할 수 있다. 제1 평탄화 공정은 층간 절연막(190)의 상면이 노출될 때까지 수행될 수 있다. 제2 예비 콘택 도전층(225P) 및 제2 예비 도전 배리어막(221P)이 평탄화되어, 제2 콘택 도전층(225) 및 제2 도전 배리어막(221)을 각각 형성할 수 있다. 제2 콘택 도전층(225) 및 제2 도전 배리어막(221)은 주변 회로 콘택홀(199) 내에 국소화될 수 있다.
도 4i를 참조하면, 기판(110)의 메모리 셀 영역(MCA) 상에 제2 식각 공정을 수행하여, 복수의 셀 콘택홀들(198)이 형성될 수 있다. 셀 콘택홀들(198)은 서로 이격될 수 있다. 셀 콘택홀들(198)은 층간 절연막(190)을 관통하고, 상부 전극(189)의 상면을 노출시킬 수 있다. 예를 들어, 셀 콘택홀들(198)은 금속층(187)을 노출시킬 수 있다. 제2 식각 공정 동안, 금속층(187)의 적어도 일부가 더 식각될 수 있다. 이에 따라, 셀 콘택홀들(198)의 바닥면들은 금속층(187)의 상면과 동일하거나 더 낮은 레벨에 제공될 수 있다. 셀 콘택홀들(198)의 바닥면들은 상부 전극(189) 내에 제공될 수 있다. 예를 들어, 셀 콘택홀들(198)의 바닥면들은 금속층(187) 내에 제공될 수 있다. 이와 달리, 셀 콘택홀들(198)의 바닥면들은 반도체 패턴(185) 내에 제공될 수 있다. 셀 콘택홀들(198)의 깊이는 주변 회로 콘택홀(199)의 깊이보다 더 작을 수 있다.
셀 콘택홀들(198)이 주변 회로 콘택홀(199)과 단일 식각 공정에 의해 수행되는 경우, 셀 콘택홀들(198)의 형성 과정에서 상부 전극(189)이 과도하게 식각될 수 있다. 이 경우, 상부 전극(189)의 두께(T)가 더 두꺼워지거나 셀 콘택홀들(198)이 유전막(183)의 적어도 일부를 더 관통하는 문제가 발생할 수 있다.
실시예들에 따르면, 셀 콘택홀들(198)을 형성하는 것은 도 4f의 예에서 설명한 주변 회로 콘택홀(199)을 형성하는 것과 별도의 공정에 의해 수행될 수 있다. 예를 들어, 제2 식각 공정은 제1 식각 공정 후 수행될 수 있다. 이에 따라, 셀 콘택홀들(198)의 형성 과정에서 상부 전극(189)이 과도하게 식각되는 현상이 방지될 수 있다.
실시예들에 따르면, 제2 식각 공정의 조건은 제1 식각 공정의 조건과 다를 수 있다. 일 예로, 제2 식각 공정의 시간은 제1 식각 공정의 시간보다 더 짧을 수 있다. 제2 식각 공정에서 단위 부피당 공급되는 식각 가스의 양은 제1 식각 공정에서 단위 부피당 공급되는 식각 가스의 양보다 더 작을 수 있다. 이에 따라, 제2 식각 공정 동안, 상부 전극(189)의 과식각이 더욱 방지될 수 있다.
상부 전극(189)의 측부는 지지 패턴들(SPT)의 측벽들 상에 및 기판(110)의 주변 회로 영역(PCA) 상에 제공될 수 있다. 주변 회로 콘택 패턴(PC) 및 상부 전극(189)의 측부 사이의 간격이 지나치게 작으면, 주변 회로 콘택 패턴(PC) 및 상부 전극(189) 사이에 전기적 간섭이 발생할 수 있다.
실시예들에 따르면, 셀 콘택홀들(198)의 형성 공정 동안, 상부 전극(189)의 과식각이 방지되므로, 상부 전극(189)이 비교적 작은 두께(T)로 형성될 수 있다. 예를 들어, 상부 전극(189)이 1500Å이하의 두께(T)를 가지므로, 주변 회로 콘택 패턴(PC)이 상부 전극(189)과 소정의 간격으로 이격되도록 형성하는 것이 용이할 수 있다. 주변 회로 콘택 패턴(PC) 및 상부 전극(189) 사이의 전기적 간섭이 방지될 수 있다. 또한, 상부 전극(189)의 측부의 두께가 감소하므로, 주변 회로 콘택 패턴(PC)이 상부 전극(189)과 소정의 간격으로 이격되는 조건을 만족하면서도, 기판(110)의 주변 회로 영역(PCA)의 평면적이 감소될 수 있다. 이에 따라, 반도체 소자가 소형화될 수 있다.
도 4j를 참조하면, 셀 콘택홀들(198) 내에 및 층간 절연막(190) 상에 제1 예비 도전 배리어막(211P) 및 제1 예비 콘택 도전층(215P)이 형성될 수 있다. 제1 예비 도전 배리어막(211P)은 셀 콘택홀들(198)의 상면 및 측벽을 콘포말하게 덮을 수 있다. 제1 예비 도전 배리어막(211P)은 층간 절연막(190)의 상면 및 주변 회로 콘택 패턴(PC)의 상면 상으로 연장될 수 있다. 제1 예비 도전 배리어막(211P)을 형성하는 것은 증착 공정에 의해 수행될 수 있다.
제1 예비 콘택 도전층(215P)은 제1 예비 도전 배리어막(211P)의 상면 상에 형성되고, 셀 콘택홀들(198)을 채울 수 있다. 제1 예비 콘택 도전층(215P)은 층간 절연막(190)의 상면 및 주변 회로 콘택 패턴(PC)의 상면 상으로 연장될 수 있다. 제2 예비 콘택 도전층(225P)을 형성하는 것은 제2 증착 공정에 의해 수행될 수 있다. 제2 증착 공정은 도 4g의 예에서 설명한 제1 증착 공정과 별도의 공정이고, 제1 증착 공정, 도 4h의 제1 평탄화 공정, 및 도 4i의 제2 식각 공정 후 수행될 수 있다.
도 4j 및 도 3를 차례로 참조하면, 제1 예비 콘택 도전층(215P) 및 제1 예비 도전 배리어막(211P) 상에 제2 평탄화 공정이 수행되어, 셀 콘택 패턴들(MC)이 형성될 수 있다. 제2 평탄화 공정은 층간 절연막(190)의 상면이 노출될 때까지 수행될 수 있다. 제2 평탄화 공정은 화학적 기계적 연마 공정(CMP) 공정을 포함할 수 있다. 제1 예비 콘택 도전층(215P) 및 제1 예비 도전 배리어막(211P)이 평탄화되어, 제1 콘택 도전층(215) 및 제2 도전 배리어막(211)을 각각 형성할 수 있다. 제1 콘택 도전층(215) 및 제2 도전 배리어막(211)은 셀 콘택홀들(198) 중 대응되는 것 내에 국소화될 수 있다. 셀 콘택 패턴들(MC)은 층간 절연막(190)의 상면 상으로 연장되지 않을 수 있다. 지금까지 설명한 예들에 의해 반도체 소자(1)의 제조가 완성될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들도, 도 2의 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 설명은 생략한다.
도 5a를 참조하면, 제1 층간 절연막(191)이 기판(110)의 주변 회로 영역(PCA) 및 메모리 셀 영역(MCA) 상에 형성되어, 콘택 패턴(CP) 및 커패시터 구조물(180)을 덮을 수 있다. 다만, 제1 층간 절연막(191)의 형성 이전에 도 4a 내지 도 4c의 예에서 설명한 방법들에 의해 소자 분리막(112), 다이렉트 콘택들(DC), 비트 라인들(BL), 주변 회로 트랜지스터(PG), 절연 캡핑층들(140A), 비트 라인 스페이서들(150A), 도전 플러그들(152), 랜딩 패드들(LP), 제1 절연층(142), 제2 절연층(144), 콘택 패턴(CP), 절연 패턴(166), 상부 절연 패턴(170), 지지 패턴들(SPT), 및 커패시터 구조물(180)이 기판(110) 상에 형성될 수 있다.
제1 층간 절연막(191)은 도 4d의 층간 절연막(190)과 동일한 방법에 의해 형성되며, 도 4d의 층간 절연막(190)과 실질적으로 동일한 형상 및 배치를 가질 수 있다. 예를 들어, 커패시터 구조물(180) 상의 층간 절연막(190)의 상면은 콘택 패턴(CP) 상의 층간 절연막(190)의 상면보다 더 높은 레벨에 제공될 수 있다. 이후. 층간 절연막(190)의 상면 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 금속층(187)의 상면이 노출될 때까지 진행될 수 있다. 상기 평탄화 공정의 결과, 커패시터 구조물(180)의 상면 상의 층간 절연막(190)이 제거될 수 있다. 층간 절연막(190)의 상면은 상부 금속층(187)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다.
도 5b를 참조하면, 제2 층간 절연막(192)이 제1 층간 절연막(191) 상에 및 금속층(187)의 상에 형성되어, 제1 층간 절연막(191)의 상면 및 금속층(187)의 상면을 덮을 수 있다. 이에 따라, 제1 층간 절연막(191) 및 제2 층간 절연막(192)을 포함하는 층간 절연막이 형성될 수 있다. 제2 층간 절연막(192)을 형성하는 것은 증착 공정에 의해 수행될 수 있다. 제2 층간 절연막(192)은 실리콘 산화물 또는 테트라에틸오소실리케이트(Tetraethyl orthosilicate, TEOS)과 같은 실리콘 함유 절연 물질을 포함할 수 있다. 일 예로, 제2 층간 절연막(192)은 제1 층간 절연막(191)과 동일한 물질을 포함할 수 있으나, 이에 제약되지 않는다.
도 5c를 참조하면, 기판(110)의 주변 회로 영역(PCA) 상에 제1 식각 공정이 수행되어, 주변 회로 콘택홀(199)이 형성될 수 있다. 주변 회로 콘택홀(199)의 형성은 도 4f의 예에서 설명한 바와 동일할 수 있다. 다만, 주변 회로 콘택홀(199)은 제1 층간 절연막(191) 및 제2 층간 절연막(192)을 관통할 수 있다.
주변 회로 콘택홀(199) 내에 주변 회로 콘택 패턴(PC)이 형성될 수 있다. 주변 회로 콘택 패턴(PC)을 형성하는 것은 제2 도전 배리어막(221) 및 제2 콘택 도전층(225)을 형성하는 것을 포함할 수 있다. 예를 들어, 주변 회로 콘택 패턴(PC)을 형성하는 것은 도 4g의 예에서 설명한 제2 예비 도전 배리어막(221P) 및 제2 예비 콘택 도전층(225P)을 형성하는 것 및 도 4h의 예에서 설명한 제1 평탄화 공정을 제2 예비 콘택 도전층(225P) 및 제2 예비 도전 배리어막(221P) 상에 수행하는 것을 포함할 수 있다.
도 5d를 참조하면, 기판(110)의 메모리 셀 영역(MCA) 상에 제2 식각 공정을 수행하여, 셀 콘택홀들(198)이 형성될 수 있다. 셀 콘택홀들(198)은 제2 층간 절연막(192)을 관통하고, 상부 전극(189)의 상면을 노출시킬 수 있다. 셀 콘택홀들(198)의 형성 방법은 도 4i의 예에서 설명한 바와 실질적으로 동일할 수 있다.
셀 콘택홀들(198) 내에 셀 콘택 패턴들(MC)이 형성될 수 있다. 셀 콘택 패턴들(MC)을 형성하는 것은 제1 도전 배리어막(211) 및 제1 콘택 도전층(215)을 형성하는 것을 포함할 수 있다. 예를 들어, 셀 콘택 패턴들(MC)을 형성하는 것은 도 4j의 예에서 방법에 의해 제1 예비 도전 배리어막(211P) 및 제1 예비 콘택 도전층(215P)을 형성하는 것 및 도 3의 예에서 설명한 제2 평탄화 공정을 제1 예비 콘택 도전층(215P) 및 제1 예비 도전 배리어막(211P) 상에 수행하는 것을 포함할 수 있다. 이에 따라, 반도체 소자(2)의 제조가 완성될 수 있다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들도, 도 2의 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 설명은 생략한다.
도 6a를 참조하면, 기판(110)의 메모리 셀 영역(MCA) 상에 제2 식각 공정을 수행하여, 셀 콘택홀들(198)이 형성될 수 있다. 제2 식각 공정 및 셀 콘택홀들(198)의 형성은 도 4i의 예에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 제2 식각 공정 이전에 기판(110) 상에 소자 분리막(112), 다이렉트 콘택들(DC), 비트 라인들(BL), 주변 회로 트랜지스터(PG), 절연 캡핑층들(140A), 비트 라인 스페이서들(150A), 도전 플러그들(152), 랜딩 패드들(LP), 제1 절연층(142), 제2 절연층(144), 콘택 패턴(CP), 절연 패턴(166), 상부 절연 패턴(170), 지지 패턴들(SPT), 커패시터 구조물(180), 및 층간 절연막(190)이 도 4a 내지 도 4e의 예에서 설명한 방법들에 의해 형성될 수 있다. 다른 예로, 층간 절연막(190)은 도 5b 내지 도 5d의 예에서 설명한 제1 층간 절연막(191) 및 제2 층간 절연막(192)을 포함할 수 있다.
도 6b를 참조하면, 셀 콘택홀들(198) 내에 및 층간 절연막(190) 상에 제1 예비 도전 배리어막(211P) 및 제1 예비 콘택 도전층(215P)이 형성될 수 있다. 제1 예비 도전 배리어막(211P) 및 제1 예비 콘택 도전층(215P)의 형성은 도 4j의 예에서 설명한 방법과 동일한 방법에 의해 형성될 수 있다.
도 6c를 참조하면, 제1 예비 도전 배리어막(211P) 및 제1 예비 콘택 도전층(215P) 상에 제2 평탄화 공정이 수행되어, 셀 콘택 패턴들(MC)이 형성될 수 있다. 셀 콘택 패턴들(MC) 각각은 제1 도전 배리어막(211) 및 제1 콘택 도전층(215)을 포함할 수 있다.
도 6d를 참조하면, 기판(110)의 주변 회로 영역(PCA) 상에 제1 식각 공정이 수행되어, 주변 회로 콘택홀(199)이 형성될 수 있다. 제1 식각 공정은 제2 식각 공정 후 수행될 수 있다. 제1 식각 공정의 조건은 제2 식각 공정의 조건과 다를 수 있다.
다시 도 3를 참조하면, 주변 회로 콘택홀(199) 내에 주변 회로 콘택 패턴(PC)이 형성될 수 있다. 주변 회로 콘택 패턴(PC)은 제2 도전 배리어막(221) 및 제2 콘택 도전층(225)을 포함할 수 있다. 주변 회로 콘택 패턴(PC)을 형성하는 것은 도 4g의 예에서 설명한 방법에 의해 제2 예비 도전 배리어막(221P)과 제2 예비 콘택 도전층(225P)을 형성하는 것 및 제2 예비 콘택 도전층(225P) 및 제2 예비 도전 배리어막(221P) 상에 도 4h의 예에서 설명한 제1 평탄화 공정을 수행하는 것을 포함할 수 있다. 다만, 제2 예비 도전 배리어막(221P)은 셀 콘택 패턴들(MC)의 상면을 더 덮을 수 있다. 지금까지 설명한 예에 의해, 반도체 소자(1)의 제조가 완성될 수 있다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들도, 도 2의 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 설명은 생략한다.
도 7a를 참조하면, 기판(110)의 주변 회로 영역(PCA) 상에 제1 식각 공정이 수행되어, 주변 회로 콘택홀(199)이 형성될 수 있다. 제1 식각 공정 이전에 기판(110) 상에 소자 분리막(112), 다이렉트 콘택들(DC), 비트 라인들(BL), 주변 회로 트랜지스터(PG), 절연 캡핑층들(140A), 비트 라인 스페이서들(150A), 도전 플러그들(152), 랜딩 패드들(LP), 제1 절연층(142), 제2 절연층(144), 콘택 패턴(CP), 절연 패턴(166), 상부 절연 패턴(170), 지지 패턴들(SPT), 커패시터 구조물(180), 및 층간 절연막(190)이 도 4a 내지 도 4e의 예에서 설명한 방법들에 의해 형성될 수 있다. 다른 예로, 층간 절연막(190)은 도 5b 내지 도 5d의 예에서 설명한 제1 층간 절연막(191) 및 제2 층간 절연막(192)을 포함할 수 있다.
도 7b를 참조하면, 기판(110)의 메모리 셀 영역(MCA) 상에 제2 식각 공정을 수행하여, 셀 콘택홀들(198)이 형성될 수 있다.
이와 달리, 제2 식각 공정에 의해 셀 콘택홀들(198)이 형성된 후, 도 6a의 제1 식각 공정에 의해 주변 회로 콘택홀(199)이 형성될 수 있다.
도 7c를 참조하면, 셀 콘택홀들(198) 내에 및 주변 회로 콘택홀(199) 내에 예비 도전 배리어막(201P) 및 예비 콘택 도전층(205P)이 형성될 수 있다. 예비 도전 배리어막(201P)은 셀 콘택홀들(198)의 상면들과 측벽들 그리고 층간 절연막(190)의 상면을 콘포말하게 덮을 수 있다. 예비 도전 배리어막(201P)은 증착 공정에 의해 형성될 수 있다. 예비 콘택 도전층(205P)은 셀 콘택홀들(198) 및 주변 회로 콘택홀(199)을 채우고, 층간 절연막(190)의 상면 상으로 연장될 수 있다. 예비 콘택 도전층(205P)은 증착 공정에 의해 형성될 수 있다.
다시 도 3를 참조하면, 예비 도전 배리어막(201P) 및 예비 콘택 도전층(205P) 상에 평탄화 공정이 수행되어, 셀 콘택 패턴들(MC) 및 주변 회로 콘택 패턴(PC)이 형성될 수 있다. 상기 평탄화 공정은 층간 절연막(190)의 상면이 노출될 때까지 수행될 수 있다.
예비 콘택 도전층(205P)이 평탄화되어, 제1 콘택 도전층(215) 및 제2 콘택 도전층(225)을 형성할 수 있다. 예비 도전 배리어막(201P)이 평탄화되어, 제1 도전 배리어막(211) 및 제2 도전 배리어막(221)을 형성할 수 있다. 지금까지 설명한 예들에 의해 반도체 소자(1)의 제조가 완성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 메모리 셀 영역 및 주변 회로 영역을 가지는 기판을 준비하는 것;
    상기 기판의 상기 주변 회로 영역 상에 주변 회로 트랜지스터를 형성하는 것;
    상기 기판의 상기 메모리 셀 영역 상에 배치되고, 하부 전극, 유전막, 및 상부 전극을 포함하는 커패시터 구조물을 형성하되, 상기 상부 전극은 금속층 및 상기 금속층과 상기 유전막 사이의 반도체 패턴을 포함하는 것;
    상기 기판의 상기 주변 회로 영역 및 상기 메모리 셀 영역 상에 상기 커패시터 구조물을 덮는 층간 절연막을 형성하는 것;
    상기 기판의 주변 회로 영역 상에 제1 식각 공정을 수행하여, 상기 층간 절연막을 관통하는 주변 회로 콘택홀을 형성하는 것; 및
    상기 기판의 상기 메모리 셀 영역 상에 제2 식각 공정을 수행하여, 상기 층간 절연막을 관통하고, 상기 상부 전극을 노출시키는 셀 콘택홀을 형성하는 것을 포함하되,
    상기 제2 식각 공정은 상기 제1 식각 공정과 다른 조건에서 수행되는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 식각 공정에서 단위 부피당 공급되는 식각 가스의 양은 상기 제1 식각 공정에서 단위 부피당 공급되는 식각 가스의 양보다 더 작은 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 식각 공정의 시간은 상기 제1 식각 공정의 시간보다 더 짧은 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 주변 회로 콘택홀 내에, 상기 주변 회로 트랜지스터와 전기적으로 연결되는 주변 회로 콘택 패턴을 형성하는 것; 및
    상기 셀 콘택홀 내에 셀 콘택 패턴을 형성하는 것을 더 포함하고,
    상기 셀 콘택 패턴을 형성하는 것은 상기 주변 회로 콘택 패턴을 형성하는 것과 별도의 공정에 의해 수행되는 반도체 소자 제조 방법.
  5. 제 4항에 있어서,
    상기 주변 회로 콘택 패턴을 형성하는 것은 상기 셀 콘택홀을 형성하는 것 이전에 수행되는 반도체 소자 제조 방법.
  6. 제 4항에 있어서,
    상기 셀 콘택 패턴을 형성하는 것은:
    상기 셀 콘택홀의 바닥면 및 측벽을 덮는 제1 도전 배리어막을 형성하는 것; 및
    상기 제1 도전 배리어막 상에 상기 셀 콘택홀을 채우는 제2 콘택 도전층을 형성하는 것을 포함하고,
    상기 주변 회로 콘택 패턴을 형성하는 것은:
    상기 주변 회로 콘택홀의 바닥면 및 측벽을 덮는 제2 도전 배리어막을 형성하는 것; 및
    상기 제2 도전 배리어막 상에 상기 주변 회로 콘택홀을 채우는 제2 콘택 도전층을 형성하는 것을 포함하고,
    상기 제1 도전 배리어막을 형성하는 것은 상기 제2 도전 배리어막을 형성하는 것과 별도의 공정에 의해 수행되고,
    상기 제1 콘택 도전층을 형성하는 것은 상기 제2 콘택 도전층을 형성하는 것과 별도의 공정에 의해 수행되는 반도체 소자 제조 방법.
  7. 제 1항에 있어서,
    상기 반도체 패턴의 두께 및 상기 금속층의 두께의 합은 150Å 내지 1500Å인 반도체 소자 제조 방법.
  8. 제 1항에 있어서,
    상기 층간 절연막은 상기 금속층을 덮되, 상기 반도체 패턴과 이격되는 반도체 소자 제조 방법.
  9. 메모리 셀 영역 및 상기 메모리 셀을 둘러싸는 주변 회로 영역을 가지는 기판을 준비하는 것;
    상기 기판의 상기 메모리 셀 영역 상에 소자 분리막, 다이렉트 콘택들, 비트 라인들, 도전성 플러그들, 및 랜딩 패드들을 형성하는 것;
    상기 기판의 상기 주변 회로 영역 상에 주변 회로 트랜지스터를 형성하는 것;
    상기 기판의 상기 주변 회로 영역 상에 상기 주변 회로 트랜지스터를 덮는 절연층을 형성하는 것;
    상기 절연층 내에 제공되고, 상기 주변 회로 트랜지스터에 연결되는 콘택 패턴을 형성하는 것;
    상기 기판의 상기 메모리 셀 영역 상에 커패시터 구조물을 형성하되, 상기 커패시터 구조물은 하부 전극들, 상기 하부 전극들 상의 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 것;
    상기 기판의 상기 주변 회로 영역 및 상기 메모리 셀 영역 상에 상기 상부 전극 및 상기 콘택 패턴을 덮는 층간 절연막을 형성하는 것;
    상기 기판의 상기 주변 회로 영역 상에 제1 식각 공정을 수행하여, 상기 층간 절연막을 관통하는 주변 회로 콘택홀을 형성하는 것; 및
    상기 기판의 상기 메모리 셀 영역 상에 제2 식각 공정을 수행하여, 상기 층간 절연막을 관통하고, 상기 상부 전극을 노출시키는 셀 콘택홀을 형성하는 것을 포함하되,
    상기 제2 식각 공정은 상기 제1 식각 공정과 다른 조건에서 수행되고,
    상기 상부 전극은:
    상기 유전막을 덮는 반도체 패턴; 및
    상기 반도체 패턴 상의 금속층을 포함하는 반도체 소자 제조 방법.
  10. 제 9항에 있어서,
    상기 주변 회로 콘택홀의 측벽 및 바닥면을 덮고, 상기 층간 절연막의 상면 상으로 연장되는 제1 예비 도전 배리어막을 형성하는 것;
    상기 제1 예비 도전 배리어막 상에 제1 예비 콘택 도전층을 형성하는 것;
    상기 제2 식각 공정 이전에, 상기 제1 예비 콘택 도전층 상에 평탄화 공정을 수행하여, 주변 회로 콘택 패턴을 형성하고, 상기 층간 절연막의 상기 상면을 노출시키는 것;
    상기 제2 식각 공정 후, 상기 셀 콘택홀의 바닥면 및 측벽을 덮고, 상기 주변 회로 콘택 패턴의 상면 상으로 연장되는 제2 예비 도전 배리어막을 형성하는 것;
    상기 제2 예비 도전 배리어막 상에 제2 예비 콘택 도전층을 형성하는 것; 및
    상기 제2 예비 도전 배리어막 및 상기 제2 예비 콘택 도전층 상에 평탄화 공정을 수행하여, 메모리 셀 패턴을 형성하고, 상기 층간 절연막의 상기 상면 및 상기 주변 회로 콘택 패턴의 상기 상면을 노출시키는 것을 더 포함하는 반도체 소자 제조 방법.
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