KR20230107027A - 반도체 소자 - Google Patents
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Abstract
반도체 소자는, 기판 상의 하부 전극; 상기 하부 전극과 이웃하는 하부 전극 사이에 제공되는 지지패턴; 상기 하부 전극 및 상기 지지패턴을 덮는 상부 전극; 및 상기 하부 전극과 상기 상부 전극의 사이 및 상기 지지패턴과 상기 상부 전극 사이에 제공되는 유전막을 포함한다. 상기 하부 전극은 심(seam)을 포함하는 제1 부분, 및 상기 제1 부분 상의 제2 부분을 포함한다. 상기 제2 부분의 상단은 상기 지지패턴의 상면보다 낮은 높이에 위치한다. 상기 제2 부분의 하단의 일부는 상기 심에 의해 노출된다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 커패시터를 포함하는 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근, 전자 기기의 고속화, 저 소비전력화에 따라, 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있고, 이를 충족시키기 위해서는 보다 고집적화 된 반도체 소자가 필요하다. 다만, 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 전기적 특성 및 신뢰성이 감소할 수 있다. 이에 따라, 반도체 소자의 전기적 특성 및 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성 및 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자는, 기판 상의 하부 전극; 상기 하부 전극과 이웃하는 하부 전극 사이에 제공되는 지지패턴; 상기 하부 전극 및 상기 지지패턴을 덮는 상부 전극; 및 상기 하부 전극과 상기 상부 전극의 사이 및 상기 지지패턴과 상기 상부 전극 사이에 제공되는 유전막을 포함할 수 있다. 상기 하부 전극은 심(seam)을 포함하는 제1 부분, 및 상기 제1 부분 상의 제2 부분을 포함할 수 있다. 상기 제2 부분의 상단은 상기 지지패턴의 상면보다 낮은 높이에 위치할 수 있다. 상기 제2 부분의 하단의 일부는 상기 심에 의해 노출될 수 있다.
본 발명에 따른 반도체 소자는, 기판 상의 하부 전극; 상기 하부 전극과 이웃하는 하부 전극 사이에 제공되는 지지패턴; 상기 하부 전극 및 상기 지지패턴을 덮는 상부 전극; 및 상기 하부 전극과 상기 상부 전극의 사이 및 상기 지지패턴과 상기 상부 전극 사이에 제공되는 유전막을 포함할 수 있다. 상기 하부 전극은 내부에 심(seam)을 포함할 수 있다. 상기 하부 전극의 상단은 상기 지지패턴의 상면보다 낮을 수 있다. 상기 지지패턴의 바닥면보다 높은 높이에 위치할 수 있다.
본 발명에 따른 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 내에 제공되는 불순물 영역; 상기 기판 내에 배치되고, 상기 활성 패턴을 가로지르며 연장되는 워드라인; 상기 기판 상에 배치되고, 상기 워드라인과 교차하는 방향으로 연장되는 비트라인; 상기 기판 상에 배치되고, 상기 불순물 영역과 전기적으로 연결되는 스토리지 노드 컨택; 상기 스토리지 노드 컨택과 전기적으로 연결되는 랜딩 패드; 상기 랜딩 패드와 전기적으로 연결되는 하부 전극; 상기 하부 전극과 이웃하는 하부 전극 사이에 제공되는 상부 지지패턴 및 하부 지지패턴; 상기 하부 전극 및 상기 상부 지지패턴을 덮는 상부 전극; 및 상기 하부 전극과 상기 상부 전극의 사이 및 상기 상부 지지패턴과 상기 상부 전극 사이에 제공되는 유전막을 포함할 수 있다. 상기 하부 전극은 심(seam)을 포함하는 제1 부분, 및 상기 제1 부분 상의 제2 부분을 포함할 수 있다. 상기 제2 부분의 상단은 상기 지지패턴의 상면보다 낮은 높이에 위치할 수 있다. 상기 제2 부분의 하단의 일부는 상기 심에 의해 노출될 수 있다.
본 발명의 개념에 따르면, 커패시터의 하부 전극이 제1 부분 및 제2 부분을 포함할 수 있고, 상기 제2 부분은 후속의 식각 공정 진행 시 상기 하부 전극이 식각 용액에 의해 손상되는 것을 최소화할 수 있다. 그 결과, 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 2 및 도 3은 각각 도 1의 A-A'에 대응하는 단면도들이다.
도 4 내지 도 13은 도 2의 반도체 소자의 제조방법을 나타내는 도면들로, 도 4 및 도 11은 도 2의 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 5 내지 도 10, 도 12 및 도 13은 도 2의 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 14는 도 1의 A-A'에 대응하는 단면도이다.
도 15 내지 도 17은 도 14의 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 18은 도 1의 A-A'에 대응하는 단면도이다.
도 19 및 도 20은 도 18의 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 21은 도 1의 A-A'에 대응하는 단면도이다.
도 22 내지 도 26은 도 21의 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 블록도이다.
도 28은 도 27의 P1 부분에 대응하는 확대도이다.
도 29는 도 28의 A-A'에 대응하는 단면도이다.
도 2 및 도 3은 각각 도 1의 A-A'에 대응하는 단면도들이다.
도 4 내지 도 13은 도 2의 반도체 소자의 제조방법을 나타내는 도면들로, 도 4 및 도 11은 도 2의 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 5 내지 도 10, 도 12 및 도 13은 도 2의 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 14는 도 1의 A-A'에 대응하는 단면도이다.
도 15 내지 도 17은 도 14의 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 18은 도 1의 A-A'에 대응하는 단면도이다.
도 19 및 도 20은 도 18의 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 21은 도 1의 A-A'에 대응하는 단면도이다.
도 22 내지 도 26은 도 21의 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 블록도이다.
도 28은 도 27의 P1 부분에 대응하는 확대도이다.
도 29는 도 28의 A-A'에 대응하는 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 2는 도 1의 A-A'에 대응하는 단면도이다.
도 1 및 도 2를 참조하면, 기판(10)이 제공될 수 있다. 상기 기판(10)은 반도체 기판일 수 있다. 상기 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
층간 절연막(12)이 상기 기판(10) 상에 배치될 수 있다. 상기 층간 절연막(12)은 상기 기판(10)의 상면의 적어도 일부를 덮을 수 있다. 일 예로, 상기 층간 절연막(12)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 층간 절연막(12)은 빈 영역을 포함할 수 있다.
도전 컨택(14)이 상기 층간 절연막(12) 내에 배치될 수 있다. 상기 도전 컨택(14)은 복수 개일 수 있고, 상기 도전 컨택들(14)은 상기 기판(10)의 상면에 평행하고 서로 교차하는(일 예로, 직교하는) 제1 방향(D1) 및 제2 방향(D2)으로 이격될 수 있다. 상기 도전 컨택(14)은 불순물이 도핑된 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 상기 도전 컨택(14)은 상기 기판(10) 내에 형성된 불순물 영역(일 예로, 소스/드레인 단자들)에 전기적으로 연결될 수 있다.
식각 저지패턴(420)이 상기 층간 절연막(12) 상에 배치될 수 있다. 상기 식각 저지패턴(420)은 상기 층간 절연막(12)을 덮을 수 있고, 상기 도전 컨택들(14)을 노출시킬 수 있다. 상기 식각 저지패턴(420)은 실리콘 산화물, SiCN 또는 SiBN 중 적어도 하나를 포함할 수 있다.
하부 전극(BE)이 도전 컨택(14) 상에 배치될 수 있다. 상기 하부 전극(BE)은 상기 식각 저지패턴(420)을 관통할 수 있고, 상기 도전 컨택(14)에 전기적으로 연결될 수 있다. 상기 하부 전극(BE)은 필라(pillar) 형태를 가질 수 있다. 상기 하부 전극(BE)은 복수 개일 수 있고, 상기 하부 전극들(BE)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 평면적 관점에서, 일 예로, 상기 하부 전극들(BE)은 벌집 형상을 가지도록 배열될 수 있다. 상세하게는, 하나의 하부 전극(BE)을 중심에 두고, 6개의 하부 전극들(BE)이 상기 하나의 하부 전극(BE)을 육각형으로 둘러싸도록 배치될 수 있다.
상기 하부 전극(BE)은 도전 물질을 포함할 수 있다. 일 예로, 상기 하부 전극(BE)은 실리콘(Si), 금속 물질(예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴), 금속 질화물(예를 들어, 티타늄 질화물(TiN), 티타늄 실리콘물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN, TaAlN) 및 텅스텐 질화물(WN)), 귀금속물(예를 들어, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)), 전도성 산화물(PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 또는 금속 실리사이드 중의 적어도 하나를 포함할 수 있다.
상부 지지패턴(US) 및 하부 지지패턴(LS)이 상기 기판(10) 상에 제공될 수 있다. 상기 상부 지지패턴(US)과 상기 하부 지지패턴(LS)은 상기 기판(10)의 상기 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 상기 상부 지지패턴(US)은 상기 하부 지지패턴(LS)보다 높은 높이에 위치할 수 있다. 도시되지 않았지만, 상기 제3 방향(D3)으로 서로 이격되는 지지패턴이 더 제공될 수 있고, 최상층에 제공되는 지지패턴이 상기 상부 지지패턴(US)으로 지칭될 수 있다. 일 예로, 상기 제3 방향(D3)으로 서로 이격되는 세 층의 지지패턴들이 제공될 수 있고, 상기 세 층의 지지패턴들 중 최상층에 제공되는 지지패턴이 상기 상부 지지패턴(US)으로 지칭될 수 있다. 상기 상부 지지패턴(US) 및 상기 하부 지지패턴(LS)은 서로 이웃하는 하부 전극들(BE) 사이에 제공될 수 있다. 상기 상부 지지패턴(US) 및 상기 하부 지지패턴(LS)은 상기 하부 전극(BE)의 측면에 접할 수 있고, 상기 하부 전극(BE)의 상기 측면을 감쌀 수 있다. 상기 상부 지지패턴(US) 및 상기 하부 지지패턴(LS)은 상기 하부 전극(BE)을 물리적으로 지지할 수 있다. 상기 상부 지지패턴(US)의 상기 제3 방향(D3)에 따른 두께와 상기 하부 지지패턴(LS)의 상기 제3 방향(D3)에 따른 두께는 서로 다를 수 있다. 상기 상부 지지패턴(US) 및 상기 하부 지지패턴(LS) 각각은 예를 들어, 실리콘 질화물, SiBN 또는 SiCN 중에서 적어도 하나를 포함할 수 있다.
상기 하부 전극(BE)은 제1 부분(BE1) 및 제2 부분(BE2)을 포함할 수 있다. 상기 하부 전극(BE)은 내부에 심(SM, seam)을 포함할 수 있고, 상기 심(SM)은 상기 하부 전극(BE)의 상기 제1 부분(BE1) 내에 배치될 수 있다. 상기 제1 부분(BE1)은 상기 심(SM)의 상단보다 아래에 제공되는 상기 하부 전극(BE)의 일부분일 수 있다. 상기 제2 부분(BE2)은 상기 심(SM)의 상기 상단보다 위에 제공되는 상기 하부 전극(BE)의 다른 부분일 수 있고, 상기 제1 부분(BE1) 상에 제공될 수 있다. 상기 제1 부분(BE1) 및 상기 제2 부분(BE2)은 경계면 없이 접할 수 있다. 일 예로, 상기 제1 부분(BE1)과 상기 제2 부분(BE2)은 동일한 물질을 포함할 수 있다. 상기 제1 부분(BE1)은 상기 제2 부분(BE2)이 포함하지 않은 물질을 더 포함할 수 있고, 상기 제2 부분(BE2)은 상기 제1 부분(BE1)이 포함하지 않은 물질을 더 포함할 수 있다.
상기 제2 부분(BE2)의 하단(BEb)의 일부는 상기 심(SM)에 의해 노출될 수 있다. 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 심(SM)의 상단이 제공되는 높이에서 정의될 수 있다. 일 예로, 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 상부 지지패턴(US)의 바닥면(USb)보다 높은 높이에 위치할 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 부분(BE2)의 상단(BEa)은 상기 하부 전극(BE)의 상면을 구성할 수 있다. 상기 제2 부분(BE2)의 상기 상단(BEa)은 상기 지지패턴(US)의 상면(USa)보다 낮은 높이에 위치할 수 있고, 상기 지지패턴(US)의 상기 바닥면(USb)보다 높은 높이에 위치할 수 있다. 즉, 상기 하부 전극(BE)의 상기 상면은 상기 지지패턴(US)의 상기 상면(USa)보다 낮은 높이에 위치할 수 있고, 상기 지지패턴(US)의 상기 바닥면(USb)보다 높은 높이에 위치할 수 있다. 이에 따라, 상기 상부 지지패턴(US)은 상기 하부 전극(BE)을 물리적으로 지지할 수 있다. 상기 제2 부분(BE2)은 심(SM)을 포함하지 않을 수 있다.
관통 홀(PH)이 서로 인접하는 하부 전극들(BE) 사이에 배치될 수 있다. 일 예로, 상기 관통 홀(PH)은 서로 인접하는 세 개의 하부 전극들(BE) 사이에 원형으로 배치될 수 있고, 상기 세 개의 하부 전극들(BE) 각각의 측면의 일부를 노출시킬 수 있다. 다만, 이에 한정되는 것은 아니고, 상기 관통 홀(PH)은 다양한 형태로 복수 개의 하부 전극들(BE) 사이에 배치될 수 있다. 상기 관통 홀(PH)은 상기 상부 지지패턴(US) 및 상기 하부 지지패턴(LS)을 관통할 수 있다. 상기 관통 홀(PH)은 상기 식각 저지패턴(420)을 노출시킬 수 있다. 상기 관통 홀(PH)은 복수 개일 수 있고, 상기 관통 홀들(PH)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다.
유전막(DL)이 상기 상부 지지패턴(US), 상기 하부 지지패턴(LS), 상기 하부 전극(BE) 및 상기 식각 저지패턴(420) 상에 제공될 수 있다. 상기 유전막(DL)은 상기 상부 지지패턴(US), 상기 하부 지지패턴(LS), 상기 하부 전극(BE) 및 상기 식각 저지패턴(420)을 컨포멀하게 덮을 수 있다. 상기 유전막(DL)은 상기 하부 전극(BE)의 상기 상면에 접할 수 있다. 즉, 상기 유전막(DL)은 상기 하부 전극(BE)의 상기 제2 부분(BE2)의 상기 상단(BEa)에 접할 수 있다. 상기 유전막(DL)은 상기 관통 홀들(PH)의 일부를 채울 수 있다. 상기 하부 전극(BE)과 접촉하는 상기 유전막(DL)은, 상기 하부 전극(BE)의 결정 구조와 동일한 결정 구조를 가질 수 있다. 예를 들면, 상기 유전막(DL)은 정방정계(tetragonal) 구조를 가질 수 있다. 상기 유전막(DL)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.
상부 전극(TE)이 상기 유전막(DL) 상에 제공될 수 있다. 상기 상부 전극(TE)은 상기 하부 전극(BE), 상기 상부 지지패턴(US) 및 상기 하부 지지패턴(LS)을 덮을 수 있다. 상기 상부 전극(TE)은 상기 관통 홀들(PH)의 잔부, 상기 상부 지지패턴(US)과 상기 하부 지지패턴(LS)의 사이, 및 상기 하부 지지패턴(LS)과 상기 식각 저지패턴(420)의 사이를 채울 수 있다. 상기 유전막(DL)은 상기 하부 전극(BE)과 상기 상부 전극(TE)의 사이, 상기 상부 지지패턴(US)과 상기 상부 전극(TE)의 사이, 및 상기 하부 지지패턴(LS)과 상기 상부 전극(TE)의 사이에 개재될 수 있다. 상기 유전막(DL)은 상기 하부 전극(BE)의 상기 제2 부분(BE2)의 상기 상단(BEa)과 상기 상부 전극(TE)의 사이에 개재될 수 있다.
상기 상부 전극(TE)은 티타늄 질화물, 불순물이 도핑된 폴리실리콘, 및 불순물이 도핑된 실리콘 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 상부 전극(TE)은 단일막 또는 다중막일 수 있다. 상기 하부 전극(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 커패시터(CA)를 구성할 수 있다. 일 예로, 상기 커패시터(CA)는 본 발명에 따른 반도체 소자가 메모리 장치로 동작하기 위한 정보 저장 요소 기능을 수행할 수 있다.
도 3은 도 1의 A-A'에 대응하는 단면도로, 본 발명의 다른 실시예들에 따른 반도체 소자를 나타낸다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략하고, 전술한 내용과 차별화되는 특징을 위주로 설명한다.
도 3을 참조하면, 하부 전극(BE)은 제1 부분(BE1) 및 제2 부분(BE2)을 포함할 수 있다. 상기 하부 전극(BE)은 내부에 복수 개의 심들(SM)을 포함할 수 있고, 상기 심들(SM) 각각은 서로 다른 높이에 위치할 수 있다. 상기 심들(SM)은 상기 하부 전극(BE)의 제1 부분(BE1) 내에 배치될 수 있다. 상기 제1 부분(BE1)은 상기 심들(SM) 중 최상층의 심(SM)의 상단보다 아래에 제공되는 상기 하부 전극(BE)의 일부분일 수 있다. 상기 제2 부분(BE2)은 상기 최상층의 심(SM)의 상기 상단보다 위에 제공되는 상기 하부 전극(BE)의 다른 부분일 수 있고, 상기 제1 부분(BE1) 상에 제공될 수 있다. 상기 제1 부분(BE1) 및 상기 제2 부분(BE2)은 경계면 없이 접할 수 있다.
상기 제2 부분(BE2)의 하단(BEb)의 일부는 상기 최상층의 심(SM)에 의해 노출될 수 있다. 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 최상층의 심(SM)의 상기 상단이 제공되는 높이에서 정의될 수 있다.
도 4 내지 도 13은 도 2의 반도체 소자의 제조방법을 나타내는 도면들로, 도 4 및 도 11은 도 2의 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 5 내지 도 10, 도 12 및 도 13은 도 2의 반도체 소자의 제조방법을 나타내는 단면도들이다. 이하에서, 도 4 내지 도 13을 참조하여 도 2에 따른 반도체 소자의 제조방법을 설명한다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 4 및 도 5를 참조하면, 기판(10)이 제공될 수 있다. 층간 절연막(12)이 상기 기판(10) 상에 형성될 수 있다. 도전 컨택(14)이 상기 층간 절연막(12) 내에 형성될 수 있다. 식각 저지막(420L)이 상기 기판(10) 상에 형성될 수 있다. 상기 식각 저지막(420L)은 상기 층간 절연막(12)의 상면 및 상기 도전 컨택(14)의 상면을 덮도록 형성될 수 있다.
상기 식각 저지막(420L) 상에 몰드 구조체(MS)가 형성될 수 있다. 상기 몰드 구조체(MS)는 몰드막들 및 지지막들이 교대로 적층되어 형성될 수 있다. 일 예로, 상기 몰드 구조체(MS)는 제1 몰드막(20), 하부 지지막(22), 제2 몰드막(24) 및 상부 지지막(26)이 차례로 적층되어 형성될 수 있다. 상기 하부 지지막(22)은 상기 제1 몰드막(20)에 대해 식각 선택성을 가지는 물질을 포함할 수 있다. 상기 상부 지지막(26)은 상기 제2 몰드막(24)에 대해 식각 선택성을 가지는 물질을 포함할 수 있다. 상기 제1 몰드막(20) 및 상기 제2 몰드막(24)은 서로 동일한 물질을 포함할 수 있다. 일 예로, 상기 제1 몰드막(20) 및 상기 제2 몰드막(24)은 실리콘 산화물을 포함할 수 있다. 상기 하부 지지막(22) 및 상부 지지막(26)은 서로 동일한 물질을 포함할 수 있다. 일 예로, 상기 하부 지지막(22) 및 상기 상부 지지막(26)은 실리콘 질화물, SiBN 또는 SiCN 중에서 적어도 하나를 포함할 수 있다.
제1 마스크막(40) 및 제2 마스크 패턴(42)이 상기 몰드 구조체(MS) 상에 차례로 형성될 수 있다. 상기 제1 마스크막(40)은 상기 상부 지지막(26)을 덮을 수 있다. 상기 제1 마스크막(40)은 예를 들어, 폴리실리콘, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제2 마스크 패턴(42)은 상기 제1 마스크막(40) 상에 형성될 수 있고, 제1 개구부(OP1)를 가질 수 있다. 상기 제1 개구부(OP1)는 복수 개일 수 있고, 상기 제1 마스크막(40)의 상면의 일부가 상기 제1 개구부(OP1)를 통해 노출될 수 있다. 상기 제1 개구부(OP1)는 상기 도전 컨택(14)과 수직적으로 중첩할 수 있다. 상기 제2 마스크 패턴(42)은 예를 들어, SOH(Spin On Hardmask) 또는 비정질 탄소막(ACL; Amorphous Carbon Layer) 중 적어도 하나를 포함할 수 있다.
도 6을 참조하면, 상기 제2 마스크 패턴(42)을 식각마스크로 이용해 상기 제1 마스크막(40), 상기 몰드 구조체(MS) 및 상기 식각 저지막(420L)이 이방성 식각될 수 있다. 이에 따라, 평면적으로 상기 제1 개구부(OP1)와 같은 형태를 가지는 도전 홀(CH)이 형성될 수 있고, 상기 도전 홀(CH)은 상기 제1 개구부(OP1)를 따라 복수 개로 형성될 수 있다. 상기 도전 홀(CH)은 상기 몰드 구조체(MS) 및 상기 식각 저지막(420L)을 상기 제3 방향(D3)으로 관통할 수 있고, 상기 도전 컨택(14)의 상면을 노출시킬 수 있다. 상기 식각 공정 이후, 식각되지 않은 상기 식각 저지막(420L)의 잔부는 식각 저지패턴(420)을 구성할 수 있다. 일 예로, 상기 제1 마스크막(40) 및 상기 제2 마스크 패턴(42)은 상기 식각 공정을 통해 제거될 수 있다. 다른 예로, 상기 제1 마스크막(40) 및 상기 제2 마스크 패턴(42)은 상기 식각 공정 이후에 별도의 제거 공정을 통해 제거될 수 있다.
도 7을 참조하면, 제1 하부 전극막(50)이 상기 몰드 구조체(MS) 상에 형성될 수 있고, 상기 도전 홀(CH)을 채울 수 있다. 상기 제1 하부 전극막(50)은 상기 도전 컨택(14)의 상기 노출된 상면 및 상기 상부 지지막(26)을 덮을 수 있다. 일 예로, 상기 제1 하부 전극막(50)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
상기 제1 하부 전극막(50)은 상기 도전 홀들(CH)을 채우도록 형성될 수 있다. 상기 제1 하부 전극막(50)은 상기 도전 홀(CH)의 내측벽 상에서 증착되기 시작해, 증착이 진행됨에 따라 상기 도전 홀(CH)의 상기 내측벽에서부터 상기 도전 홀(CH)을 채워나갈 수 있다. 이로 인해 상기 제1 하부 전극막(50)의 내부에 심(SM)이 형성될 수 있다. 상기 심(SM)은 상기 제1 하부 전극막(50)이 상기 도전 홀(CH)의 서로 마주하는 내측벽들로부터 증착되다가 만나는 경계에서 형성될 수 있다. 상기 심(SM)은, 일 예로, 상기 제1 하부 전극막(50) 내부의 경계면일 수 있다. 상기 심(SM)은, 다른 예로, 상기 제1 하부 전극막(50) 내부의 빈 공간일 수 있다.
상기 제1 하부 전극막(50)은 실리콘(Si), 금속 물질(예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴), 금속 질화물(예를 들어, 티타늄 질화물(TiN), 티타늄 실리콘물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN, TaAlN) 및 텅스텐 질화물(WN)), 귀금속물(예를 들어, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)), 전도성 산화물(PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 또는 금속 실리사이드 중의 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 상기 제1 하부 전극막(50)의 상부가 제거될 수 있고, 하부 전극(BE)의 제1 부분(BE1)이 형성될 수 있다. 상기 제1 하부 전극막(50)은 상기 도전 홀들(CH) 각각을 채우는 복수 개의 제1 부분들(BE1)로 분리될 수 있다. 상기 제1 하부 전극막(50)의 상기 상부를 제거하는 것은, 일 예로, 에치백(etch-back) 공정을 수행하는 것을 포함할 수 있다. 상기 제1 부분(BE1)은 상기 몰드 구조체(MS)를 상기 제3 방향(D3)으로 관통할 수 있고, 상기 도전 컨택(14)에 전기적으로 연결될 수 있다. 일 예로, 상기 제1 부분(BE1)은 필라(pillar) 형태를 가지도록 형성될 수 있다. 상기 도전 홀(CH)의 상부는 상기 제1 부분(BE1)에 의해 채워지지 않을 수 있다.
상기 제1 하부 전극막(50)의 상기 상부가 제거됨으로써, 상기 심(SM)이 외부로 노출될 수 있다. 상기 심(SM)은 상기 제1 부분(BE1)의 상면에 의해 외부로 노출될 수 있다. 상기 제1 부분(BE1)의 상기 상면은 상기 상부 지지막(26)의 상면보다 낮은 높이에 위치할 수 있다. 일 예로, 상기 제1 부분(BE1)의 상기 상면은 상기 상부 지지막(26)의 상기 상면보다 낮고, 상기 상부 지지막(26)의 바닥면보다 높은 높이에 위치할 수 있다. 이로 인해 상기 심(SM)의 상단은 상기 상부 지지막(26)의 상기 상면보다 낮고, 상기 상부 지지막(26)의 상기 바닥면보다 높은 높이에 위치할 수 있다. 상기 상부 지지막(26)의 측면의 적어도 일부가 상기 제1 부분(BE1)에 의해 노출될 수 있다.
도 9를 참조하면, 제2 하부 전극막(55)이 상기 제1 부분(BE1) 상에 형성될 수 있다. 상기 제2 하부 전극막(55)은 상기 제1 부분(BE1)에 의해 채워지지 않은 상기 도전 홀(CH)의 상기 상부를 채울 수 있고, 상기 상부 지지막(26)을 덮을 수 있다. 상기 심(SM)의 상단이 상기 제2 하부 전극막(55)에 의해 닫힐 수 있다. 상기 제2 하부 전극막(55)의 하단(55b)의 일부가 상기 심(SM)에 의해 노출될 수 있다. 상기 하부 전극막(55)의 상기 하단(55b)은 상기 제1 부분(BE1)의 상기 상면과 만나는 면일 수 있고, 상기 심(SM)의 상단이 제공되는 높이에 위치할 수 있다.
상기 제2 하부 전극막(55)은 실리콘(Si), 금속 물질(예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴), 금속 질화물(예를 들어, 티타늄 질화물(TiN), 티타늄 실리콘물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN, TaAlN) 및 텅스텐 질화물(WN)), 귀금속물(예를 들어, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)), 전도성 산화물(PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 또는 금속 실리사이드 중의 적어도 하나를 포함할 수 있다. 상기 제2 하부 전극막(55)은 상기 제1 부분(BE1)과 동일한 물질을 포함할 수 있고, 상기 제1 부분(BE1)이 포함하지 않은 물질을 더 포함할 수 있다.
도 10을 참조하면, 상기 제2 하부 전극막(55)의 상부가 제거될 수 있고, 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)은 상기 제1 부분(BE1) 및 상기 제1 부분(BE1) 상의 제2 부분(BE2)을 포함할 수 있다. 상기 제2 부분(BE2)은 상기 제2 하부 전극막(55)의 상부를 제거함에 따라 형성될 수 있다. 상세하게는, 상기 제2 하부 전극막(55)은 상기 도전 홀들(CH) 각각을 채우는 복수 개의 제2 부분들(BE2)로 분리될 수 있다. 상기 제2 하부 전극막(55)의 상기 상부를 제거하는 것은, 일 예로, 에치백(etch-back) 공정을 수행하는 것을 포함할 수 있다. 상기 제2 하부 전극막(55)의 상기 상부가 제거됨으로써, 상기 상부 지지막(26)의 상면 및 상기 상부 지지막(26)의 측면의 일부가 노출될 수 있다.
상기 제2 부분(BE2)의 상단(BEa)은 상기 상부 지지막(26)의 상면보다 낮은 높이에 위치할 수 있다. 상기 제2 부분(BE2)의 하단(BEb)의 일부는 상기 심(SM)에 의해 노출될 수 있다. 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 심(SM)의 상단이 제공되는 높이에 위치할 수 있다. 상기 제1 부분(BE1) 및 상기 제2 부분(BE2)은 서로 경계면 없이 접할 수 있다.
도 11 및 도 12를 참조하면, 제3 마스크막(60) 및 제4 마스크 패턴(62)이 상기 몰드 구조체(MS) 및 상기 하부 전극(BE) 상에 차례로 형성될 수 있다. 상기 제3 마스크막(60)은 상기 상부 지지막(26) 및 상기 하부 전극(BE)을 덮을 수 있다. 상기 제4 마스크 패턴(62)은 상기 제3 마스크막(60) 상에 형성될 수 있고, 제2 개구부(OP2)를 가질 수 있다. 상기 제2 개구부(OP2)는 복수 개일 수 있다. 상기 제2 개구부(OP2)를 통해 상기 제3 마스크막(60)의 상면의 일부가 노출될 수 있다. 제3 마스크막(60)은 예를 들어, 폴리실리콘을 포함할 수 있다. 상기 제4 마스크 패턴(62)은 예를 들어, 포토레지스트를 포함할 수 있다.
도 13을 참조하면, 상기 제4 마스크 패턴(62)을 식각마스크로 이용해 상기 제3 마스크막(60) 및 상기 상부 지지막(26)이 이방성 식각될 수 있다. 이에 따라, 상기 제2 개구부(OP2)와 수직적으로 중첩하는 상기 제3 마스크막(60)의 일부 및 상기 상부 지지막(26)의 일부가 제거될 수 있다. 상기 상부 지지막(26)의 잔부는 상부 지지패턴(US)을 구성할 수 있다. 상기 상부 지지패턴(US)을 관통하는 관통 홀(PH)이 형성될 수 있다. 상기 관통 홀(PH)은 복수 개일 수 있고, 상기 제2 개구부(OP2)와 수직적으로 중첩할 수 있다. 상기 관통 홀(PH)에 의해 상기 제2 몰드막(24)의 상면 일부가 노출될 수 있다.
이후 제2 몰드막(24)이 제거될 수 있다. 이에 따라, 상기 상부 지지패턴(US)의 바닥면, 상기 하부 전극(BE)의 측면의 일부, 및 하부 지지막(22)의 상면이 노출될 수 있다. 상기 제2 몰드막(24)의 제거 공정은 등방성 식각 공정을 포함할 수 있다. 상기 등방성 식각 공정을 수행하기 위해, 인산(H3PO4)이 사용될 수 있다. 일 예로, 상기 제3 마스크막(60)의 잔부는 상기 제2 몰드막(24)의 제거 전에 제거될 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 몰드막(24)이 제거됨으로써, 상기 관통 홀(PH)은 상기 하부 지지막(22)의 상면까지 연장될 수 있다.
상기 관통 홀(PH)과 수직적으로 중첩하는 상기 하부 지지막(22)의 일부를 식각할 수 있고, 상기 제1 몰드막(20)의 상면의 일부가 노출될 수 있다. 상기 하부 지지막(22)의 잔부는 하부 지지패턴(LS)을 구성할 수 있다. 상기 관통 홀(PH)은 상기 하부 지지패턴(LS) 내부로 연장될 수 있고, 상기 하부 지지패턴(LS)을 더 관통할 수 있다.
이후 제1 몰드막(20)이 제거될 수 있다. 이에 따라, 상기 하부 지지패턴(LS)의 바닥면, 상기 하부 전극(BE)의 상기 측면의 잔부, 및 상기 식각 저지패턴(420)의 상면이 노출될 수 있다. 상기 제1 몰드막(20)의 제거 공정은 등방성 식각 공정을 포함할 수 있다. 상기 등방성 식각 공정을 수행하기 위해, 인산(H3PO4)이 사용될 수 있다.
본 발명의 개념에 따르면, 상기 제1 몰드막(20) 및 상기 제2 몰드막(24)의 제거 과정에서, 상기 하부 전극(BE)의 손상이 최소화될 수 있다. 상기 하부 전극(BE)의 상기 제2 부분(BE2)으로 인해 상기 하부 전극(BE)의 상기 심(SM)이 외부로 노출되지 않을 수 있고, 이로 인해 등방성 식각 용액이 상기 심(SM)을 따라 상기 하부 전극(BE) 내로 침투되는 것이 방지될 수 있다. 즉, 상기 하부 전극(BE)의 형성 시 상기 제1 부분(BE1)과 상기 제2 부분(BE2)을 따로 형성함으로써, 이후 식각 공정 진행 시 상기 하부 전극(BE)의 손상이 최소화될 수 있다. 그 결과, 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
다시 도 2를 참조하면, 유전막(DL)이 상기 상부 지지패턴(US), 상기 하부 지지패턴(LS), 상기 하부 전극(BE) 및 상기 식각 저지패턴(420) 상에 형성될 수 있다. 상기 유전막(DL)은 상기 상부 지지패턴(US), 상기 하부 지지패턴(LS), 상기 하부 전극(BE) 및 상기 식각 저지패턴(420)을 컨포멀하게 덮을 수 있다. 상기 유전막(DL)은 상기 관통 홀(PH)의 일부를 채울 수 있다.
상기 하부 전극(BE)과 접촉하는 상기 유전막(DL)은, 상기 하부 전극(BE)의 결정 구조와 동일한 결정 구조를 가지도록 형성될 수 있다. 예를 들면, 상기 유전막(DL)은 정방정계(tetragonal) 구조를 가지도록 형성될 수 있다. 상기 유전막(DL)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(step coverage)이 우수한 증착 기술을 통해 형성될 수 있다.
상부 전극(TE)이 상기 유전막(DL) 상에 형성될 수 있다. 상기 상부 전극(TE)은 상기 관통 홀(PH)의 잔부를 채우고, 상기 하부 전극(BE)을 덮을 수 있다. 상기 상부 전극(TE)은 상기 하부 전극(BE)과 이웃하는 하부 전극(BE)의 사이, 상기 상부 지지패턴(US)과 상기 하부 지지패턴(LS)의 사이, 및 상기 하부 지지패턴(LS)과 상기 식각 저지패턴(420)의 사이를 채울 수 있다. 상기 상부 전극(TE)이 형성됨으로써, 상기 유전막(DL)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 개재될 수 있다. 상기 하부 전극(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 커패시터(CA)를 구성할 수 있다.
도 14는 도 1의 A-A'에 대응하는 단면도로, 본 발명의 또 다른 실시예들에 따른 반도체 소자를 나타낸다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 14를 참조하면, 심(SM)의 상단이 상부 지지패턴(US)의 바닥면(USb)보다 낮은 높이에 위치할 수 있다. 이에 따라 하부 전극(BE)의 제2 부분(BE2)의 하단(BEb)이 상기 상부 지지패턴(US)의 바닥면(USb)보다 낮은 높이에 위치할 수 있다. 상기 하부 전극(BE)의 상면(일 예로, 상기 제2 부분(BE2)의 상단(BEa))은 상기 상부 지지패턴(US)의 상면(USa)보다 낮고, 상기 상부 지지패턴(US)의 상기 바닥면(USb)보다 높은 높이에 위치할 수 있다. 이를 통해, 상기 하부 전극(BE)은 상기 상부 지지패턴(US)에 의해 지지될 수 있다.
도 15 내지 도 17은 도 14의 반도체 소자의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 15를 참조하면, 도 7의 하부 전극막(50)의 상부가 제거될 수 있고, 하부 전극(BE)의 제1 부분(BE1)이 형성될 수 있다. 상기 제1 하부 전극막(50)의 상기 상부가 제거됨으로써, 상기 심(SM)이 외부로 노출될 수 있다. 상기 심(SM)은 상기 제1 부분(BE1)의 상면에 의해 외부로 노출될 수 있다. 상기 제1 부분(BE1)의 상기 상면은 상기 상부 지지막(26)의 바닥면보다 낮은 높이에 위치할 수 있다. 이로 인해 상기 심(SM)의 상단은 상기 상부 지지막(26)의 상기 바닥면보다 낮은 높이에 위치할 수 있다. 상기 상부 지지막(26)의 측면이 상기 제1 부분(BE1)에 의해 노출될 수 있다.
도 16을 참조하면, 제2 하부 전극막(55)이 상기 제1 부분(BE1) 상에 형성될 수 있다. 상기 심(SM)의 상단이 상기 제2 하부 전극막(55)에 의해 닫힐 수 있다. 상기 제2 하부 전극막(55)의 하단(55b)의 일부가 상기 심(SM)에 의해 노출될 수 있다. 상기 하부 전극막(55)의 상기 하단(55b)은 상기 제1 부분(BE1)의 상기 상면과 만나는 면일 수 있고, 상기 심(SM)의 상단이 제공되는 높이에 위치할 수 있다. 즉, 상기 하부 전극막(55)의 상기 하단(55b)은 상기 상부 지지막(26)의 상기 바닥면보다 낮은 높이에 위치할 수 있다.
도 17을 참조하면, 상기 제2 하부 전극막(55)의 상부가 제거될 수 있고, 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)은 상기 제1 부분(BE1) 및 상기 제1 부분(BE1) 상의 제2 부분(BE2)을 포함할 수 있다. 상기 하부 전극(BE)의 상면(일 예로, 상기 제2 부분(BE2)의 상단(BEa))은 상기 상부 지지막(26)의 상면보다 낮은 높이에 위치할 수 있다. 상기 제2 부분(BE2)의 하단(BEb)의 일부는 상기 심(SM)에 의해 노출될 수 있다. 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 심(SM)의 상단이 제공되는 높이에 위치할 수 있다. 즉, 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 상부 지지막(26)의 상기 바닥면보다 낮은 높이에 위치할 수 있다. 상기 제1 부분(BE1) 및 상기 제2 부분(BE2)은 서로 경계면 없이 접할 수 있다. 이후, 도 11 내지 도 13, 및 도 2를 참조하여 설명한 제조방법을 통해 도 14의 반도체 소자가 형성될 수 있다.
도 18은 도 1의 A-A'에 대응하는 단면도로, 본 발명의 또 다른 실시예들에 따른 반도체 소자를 나타낸다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 18을 참조하면, 하부 전극(BE)은 기판(10)으로부터 상기 제3 방향(D3)을 따라 차례로 제공되는 제1 부분(BE1), 제2 부분(BE2) 및 제3 부분(BE3)을 포함할 수 있다. 제1 심(SM1)이 상기 제1 부분(BE1)의 내부에 배치될 수 있고, 제2 심(SM2)이 상기 제3 부분(BE3)의 내부에 배치될 수 있다. 도시되지 않았지만, 하나 이상의 심들(SM)이 상기 제1 부분(BE1) 내부에 서로 높이를 다르게 하여 배치될 수 있고, 상기 제1 심(SM1)은 상기 제1 부분(BE1) 내부의 상기 심들(SM) 중 가장 높은 높이에 위치하는 심(SM)일 수 있다. 상기 제2 심(SM2)은 상기 제3 부분(BE3)을 상기 제3 방향(D3)을 따라 관통할 수 있다.
상기 제2 부분(BE2)은 상기 제1 부분(BE1)과 상기 제3 부분(BE3)의 사이에 배치될 수 있다. 상기 제2 부분(BE2)은 상기 제1 심(SM1)의 상단보다 위에 제공되고, 상기 제2 심(SM2)의 하단보다 아래에 제공되는 상기 하부 전극(BE)의 일부분일 수 있다. 상기 제2 부분(BE2)의 하단(BEb)은 상기 제1 심(SM1)의 상단이 제공되는 높이에 위치할 수 있고, 상기 제2 부분(BE2)의 상단(BEa)은 상기 제2 심(SM2)의 하단이 제공되는 높이에 위치할 수 있다. 상기 제2 부분(BE2)의 상기 하단(BEb)의 일부는 상기 제1 심(SM1)에 의해 노출될 수 있고, 상기 제2 부분(BE2)의 상기 상단(BEa)의 일부는 상기 제2 심(SM2)에 의해 노출될 수 있다.
상기 제3 부분(BE3)의 상단(BEc)은 상부 지지패턴(US)의 상면(USa)보다 낮고, 상기 상부 지지패턴(US)의 바닥면(USb)보다 높은 높이에 위치할 수 있다. 이에 따라, 상기 하부 전극(BE)은 상기 상부 지지패턴(US)에 의해 지지될 수 있다.
일 예로, 도 18에 도시된 바와 같이, 상기 제2 부분(BE2)의 상단(BEa) 및 하단(BEb)은 상기 상부 지지패턴(US)의 상기 바닥면(USb)보다 높은 높이에 위치할 수 있다. 다른 예로, 도시되지 않았지만, 상기 제2 부분(BE2)의 상기 상단(BEa)은 상기 상부 지지패턴(US)의 상기 바닥면(USb)보다 높은 높이에 위치할 수 있고, 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 상부 지지패턴(US)의 상기 바닥면(USb)보다 낮은 높이에 위치할 수 있다. 또 다른 예로, 도시되지 않았지만, 상기 제2 부분(BE2)의 상기 상단(BEa) 및 상기 하단(BEb)은 상기 상부 지지패턴(US)의 상기 바닥면(USb)보다 낮은 높이에 위치할 수 있다. 상기 제3 부분(BE3)은 상기 제2 부분(BE2)과 동일한 물질을 포함할 수 있다.
유전막(DL)이 상기 제3 부분(BE3)의 상기 상단(BEc)(즉, 상기 하부 전극(BE)의 상면)에 접할 수 있고, 상기 제3 부분(BE3)의 상기 상단(BEc)을 덮을 수 있다. 상기 유전막(DL)은 상기 제2 심(SM2)에 의해 노출될 수 있다. 즉, 상기 유전막(DL)이 상기 제2 심(SM2)을 덮을 수 있다.
도 19 및 도 20은 도 18의 반도체 소자의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 19를 참조하면, 제2 하부 전극막(55)이 형성되면서 상기 제2 하부 전극막(55) 내에 제2 심(SM2)이 형성될 수 있다. 상기 제2 심(SM2)은 상기 제1 심(SM1)보다 위에 형성될 수 있다. 일 예로, 도 19에 도시된 바와 같이, 상기 제2 심(SM2)은 상기 하부 전극막(55)에 의해 폐쇄된 영역일 수 있다. 다른 예로, 도시되지 않았지만, 상기 제2 심(SM2)은 상기 하부 전극막(55)의 상면에 의해 노출될 수 있다.
도 20을 참조하면, 상기 제2 하부 전극막(55)의 상부가 제거될 수 있고, 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)은 상기 제1 부분(BE1), 상기 제1 부분(BE1) 상의 제2 부분(BE2), 및 상기 제2 부분(BE2) 상의 제3 부분(BE3)을 포함할 수 있다. 상기 하부 전극(BE)의 상면(일 예로, 상기 제3 부분(BE3)의 상단(BEc))은 상기 상부 지지막(26)의 상면보다 낮은 높이에 위치할 수 있고, 상기 상부 지지막(26)의 바닥면보다 높은 높이에 위치할 수 있다.
상기 제2 부분(BE2)의 상단(BEa)의 일부는 상기 제2 심(SM2)에 의해 노출될 수 있다. 상기 제2 부분(BE2)의 상기 상단(BEa)은 상기 제2 심(SM2)의 하단이 제공되는 높이에 위치할 수 있다. 상기 제2 부분(BE2)의 하단(BEb)의 일부는 상기 제1 심(SM1)에 의해 노출될 수 있다. 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 제1 심(SM)의 상단이 제공되는 높이에 위치할 수 있다. 일 예로, 도 20에 도시된 바와 같이, 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 상부 지지막(26)의 상기 바닥면보다 높은 높이에 위치할 수 있다. 다른 예로, 도시되지 않았지만, 상기 제2 부분(BE2)의 상기 하단(BEb)은 상기 상부 지지막(26)의 상기 바닥면보다 높은 높이에 위치할 수 있다.
상기 제2 심(SM2)은 상기 하부 전극(BE)의 상면(일 예로, 상기 제3 부분(BE3)의 상기 상단(BEc))에 의해 외부로 노출될 수 있다. 이로 인해 후속 식각 공정에 사용되는 식각 용액이 상기 제2 심(SM2)을 따라 상기 하부 전극(BE)의 내부로 침투할 수 있다. 다만, 상기 제2 부분(BE2)에 의해 상기 제2 심(SM2)이 상기 하부 전극(BE)의 하부까지 연장될 수 없고, 이에 따라 상기 식각 용액에 의한 상기 하부 전극(BE)의 손상이 최소화될 수 있다.
상기 제1 부분(BE1) 및 상기 제2 부분(BE2)은 서로 경계면 없이 접할 수 있고, 상기 제2 부분(BE2) 및 상기 제3 부분(BE3)은 서로 경계면 없이 접할 수 있다. 이후, 도 11 내지 도 13, 및 도 2를 참조하여 설명한 제조방법을 통해 도 18의 반도체 소자가 형성될 수 있다.
도 21은 도 1의 A-A'에 대응하는 단면도로, 본 발명의 또 다른 실시예들에 따른 반도체 소자를 나타낸다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 21을 참조하면, 상부 지지패턴(US)의 상면(USa)의 상기 제2 방향(D2)에 따른 제1 폭(W1)은, 상기 상부 지지패턴(US)의 바닥면(USb)의 상기 제2 방향(D2)에 따른 제2 폭(W2)과 서로 다를 수 있다. 일 예로, 도 21에 도시된 바와 같이, 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 클 수 있다. 다른 예로, 도시되지 않았지만, 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 작을 수 있다. 하부 지지패턴(LS)의 상면의 폭은, 하부 지지패턴(LS)의 바닥면의 폭과 서로 다를 수 있다.
하부 전극(BE)의 측면 중 일부는 상기 상부 지지패턴(US)의 측면 및 상기 하부 지지패턴(LS)의 측면에 접할 수 있다. 상기 하부 전극(BE)의 상기 접하는 측면은 상기 상부 지지패턴(US)의 상기 측면 및 상기 하부 지지패턴(LS)의 상기 측면의 프로파일을 따를 수 있다. 심(SM)이 상기 상부 지지패턴(US)의 상기 측면 및 상기 하부 지지패턴(LS)의 상기 측면의 프로파일을 따라 상기 하부 전극(BE) 내부에 제공될 수 있다. 일 예로, 상부 심(SMt)이 상기 상부 지지패턴(US)과 인접하게 제공될 수 있다.
상기 하부 전극(BE)의 상기 측면 중 다른 일부, 즉 상기 상부 지지패턴(US) 및 상기 하부 지지패턴(LS)에 접하지 않는 상기 하부 전극(BE)의 나머지 측면은, 다양한 프로파일을 가질 수 있다. 일 예로, 도 21에 도시된 바와 같이, 상기 나머지 측면은 상기 제2 방향(D2) 및 상기 제3 방향(D3)과 교차하는 방향을 따라 직선으로 연장될 수 있다. 다른 예로, 도시되지 않았지만, 상기 나머지 측면은 상기 제3 방향(D3)을 따라 울퉁불퉁하게 연장되는 형태일 수 있다. 다만, 본 발명의 개념은 이에 한정되는 것은 아니다.
도 22 내지 도 26은 도 21의 반도체 소자의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 22를 참조하면, 몰드 구조체(MS)의 상부 지지막(26), 제2 몰드막(24), 하부 지지막(22) 및 제1 몰드막(20)을 차례로 관통하는 도전 홀(CH)이 형성될 수 있다. 상기 도전 홀(CH)은 도 5의 제2 마스크 패턴(42)을 식각마스크로 이용해 이방성 식각을 수행함으로써 형성될 수 있다. 상기 상부 지지막(26), 상기 제2 몰드막(24), 상기 하부 지지막(22) 및 상기 제1 몰드막(20)의 상기 제2 방향(D2)에 따른 폭은 높이에 따라 달라질 수 있다. 일 예로, 상기 상부 지지막(26)의 상면의 폭은 상기 상부 지지막(26)의 바닥면의 폭보다 클 수 있다. 상기 상부 지지막(26)의 측면, 상기 제2 몰드막(24)의 측면, 상기 하부 지지막(26)의 측면 및 상기 제1 몰드막(20)의 측면은 다양한 프로파일을 가질 수 있다.
도 23을 참조하면, 제1 하부 전극막(50)이 상기 몰드 구조체(MS) 상에 형성될 수 있고, 상기 도전 홀(CH)을 채울 수 있다. 상기 제1 하부 전극막(50) 내부에 심(SM)이 제공될 수 있고, 상기 심(SM)은 상기 도전 홀(CH)의 측면의 프로파일을 따라 형성될 수 있다. 상부 심(SMt)이 상기 상부 지지막(26)과 인접한 영역에서 상기 상부 지지막(26)의 측면의 프로파일을 따라 형성될 수 있다.
도 24를 참조하면, 상기 제1 하부 전극막(50)의 상부가 제거될 수 있고, 하부 전극(BE)의 제1 부분(BE1)이 형성될 수 있다. 상기 제1 하부 전극막(50)은 상기 도전 홀들(CH) 각각을 채우는 복수 개의 제1 부분들(BE1)로 분리될 수 있다. 상기 제1 하부 전극막(50)의 상기 상부가 제거됨으로써, 상기 상부 심(SMt)이 외부로 노출될 수 있다. 상기 상부 심(SMt)은 상기 제1 부분(BE1)의 상면에 의해 외부로 노출될 수 있다. 상기 상부 심(SMt)의 상단은 상기 상부 지지막(26)의 상기 상면보다 낮은 높이에 위치할 수 있다.
도 25를 참조하면, 제2 하부 전극막(55)이 상기 제1 부분(BE1) 상에 형성될 수 있다. 상기 제2 하부 전극막(55)은 상기 제1 부분(BE1)에 의해 채워지지 않은 상기 도전 홀(CH)의 상기 상부를 채울 수 있고, 상기 상부 지지막(26)을 덮을 수 있다. 상기 상부 심(SMt)의 상단이 상기 제2 하부 전극막(55)에 의해 닫힐 수 있다. 상기 제2 하부 전극막(55)의 하단(55b)의 일부가 상기 상부 심(SMt)에 의해 노출될 수 있다. 상기 하부 전극막(55)의 상기 하단(55b)은 상기 제1 부분(BE1)의 상기 상면과 만나는 면일 수 있고, 상기 상부 심(SMt)의 상기 상단이 제공되는 높이에 위치할 수 있다.
도 26을 참조하면, 상기 제2 하부 전극막(55)의 상부가 제거될 수 있고, 하부 전극(BE)이 형성될 수 있다. 상기 하부 전극(BE)은 상기 제1 부분(BE1) 및 상기 제1 부분(BE1) 상의 제2 부분(BE2)을 포함할 수 있다. 상기 제2 부분(BE2)은 상기 제2 하부 전극막(55)의 상부를 제거함에 따라 형성될 수 있다. 상기 하부 전극(BE)의 측면의 프로파일은 상부 지지막(26)의 측면, 상기 제2 몰드막(24)의 측면, 상기 하부 지지막(26)의 측면 및 상기 제1 몰드막(20)의 측면의 프로파일들을 따라 형성될 수 있다.
다시 도 21을 참조하면, 유전막(DL)이 상기 상부 지지패턴(US), 상기 하부 지지패턴(LS), 상기 하부 전극(BE) 및 상기 식각 저지패턴(420) 상에 형성될 수 있다. 상기 유전막(DL)은 상기 상부 지지패턴(US), 상기 하부 지지패턴(LS), 상기 하부 전극(BE) 및 상기 식각 저지패턴(420)을 컨포멀하게 덮을 수 있다. 상부 전극(TE)이 상기 유전막(DL) 상에 형성될 수 있다. 상기 상부 전극(TE)은 상기 관통 홀(PH)의 잔부를 채우고, 상기 하부 전극(BE)을 덮을 수 있다. 상기 상부 전극(TE)이 형성됨으로써, 상기 유전막(DL)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 개재될 수 있다. 상기 하부 전극(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 커패시터(CA)를 구성할 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 블록도이다. 도 28은 도 27의 P1 부분에 대응하는 확대도이다. 도 29는 도 28의 A-A'에 대응하는 단면도이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 27을 참조하면, 반도체 소자는 셀 블록들(CB) 및 상기 셀 블록들(CB)의 각각의 주위를 둘러싸는 주변 블록(PB)을 포함할 수 있다. 상기 반도체 소자는 메모리 소자일 수도 있고, 상기 셀 블록들(CB)의 각각은 메모리 집적회로와 같은 셀 회로를 포함할 수 있다. 상기 셀 블록들(CB)은 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는(일 예로, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다.
상기 주변 블록(PB)은 상기 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있고, 상기 주변 회로들은 상기 셀 회로에 전기적으로 연결될 수 있다. 상기 주변 블록(PB)은 센스 앰프 회로들(SA), 서브-워드라인 드라이버 회로들(SWD)을 포함할 수 있다. 일 예로, 상기 센스 앰프 회로들(SA)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있고, 상기 서브-워드라인 드라이버 회로들(SWD)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있다. 상기 주변 블록(PB)은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 28 및 도 29를 참조하면, 셀 영역을 포함하는 기판(10)이 제공될 수 있다. 상기 셀 영역은 도 27의 각 셀 블록(CB)이 제공되는 상기 기판(10)의 일 영역일 수 있다. 상기 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
활성 패턴들(ACT)이 상기 기판(10)의 상기 셀 영역 상에 배치될 수 있다. 평면적 관점에서, 상기 활성 패턴들(ACT)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 활성 패턴들(ACT)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제4 방향(D4)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 활성 패턴들(ACT)의 중 어느 하나의 단부는, 상기 제2 방향(D2)으로 바로 이웃하는 다른 활성 패턴(ACT)의 중심에 인접하도록 배열될 수 있다. 상기 활성 패턴들(ACT) 각각은 상기 제3 방향(D3)을 따라 상기 기판(10)으로부터 돌출된 상기 기판(10)의 일부일 수 있다.
소자분리막들(120)이 상기 활성 패턴들(ACT) 사이에 배치될 수 있다. 상기 소자분리막들(120)은 상기 기판(10) 내에 배치되어 상기 활성 패턴들(ACT)을 정의할 수 있다. 상기 소자분리막들(120)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
워드라인들(WL)이 상기 기판(10) 내에 배치될 수 있고, 활성 패턴들(ACT) 및 상기 소자분리막들(120)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 활성 패턴들(ACT) 및 상기 소자분리막들(120)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(10) 내에 매립될 수 있다.
불순물 영역들이 상기 활성 패턴들(ACT) 내에 제공될 수 있다. 상기 불순물 영역들은 제1 불순물 영역들(110a) 및 제2 불순물 영역들(110b)을 포함할 수 있다. 상기 제2 불순물 영역들(110b)은 상기 각 활성 패턴들(ACT) 내의 양측 단부들 각각에 인접하게 제공될 수 있다. 상기 제1 불순물 영역들(110a) 각각은 상기 각 활성 패턴들(ACT) 내의 상기 제2 불순물 영역들(110b) 사이에 제공될 수 있다. 상기 제1 불순물 영역들(110a)은 상기 제2 불순물 영역들(110b)과 동일한 도전형(예를 들어, N형)의 불순물을 포함할 수 있다.
버퍼 패턴(305)이 상기 기판(10)의 상기 셀 영역 상에 배치될 수 있다. 상기 버퍼 패턴(305)은 상기 활성 패턴들(ACT), 상기 소자분리막들(120) 및 상기 워드라인들(WL)을 덮을 수 있다. 상기 버퍼 패턴(305)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
비트라인들(BL)이 상기 기판(10) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 비트라인들(BL) 각각은 차례로 적층된 제1 오믹패턴(331) 및 금속함유 패턴(330)을 포함할 수 있다. 일 예로, 상기 제1 오믹패턴(331)은 금속실리사이드를 포함할 수 있다. 일 예로, 상기 금속함유 패턴(330)은 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다.
폴리실리콘 패턴들(310)이 상기 비트라인들(BL)과 상기 버퍼 패턴(305) 사이에 개재될 수 있다.
비트라인 컨택들(DC)이 상기 비트라인들(BL)과 상기 제1 불순물 영역들(110a) 사이에 각각 개재될 수 있다. 상기 비트라인들(BL)은 상기 비트라인 컨택들(DC)에 의해 상기 제1 불순물 영역들(110a)에 전기적으로 연결될 수 있다. 상기 비트라인 컨택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 비트라인 컨택들(DC)은 리세스 영역(RE) 안에 배치될 수 있다. 상기 리세스 영역(RE)은 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부에 제공될 수 있다. 제1 매립절연패턴(314) 및 제2 매립절연패턴(315)은 상기 리세스 영역(RE) 내의 잔부를 채울 수 있다.
비트라인 캐핑패턴(350)이 상기 비트라인들(BL) 각각의 상면 상에 제공될 수 있다. 상기 비트라인 캐핑패턴(350)은 상기 비트라인들(BL) 각각의 상에서 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 이웃하는 비트라인 캐핑패턴(350)과 서로 이격될 수 있다. 상기 비트라인 캐핑패턴(350)은 제1 비트라인 캐핑패턴(351), 제2 비트라인 캐핑패턴(352) 및 제3 비트라인 캐핑패턴(353)을 포함할 수 있다. 상기 비트라인 캐핑패턴(350)은 실리콘 질화막을 포함할 수 있다. 일 예로, 상기 제1 비트라인 캐핑패턴(351), 상기 제2 비트라인 캐핑패턴(352) 및 상기 제3 비트라인 캐핑패턴(353)은 실리콘 질화막을 포함할 수 있다.
상기 폴리실리콘 패턴들(310)의 각각의 측면, 상기 비트라인 컨택들(DC) 각각의 상부 측면, 상기 비트라인들(BL)의 각각의 측면 및 상기 비트라인 캐핑패턴(350)의 측면이 비트라인 스페이서(SP)로 덮일 수 있다. 상기 비트라인 스페이서(SP)는 상기 비트라인들(BL)의 각각의 상에서 상기 제1 방향(D1)을 따라 연장될 수 있다.
상기 비트라인 스페이서(SP)는 서로 이격된 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)를 포함할 수 있다. 일 예로, 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 에어갭(AG)에 의해 이격될 수 있다. 상기 제1 서브 스페이서(321)는 상기 비트라인들(BL)의 각각의 측면에 접할 수 있고, 상기 비트라인 캐핑패턴(350)의 측면 상으로 연장될 수 있다. 상기 제2 서브 스페이서(325)는 상기 제1 서브 스페이서(321)의 측면을 따라 제공될 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다.
제4 캐핑패턴(360)이 상기 제1 서브 스페이서(321)의 측면을 덮을 수 있고, 상기 제2 서브 스페이서(325)의 상면으로 연장될 수 있다. 상기 제4 캐핑패턴(360)은 상기 에어갭(AG)을 더 덮을 수 있다.
스토리지 노드 컨택들(BC)이 상기 기판(10) 상에서 서로 이웃하는 비트라인들(BL) 사이에 개재될 수 있다. 상기 비트라인 스페이서(SP)가 상기 스토리지 노드 컨택들(BC)과 이에 인접한 상기 비트라인들(BL) 사이에 개재될 수 있다. 상기 스토리지 노드 컨택들(BC)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC) 각각은 상기 제2 불순물 영역들(110b) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 스토리지 노드 컨택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
제2 오믹패턴(341)이 상기 스토리지 노드 컨택들(BC) 각각 상에 배치될 수 있다. 상기 제2 오믹패턴(341)은 금속실리사이드를 포함할 수 있다.
확산방지 패턴(342)이 상기 제2 오믹패턴(341), 상기 비트라인 스페이서(SP) 및 상기 비트라인 캐핑패턴(350)을 콘포말하게 덮을 수 있다. 상기 확산방지 패턴(342)은 티타늄질화막, 탄탈륨질화막과 같은 금속 질화물을 포함할 수 있다. 상기 제2 오믹패턴(341)이 상기 확산방지 패턴(342)과 상기 스토리지 노드 컨택들(BC) 각각의 사이에 개재될 수 있다.
랜딩 패드들(LP)이 상기 스토리지 노드 컨택들(BC) 상에 각각 배치될 수 있다. 상기 랜딩 패드들(LP) 각각은 상기 스토리지 노드 컨택들(BC) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 랜딩 패드들(LP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다. 상기 랜딩 패드들(LP)의 상부는 상기 스토리지 노드 컨택들(BC)로부터 상기 제2 방향(D2)으로 쉬프트될 수 있다. 평면적 관점에서, 상기 랜딩 패드들(LP)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 일 예로, 상기 랜딩 패드들(LP)은 지그재그 형태로 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 랜딩 패드들(LP) 각각은 도 2의 도전 컨택(14)에 대응될 수 있다.
충진패턴(400)이 상기 랜딩 패드들(LP) 각각을 감쌀 수 있다. 상기 충진패턴(400)은 서로 이웃하는 랜딩 패드들(LP)의 사이에 개재될 수 있다. 일 예로, 상기 충진패턴(400)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 충진패턴(400)은 빈 영역을 포함할 수 있다. 상기 충진패턴(400)은 도 2의 층간 절연막(12)에 대응될 수 있다.
식각 저지패턴(420)이 상기 충진패턴(400) 상에 배치될 수 있다. 상기 식각 저지패턴(420)은 상기 랜딩 패드들(LP)의 상면들을 노출시킬 수 있다. 하부 전극(BE)이 상기 랜딩 패드들(LP) 상에 배치될 수 있다. 상기 하부 전극(BE)은 복수 개일 수 있고, 상기 랜딩 패드들(LP) 중 대응하는 하나의 상에 배치될 수 있다. 상기 하부 전극(BE)은 상기 대응하는 랜딩 패드(LP)에 전기적으로 연결될 수 있다.
지지패턴이 상기 기판(10) 상에 제공될 수 있다. 지지패턴은 상기 제3 방향(D3)으로 서로 이격된 상부 지지패턴(US) 및 하부 지지패턴(LS)을 포함할 수 있다. 상기 지지패턴은 상기 하부 전극(BE)과 이웃하는 하부 전극(BE)의 사이에 개재될 수 있다.
상부 전극(TE)이 상기 하부 전극(BE) 및 상기 지지패턴을 덮을 수 있다. 유전막(DL)이 상기 하부 전극(BE)과 상기 상부 전극(TE)의 사이, 및 상기 지지패턴과 상기 상부 전극(TE)의 사이에 개재될 수 있다. 상기 하부 전극(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 커패시터(CA)를 구성할 수 있다. 상기 커패시터(CA)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 소자의 커패시터(CA)에 대응될 수 있다. 즉, 상기 하부 전극(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)의 특징은 앞서 설명한 각 실시예들의 특징에 대응될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
BE: 하부 전극
DL: 유전막
TE: 상부 전극 US, LS: 상부 및 하부 지지패턴
SM: 심
TE: 상부 전극 US, LS: 상부 및 하부 지지패턴
SM: 심
Claims (10)
- 기판 상의 하부 전극;
상기 하부 전극과 이웃하는 하부 전극 사이에 제공되는 지지패턴;
상기 하부 전극 및 상기 지지패턴을 덮는 상부 전극; 및
상기 하부 전극과 상기 상부 전극의 사이 및 상기 지지패턴과 상기 상부 전극 사이에 제공되는 유전막을 포함하되,
상기 하부 전극은 심(seam)을 포함하는 제1 부분, 및 상기 제1 부분 상의 제2 부분을 포함하고,
상기 제2 부분의 상단은 상기 지지패턴의 상면보다 낮은 높이에 위치하고,
상기 제2 부분의 하단의 일부는 상기 심에 의해 노출되는 반도체 소자. - 제 1항에 있어서,
상기 제2 부분의 상기 상단은 상기 지지패턴의 바닥면보다 높은 높이에 위치하는 반도체 소자. - 제 1항에 있어서,
상기 제2 부분의 상기 하단은 상기 지지패턴의 바닥면보다 높거나 낮은 높이에 위치하는 반도체 소자. - 제 1항에 있어서,
상기 제1 부분은 서로 다른 높이에 위치하는 복수 개의 심들을 포함하고,
상기 제2 부분의 상기 하단의 상기 일부는 상기 심들 중 최상층의 심에 의해 노출되는 반도체 소자. - 제 1항에 있어서,
상기 하부 전극은 상기 제2 부분 상의 제3 부분을 더 포함하되,
상기 제3 부분은 심을 포함하고,
상기 유전막의 일부가 상기 제3 부분의 상기 심에 의해 노출되는 반도체 소자. - 제 5항에 있어서,
상기 제3 부분의 상단은 상기 지지패턴의 상기 상면보다 낮고, 상기 지지패턴의 바닥면보다 높은 높이에 위치하는 반도체 소자. - 제 1항에 있어서,
상기 지지패턴의 상기 상면의 제1 폭은, 상기 지지패턴의 바닥면의 제2 폭과 다른 반도체 소자. - 제 1항에 있어서,
상기 지지패턴은 서로 다른 높이에 위치하는 복수 개의 지지패턴들을 포함하고,
상기 제2 부분의 상기 상단은 상기 복수의 지지패턴들 중 최상층 지지패턴의 상면보다 낮은 높이에 위치하는 반도체 소자. - 활성 패턴을 포함하는 기판;
상기 활성 패턴 내에 제공되는 불순물 영역;
상기 기판 내에 배치되고, 상기 활성 패턴을 가로지르며 연장되는 워드라인;
상기 기판 상에 배치되고, 상기 워드라인과 교차하는 방향으로 연장되는 비트라인;
상기 기판 상에 배치되고, 상기 불순물 영역과 전기적으로 연결되는 스토리지 노드 컨택;
상기 스토리지 노드 컨택과 전기적으로 연결되는 랜딩 패드;
상기 랜딩 패드와 전기적으로 연결되는 하부 전극;
상기 하부 전극과 이웃하는 하부 전극 사이에 제공되는 상부 지지패턴 및 하부 지지패턴;
상기 하부 전극 및 상기 상부 지지패턴을 덮는 상부 전극; 및
상기 하부 전극과 상기 상부 전극의 사이 및 상기 상부 지지패턴과 상기 상부 전극 사이에 제공되는 유전막을 포함하되,
상기 하부 전극은 심(seam)을 포함하는 제1 부분, 및 상기 제1 부분 상의 제2 부분을 포함하고,
상기 제2 부분의 상단은 상기 지지패턴의 상면보다 낮은 높이에 위치하고,
상기 제2 부분의 하단의 일부는 상기 심에 의해 노출되는 반도체 소자. - 제 9항에 있어서,
상기 하부 전극은 상기 제2 부분 상의 제3 부분을 더 포함하되,
상기 제3 부분은 심을 포함하고,
상기 유전막의 일부가 상기 제3 부분의 상기 심에 의해 노출되는 반도체 소자.
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