TWI762156B - 半導體記憶體元件以及其製造方法 - Google Patents

半導體記憶體元件以及其製造方法 Download PDF

Info

Publication number
TWI762156B
TWI762156B TW110102023A TW110102023A TWI762156B TW I762156 B TWI762156 B TW I762156B TW 110102023 A TW110102023 A TW 110102023A TW 110102023 A TW110102023 A TW 110102023A TW I762156 B TWI762156 B TW I762156B
Authority
TW
Taiwan
Prior art keywords
pattern
spacer
buried dielectric
bit line
storage node
Prior art date
Application number
TW110102023A
Other languages
English (en)
Other versions
TW202137415A (zh
Inventor
許仁景
金孝燮
朴素賢
朴台鎭
李承憲
崔允碩
韓成熙
黃有商
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202137415A publication Critical patent/TW202137415A/zh
Application granted granted Critical
Publication of TWI762156B publication Critical patent/TWI762156B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4821—Bridge structure with air gap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體記憶體元件包括：第一雜質區及第二雜質區，在半導體基板中間隔開；位元線，電性連接至第一雜質區；儲存節點接觸件，電性連接至第二雜質區；空氣隙，位於位元線與儲存節點接觸件之間；搭接接墊，電性連接至儲存節點接觸件；隱埋式介電圖案，位於搭接接墊的側壁上及空氣隙上；以及間隔件頂蓋圖案，位於隱埋式介電圖案與空氣隙之間。

Description

半導體記憶體元件以及其製造方法
本發明概念大體而言是有關於半導體記憶體元件以及其製造方法。
半導體元件由於其小的大小、多功能及/或低製造成本而在現代電子行業中發揮著重要作用。半導體元件演進的標誌在於被整合得越來越密集。因此，已極大地減小半導體元件中的線圖案寬度以促進更密集的整合。然而，新興的曝光技術及相關設備非常昂貴。因此，正在進行各種研究以開發出在提供更密集的整合及出色的可靠性的同時更高效地控制成本的方式及製造技術。
本發明概念的實施例提供可被密集地整合亦提供出色的可靠性的半導體記憶體元件。本發明概念的實施例提供製造可被密集地整合亦提供出色的可靠性的半導體記憶體元件的方法。
根據本發明概念的一個實施例，一種半導體記憶體元件包括：第一雜質區及第二雜質區，在半導體基板中間隔開；位元線，電性連接至所述第一雜質區；儲存節點接觸件，電性連接至所述第二雜質區；空氣隙，位於所述位元線與所述儲存節點接觸件之間；搭接接墊，電性連接至所述儲存節點接觸件；隱埋式介電圖案，位於所述搭接接墊的側壁上及所述空氣隙上；以及間隔件頂蓋圖案，位於所述隱埋式介電圖案與所述空氣隙之間。
根據本發明概念的另一實施例，一種半導體記憶體元件包括：第一雜質區，位於半導體基板中；多個第二雜質區，位於所述半導體基板中且隔著所述第一雜質區彼此間隔開；位元線，電性連接至所述第一雜質區；多個儲存節點接觸件，電性連接至對應的第二雜質區；多個空氣隙，位於所述位元線的相對的側上，所述空氣隙中的每一者位於所述位元線與所述儲存節點接觸件中的對應的儲存節點接觸件之間；多個搭接接墊，電性連接至對應的儲存節點接觸件；隱埋式介電圖案，位於所述搭接接墊之間且位於所述空氣隙中的一者上；以及間隔件頂蓋圖案，位於所述隱埋式介電圖案與所述空氣隙中的所述一者之間。
根據本發明概念的又一實施例，一種製造半導體記憶體元件的方法包括：在半導體基板上形成位元線並在所述位元線上形成位元線頂蓋圖案；形成依序覆蓋所述位元線頂蓋圖案的側壁及所述位元線的側壁的第一間隔件、第二間隔件及第三間隔件；形成儲存節點接觸件，所述儲存節點接觸件相鄰於所述第三間隔件；形成暴露出所述第二間隔件的凹槽；形成電性連接至所述儲存節點接觸件的搭接接墊；移除所述第二間隔件以形成空氣隙；形成填充所述空氣隙及所述凹槽的熱分解層；移除所述熱分解層的一部分以暴露出所述凹槽的一部分；在所述凹槽上形成間隔件頂蓋圖案；移除所述熱分解層以暴露出所述空氣隙；以及部分地移除所述間隔件頂蓋圖案以允許所述間隔件頂蓋圖案保留在所述凹槽的底表面上。
現在將參考附圖以一些附加細節闡述本發明概念的實施例。
在書面說明及圖式通篇，使用相似的參考編號及標籤來標示相似或類似的器件及/或特徵。在書面說明通篇，某些幾何用語可用於關於本發明概念的某些實施例而強調器件、組件及/或特徵之間的相對關係。熟習此項技術者將認識到，該些幾何用語本質上是相對的、在說明性關係上是任意的及/或是針對所說明實施例的態樣。幾何用語可包括例如：高度/寬度、垂直的/水平的、頂部/底部、較高/較低、較近/較遠、較厚/較薄、接近的/遠離的、上方/下方、之下/之上、上部的/下部的、中心/側面、環繞、上覆/下伏。
圖（FIG.）1是說明根據本發明概念的實施例的半導體記憶體元件的平面圖（或俯視圖）；圖2是沿著圖1的線A-A'截取的剖視圖；且圖3是圖1所示區「A」的放大圖。
參考圖1、圖2及圖3，基板100可包括界定主動圖案102的元件隔離層104。基板100可以是半導體基板，例如（此如）矽基板、鍺基板或矽鍺基板。元件隔離層104可包括（例如）氧化矽層、氮化矽層及/或氮氧化矽層。如圖1的平面圖中所示，主動圖案102中的每一者可形成有柱形狀，所述柱形狀具有實質上在第三方向D3上延伸的縱軸，第三方向D3與第一方向D1及第二方向D2相交。
字元線WL可跨越主動圖案102在第二方向D2上延伸且可在第三方向D3上彼此間隔開。字元線WL中的每一者可包括：閘極電極，隱埋在基板100中；閘極介電圖案，位於所述閘極電極與主動圖案102之間及所述閘極電極與元件隔離層104之間；以及閘極頂蓋圖案，位於閘極電極的頂表面上。閘極頂蓋圖案可具有與基板100的上表面實質上共面的頂表面。
閘極電極可包含至少一種導電材料，例如經摻雜的半導體材料（經摻雜的矽、經摻雜的鍺等）、導電金屬氮化物（氮化鈦、氮化鉭等）、金屬（鎢、鈦、鉭等）及/或金屬半導體化合物（矽化鎢、矽化鈷、矽化鈦等）。閘極介電圖案及閘極頂蓋圖案中的每一者可包括（例如）氧化矽層、氮化矽層及/或氮氧化矽層。
主動圖案102中的每一者可包括第一雜質區112a及第二雜質區112b，第一雜質區112a與第二雜質區112b彼此間隔開。第一雜質區112a可在一對字元線WL之間設置於單個主動圖案102中，所述一對字元線WL跨越所述單個主動圖案102延伸。第二雜質區112b可設置於主動圖案102中且隔著所述一對字元線WL彼此間隔開。舉例而言，第一雜質區112a可在單條字元線WL的一側上設置於主動圖案102中，且第二雜質區112b可在所述單條字元線WL的另一側上設置於主動圖案102中。第一雜質區112a所包含的雜質可與第二雜質區112b的雜質具有相同的導電類型。
位元線BL可跨越基板100在第三方向D3上延伸且在第二方向D2上彼此間隔開。位元線BL中的每一者可包括導電圖案130、障壁圖案132及金屬圖案134。位元線BL中的每一者可經由對應的位元線接觸件120電性連接至第一雜質區112a。在一些實施例中，導電圖案130與位元線接觸件120可包含相同的材料且可構成單式（即單個）本體。位元線接觸件120可穿透基板100的至少一部分以接觸第一雜質區112a。就此而言，位元線接觸件120可具有設置於較基板100的頂表面的水平高度低的水平高度處的底表面。在一些實施例中，位元線BL與位元線接觸件120可具有實質上相同的寬度（在第二方向D2上量測）。位元線BL上可設置有位元線頂蓋圖案136。
對應的位元線BL的相對的側上可設置有儲存節點接觸件148。即，儲存節點接觸件148可隔著對應的位元線BL彼此間隔開。儲存節點接觸件148可包含摻雜有雜質的多晶矽或未摻雜雜質的多晶矽。圖1示出儲存節點接觸件148與位元線接觸件120彼此部分地交疊，但未必是此種情形且此種情況可能是由平面佈局的特性所致。當在橫截面中觀察時，儲存節點接觸件148與位元線接觸件120可在同一水平高度處彼此間隔開。
儲存節點接觸件148中的每一者上可設置有搭接接墊152。位元線BL的一部分可與搭接接墊152在垂直方向上交疊。儲存節點接觸件148及搭接接墊152可用於將主動圖案102連接至形成於位元線BL上的電容器底部電極BE。後文將以一些附加細節闡述此方式。搭接接墊152中的每一者可被設置成與對應的儲存節點接觸件148部分地交疊。在一些實施例中，搭接接墊152可由包含金屬（例如鎢）的材料形成。
第一間隔件140、空氣隙142及第二間隔件144可介於位元線BL與儲存節點接觸件148之間。第一間隔件140、空氣隙142及第二間隔件144在後文將被統稱為「位元線間隔件SP」。位元線間隔件SP可設置於位元線BL的相對的側壁上。第一間隔件140可相鄰於位元線BL的側壁，且第二間隔件144可相鄰於儲存節點接觸件148。空氣隙142可介於第一間隔件140與第二間隔件144之間。第一間隔件140及第二間隔件144可包括氧化物層、氮化物層或其組合。舉例而言，第一間隔件140及第二間隔件144可由氧化矽層形成。
空氣隙142可包括第一空氣隙142a及第二空氣隙142b。第一空氣隙142a可設置於位元線BL與儲存節點接觸件148之間且可不被間隔件頂蓋圖案154覆蓋；第二空氣隙142b可設置於位元線BL與儲存節點接觸件148之間且可被間隔件頂蓋圖案154覆蓋；且第二空氣隙142b上可設置有隱埋式介電圖案156。後文將以一些附加細節闡述此方式及特殊的例示性配置。
第二間隔件144可具有位於第一間隔件140的最上表面下方的最上表面。第二間隔件144的最上表面可位於位元線BL的頂表面上方。儲存節點接觸件148可具有位於第二間隔件144的最上表面下方的頂表面且可暴露出第二間隔件144的上側壁。
導電障壁層138可介於儲存節點接觸件148與搭接接墊152之間。導電障壁層138可介於位元線間隔件SP與搭接接墊152之間。導電障壁層138可介於位元線BL與搭接接墊152之間。導電障壁層138可覆蓋位元線BL、儲存節點接觸件148、第一間隔件140、空氣隙142及第二間隔件144。導電障壁層138可接觸間隔件頂蓋圖案154，間隔件頂蓋圖案154將在下文加以論述。導電障壁層138可包含金屬、導電金屬氮化物、導電金屬氧化物或其任何組合。
在位元線頂蓋圖案136上及在搭接接墊152之間可形成有凹槽153。凹槽153可具有與搭接接墊152的側壁對應的內側壁。凹槽153可具有與位元線BL間隔開的底表面。凹槽153可暴露出搭接接墊152的側壁。凹槽153可沿著第二方向D2及第三方向D3兩者將搭接接墊152彼此隔開。
凹槽153中可設置有隱埋式介電圖案156。隱埋式介電圖案156可填充搭接接墊152之間的空間，且可具有與搭接接墊152的頂表面實質上共面的頂表面。隱埋式介電圖案156可包含氧化矽、氮化矽或其組合。
間隔件頂蓋圖案154可介於位元線間隔件SP與隱埋式介電圖案156之間。間隔件頂蓋圖案154可覆蓋位元線間隔件SP。間隔件頂蓋圖案154可靠近空氣隙142。間隔件頂蓋圖案154可具有位於位元線BL的頂表面上方且位於第一間隔件140的最上表面下方的最下表面。間隔件頂蓋圖案154的最下表面的水平高度可位於儲存節點接觸件148的頂表面上方。間隔件頂蓋圖案154可包含介電材料，例如（此如）氧化物。
根據本發明概念的實施例的半導體記憶體元件中可包括多個資料儲存器件。在一些實施例中，資料儲存器件中的每一者可以是電容器。舉例而言，資料儲存器件可包括：底部電極BE；頂部電極TE，覆蓋底部電極BE；以及介電層172，位於底部電極BE與頂部電極TE之間。在此，頂部電極TE可以是覆蓋底部電極BE的共同電極。在一些實施例中，底部電極BE中的每一者可具有中空圓柱形狀或桿形狀。介電層172可共形地覆蓋底部電極BE中的每一者的頂表面及側壁，且可在頂部電極TE與隱埋式介電圖案156之間延伸。
底部電極BE及頂部電極TE可包含摻雜有雜質的矽、金屬及/或金屬化合物。介電層172可以是單層或單層的組合，介電層172包含至少一種金屬氧化物（例如HfO2 、ZrO2 、Al2 O3 、La2 O3 、Ta2 O3 及TiO2 ）及/或鈣鈦礦介電材料（例如SrTiO3 (STO)、(Ba,Sr)TiO3 (BST)、BaTiO3 、鉛基鋯鈦酸鹽（Pb-Based Zirconate Titanate，PZT）及摻雜鑭的鉛基鋯鈦酸鹽（Pb-Based Lanthanum Doped Zirconate Titanate，PLZT））。
在一些實施例中，由於空氣隙142填充有介電常數較氧化矽的介電常數小的空氣，因此可減小位元線BL與儲存節點接觸件148之間的寄生電容且改善位元線BL的寄生電容的分佈。另外，間隔件頂蓋圖案154可防止介電圖案形成於空氣隙142的側表面上，且可減小儲存節點接觸件148與位元線BL之間的間距。因此，根據本發明概念的實施例的半導體記憶體元件可被密集地整合且亦提供出色的可靠性。
圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11及圖12（統稱為圖4至圖12）是沿著圖1的線A-A’截取的相關剖視圖，該些相關剖視圖在一個實例中說明根據本發明概念的實施例的製造半導體記憶體元件的方法。
參考圖4，可在基板100上形成界定主動圖案102的元件隔離層104。舉例而言，可使用淺溝渠隔離（shallow trench isolation，STI）製程來形成元件隔離層104。元件隔離層104可包括（例如）氧化矽層、氮化矽層及/或氮氧化矽層。
可在主動圖案102中的每一者中形成第二雜質區112b。可使用離子植入製程形成第二雜質區112b。在此，第二雜質區112b可以是摻雜有（例如）N型雜質的區域。
可將基板100圖案化以形成在第二方向D2上延伸的線性凹口。可在形成有凹口的基板100上形成閘極介電層。可使用熱氧化製程、原子層沈積製程或化學氣相沈積（chemical vapor deposition，CVD）製程形成閘極介電層。閘極介電層可包括（例如）氧化矽層、氮化矽層及/或氮氧化矽層。可在上面形成有閘極介電層的基板100上形成閘極電極層。可使用CVD製程形成閘極電極層。閘極電極層可包含（例如）經摻雜的半導體材料（經摻雜的矽、經摻雜的鍺等）、導電金屬氮化物（氮化鈦、氮化鉭等）、金屬（鎢、鈦、鉭等）及/或金屬半導體化合物（矽化鎢、矽化鈷、矽化鈦等）。
可對閘極電極層執行蝕刻製程以在凹口中的每一者中形成閘極電極。可繼續進行所述蝕刻製程直至閘極電極層在凹口內具有所期望的厚度為止。可移除閘極介電層未被閘極電極覆蓋的部分。因此，可在閘極電極與主動圖案102中的每一者之間及/或在閘極電極與元件隔離層104之間形成閘極介電圖案。另外，蝕刻製程可顯露出主動圖案102的相應頂表面及元件隔離層104的頂表面。可在基板100上形成閘極頂蓋層，且然後可執行平坦化製程以在凹口中的每一者中形成閘極頂蓋圖案。閘極頂蓋圖案可包括氮化矽層、氧化矽層及氮氧化矽層中的一者。閘極電極、閘極介電圖案及閘極頂蓋圖案可共同被界定為字元線。（例如，參見圖1的「WL」器件）。
可在主動圖案102中的每一者中形成第一雜質區112a。可使用離子植入製程形成第一雜質區112a。第一雜質區112a可在一對字元線WL之間形成於單個主動圖案102中，所述一對字元線WL跨越所述單個主動圖案102延伸。因此，所述一對字元線WL可共享第一雜質區112a。可在主動圖案102中的每一者中設置一對第二雜質區112b。所述一對第二雜質區112b可隔著所述一對字元線WL彼此間隔開。第一雜質區112a可與第二雜質區112b摻雜有相同的雜質（例如N型）。第一雜質區112a可較第二雜質區112b相對更深地延伸至基板100中。
現在可在基板100的整個頂表面上形成第一導電層。可將第一導電層圖案化以形成導電遮罩圖案114。可在導電遮罩圖案114上形成層間介電圖案116。層間介電圖案116可由包含氧化矽、氮化矽及/或氮氧化矽的單層或多層形成。
在形成層間介電圖案116之後，可使用蝕刻製程來形成接觸孔。可使用導電材料填充所述接觸孔，以形成位元線接觸件120。所述導電材料可包括摻雜有雜質的多晶矽、例如鎢或銅等金屬及/或例如氮化鈦等金屬化合物。
參考圖5，可在層間介電圖案116上依序形成導電圖案130、障壁圖案132及金屬圖案134。導電圖案130可包含導電雜質。金屬圖案134可包含金屬，例如（此如）鎢（W）。障壁圖案132可包含金屬氮化物，例如（此如）氮化鎢（WN）、氮化鈦（TiN）或氮化鉭（TaN）。
參考圖6，可在金屬圖案134上形成位元線頂蓋層。可蝕刻導電圖案130、障壁圖案132、金屬圖案134及位元線頂蓋層，以形成包含依序堆疊在位元線接觸件120上的導電圖案130、障壁圖案132及金屬圖案134的位元線BL且亦形成位於位元線BL上的位元線頂蓋圖案136。
可在位元線BL的相對的側壁中的每一者上依序且共形地形成第一介電層、第二介電層及第三介電層。第一介電層可包含相對於層間介電圖案116具有蝕刻選擇性的材料。第二介電層可包含相對於第一介電層具有蝕刻選擇性的材料。第三介電層可包含相對於第二介電層具有蝕刻選擇性的材料。舉例而言，第一介電層及第三介電層可包含氮化矽或氮氧化矽，且第二介電層可包含氧化矽。可對第一介電層、第二介電層及第三介電層進行各向異性蝕刻以形成第一間隔件140、犧牲間隔件141及第二間隔件144。犧牲間隔件141可包含相對於第一間隔件140及第二間隔件144具有蝕刻選擇性的介電材料。舉例而言，犧牲間隔件141可由氧化矽層形成，且第一間隔件140及第二間隔件144可由氮化矽層或氮氧化矽層形成。可執行各向異性蝕刻製程，以形成暴露出基板100的第二雜質區112b的凹口。
參考圖7，可在凹口形成多晶矽層，且然後可蝕刻所述多晶矽層以形成初步儲存節點接觸件。可蝕刻所述初步儲存節點接觸件以暴露出第二間隔件144的上側壁且同時形成儲存節點接觸件148。可執行清潔製程以自儲存節點接觸件148的頂表面移除蝕刻副產物。
現在可在基板100的整個頂表面上共形地形成導電障壁層138。導電障壁層138可包含（例如）摻雜有雜質的多晶矽、例如鎢或銅等金屬及例如氮化鈦或氮化鉭等金屬化合物。
可在基板100的整個頂表面上形成含金屬層以填充位元線頂蓋圖案136之間的空間。所述含金屬層包含諸如（例如）鎢。可將含金屬層圖案化以形成凹槽153。凹槽153可暴露出犧牲間隔件141的頂端。凹槽153可界定搭接接墊152。當執行蝕刻製程以形成搭接接墊152及凹槽153時，可控制蝕刻劑的供應以抑制對搭接接墊152的側壁的蝕刻，以使得搭接接墊152的寬度不會減小。因此，可增大搭接接墊152的製程餘裕。
當執行各向同性蝕刻製程以移除犧牲間隔件141時，可使蝕刻劑擴散以完全移除犧牲間隔件141。因此，不可保留犧牲間隔件141，且其中形成有犧牲間隔件141的區可轉變成空氣隙142。
參考圖8，可形成熱分解層164以填充空氣隙142及凹槽153。熱分解層164可包含碳。
參考圖9，可使用蝕刻製程來移除熱分解層164的一部分。部分地移除熱分解層164可暴露出凹槽153，而實質上將熱分解層164留在空氣隙142中。此後，可對基板100執行清潔製程。所述清潔製程可包括（例如）剝除製程、電漿原生氧化物清潔（plasma native-oxide cleaning，PNC）製程或其組合。
參考圖10，可在凹槽153上共形地形成間隔件頂蓋圖案154，熱分解層164在凹槽153中的一部分已被移除。可藉由使用原子層沈積（atomic layer deposition，ALD）製程形成間隔件頂蓋圖案154。間隔件頂蓋圖案154可包含介電材料，例如（此如）氧化物。
參考圖11，可對基板100進行加熱以自空氣隙142移除熱分解層164。
參考圖12，可實質上蝕刻間隔件頂蓋圖案154，以使間隔件頂蓋圖案154的殘餘部分留在位於空氣隙142之上的凹槽153的底表面上。
圖13是說明根據本發明概念的實施例的半導體記憶體元件的平面圖，且圖14是沿著圖13的線A-A'及線B-B’截取的剖視圖。
參考圖13及圖14，根據本發明概念的實施例的半導體記憶體元件可包括胞元陣列區CAR及周邊電路區PER。胞元陣列區CAR可包括記憶胞元，而周邊電路區PER可包括各種電路系統，例如（此如）字元線驅動器、感測放大器、列解碼器、行解碼器、控制電路等。
參考圖14，隱埋式介電圖案（例如，參見圖2的器件156）可包括下隱埋式介電圖案157及上隱埋式介電圖案158。上隱埋式介電圖案158可設置於下隱埋式介電圖案157上。上隱埋式介電圖案158可包含與下隱埋式介電圖案157相同的材料。
間隔件頂蓋圖案154可介於下隱埋式介電圖案157與空氣隙142之間。間隔件頂蓋圖案154可沿著下隱埋式介電圖案157的側表面延伸且可接觸上隱埋式介電圖案158的底表面。
圖13及圖14的胞元陣列區CAR可類似於關於圖1、圖2及圖3所述的實施例的胞元陣列區CAR，但間隔件頂蓋圖案154、下隱埋式介電圖案157及上隱埋式介電圖案158除外。
在此，周邊電路區PER可設置於基板200上。導電層230、障壁層232、金屬層234及周邊頂蓋圖案236可依序設置於基板200上。第三間隔件248可設置於導電層230、障壁層232、金屬層234及周邊頂蓋圖案236中的每一者的相對的側壁上。周邊接觸件252可被設置成穿透介電層216且具有與基板200的電性連接。
周邊頂蓋圖案236上可形成有凹槽。所述凹槽可暴露出周邊頂蓋圖案236。所述凹槽中可設置有第一周邊介電圖案257。第一周邊介電圖案257上可設置有第二周邊介電圖案258。第二周邊介電圖案258可包含與第一周邊介電圖案257相同的材料。
圖15、圖16、圖17、圖18及圖19（統稱為圖15至圖19）是在一個實例中說明根據本發明概念的實施例的製造半導體記憶體元件的方法的相關剖視圖。
參考圖15，可使用與先前關於圖4至圖10所述的製造製程類似的製造製程來在凹槽153上形成間隔件頂蓋圖案154。同樣地，在周邊電路區PER上，可在形成於凹槽中的周邊熱分解層242上共形地形成周邊頂蓋圖案254。
參考圖16，可在胞元陣列區CAR上的間隔件頂蓋圖案154上形成光阻劑圖案162。不可在周邊電路區PER上形成光阻劑圖案。此後，可自周邊電路區PER移除周邊頂蓋圖案254。光阻劑圖案162可防止自胞元陣列區CAR移除間隔件頂蓋圖案154。
參考圖17，可使用蝕刻製程自胞元陣列區CAR移除光阻劑圖案162。在胞元陣列區CAR上，可採用灰化製程自空氣隙142移除熱分解層164。同樣地，在周邊電路區PER上，灰化製程可移除周邊熱分解層242。
參考圖18，在胞元陣列區CAR上，可在間隔件頂蓋圖案154上形成下隱埋式介電圖案157。同樣地，在周邊電路區PER上，可在凹槽上形成第一周邊介電圖案257。
參考圖19，在胞元陣列區CAR上，可使用蝕刻製程來蝕刻間隔件頂蓋圖案154。所述蝕刻製程可允許間隔件頂蓋圖案154具有與下隱埋式介電圖案157的頂表面處於同一水平高度的最上表面。
返回參考圖14，在胞元陣列區CAR上，可在下隱埋式介電圖案157上形成上隱埋式介電圖案158。上隱埋式介電圖案158可包含與下隱埋式介電圖案157相同的材料。
在周邊電路區PER上，可在第一周邊介電圖案257上形成第二周邊介電圖案258。第二周邊介電圖案258可包含與第一周邊介電圖案257相同的材料。
在根據本發明概念的實施例的半導體記憶體元件以及相關製造方法中，可使用間隔件頂蓋圖案來防止介電圖案形成於空氣隙的側表面上。因此，根據本發明概念的實施例的半導體記憶體元件可被密集地整合，亦展現出出色的可靠性。
儘管已結合附圖中所說明的某些示例性實施例闡述了本發明概念，但熟習此項技術者將理解可做出各種改變及潤飾，而此並不背離本發明概念的範疇。
100、200:基板 102:主動圖案 104:元件隔離層 112a:第一雜質區 112b:第二雜質區 114:導電遮罩圖案 116:層間介電圖案 120:位元線接觸件 130:導電圖案 132:障壁圖案 134:金屬圖案 136:位元線頂蓋圖案 138:導電障壁層 140:第一間隔件 141:犧牲間隔件 142:空氣隙 142a:第一空氣隙 142b:第二空氣隙 144:第二間隔件 148:儲存節點接觸件 152:搭接接墊 153:凹槽 154:間隔件頂蓋圖案 156:隱埋式介電圖案/器件 157:下隱埋式介電圖案 158:上隱埋式介電圖案 162:光阻劑圖案 164:熱分解層 172、216:介電層 230:導電層 232:障壁層 234:金屬層 236、254:周邊頂蓋圖案 242:周邊熱分解層 248:第三間隔件 252:周邊接觸件 257:第一周邊介電圖案 258:第二周邊介電圖案 A-A’、B-B’:線 BE:電容器底部電極/底部電極 BL:位元線 CAR:胞元陣列區 D1:第一方向 D2:第二方向 D3:第三方向 PER:周邊電路區 SP:位元線間隔件 TE:頂部電極 WL:字元線
圖1是說明根據本發明概念的實施例的半導體記憶體元件的平面圖，圖2是沿著圖1的線A-A’截取的剖視圖，且圖3說明是圖1中的區「A」的放大圖。
圖4至圖12是在一個實例中說明根據本發明概念的實施例的製造半導體記憶體元件的方法的相關剖視圖。
圖13是說明根據本發明概念的實施例的半導體記憶體元件的平面圖，且圖14是沿著圖13的線A-A'及線B-B’截取的剖視圖。
圖15至圖19是在一個實例中說明根據本發明概念的實施例的製造半導體記憶體元件的方法的相關剖視圖。
100:基板
102:主動圖案
104:元件隔離層
112a:第一雜質區
112b:第二雜質區
114:導電遮罩圖案
116:層間介電圖案
120:位元線接觸件
130:導電圖案
132:障壁圖案
134:金屬圖案
136:位元線頂蓋圖案
138:導電障壁層
140:第一間隔件
142:空氣隙
142a:第一空氣隙
142b:第二空氣隙
144:第二間隔件
148:儲存節點接觸件
152:搭接接墊
153:凹槽
154:間隔件頂蓋圖案
156:隱埋式介電圖案/器件
172:介電層
A-A’:線
BE:電容器底部電極/底部電極
BL:位元線
SP:位元線間隔件
TE:頂部電極

Claims (10)

  1. 一種半導體記憶體元件，包括：第一雜質區及第二雜質區，在半導體基板中間隔開；位元線，電性連接至所述第一雜質區；儲存節點接觸件，電性連接至所述第二雜質區；空氣隙，位於所述位元線與所述儲存節點接觸件之間；搭接接墊，電性連接至所述儲存節點接觸件；隱埋式介電圖案，位於所述搭接接墊的側壁上及所述空氣隙上；以及間隔件頂蓋圖案，位於所述隱埋式介電圖案與所述空氣隙之間，其中所述間隔件頂蓋圖案的最上表面在所述隱埋式介電圖案的最上表面下方。
  2. 如請求項1所述的半導體記憶體元件，更包括：第一間隔件及第二間隔件，位於所述位元線與所述儲存節點接觸件之間，其中所述第一間隔件相鄰於所述位元線的側壁，所述第二間隔件相鄰於所述儲存節點接觸件的側壁，且所述空氣隙位於所述第一間隔件與所述第二間隔件之間。
  3. 如請求項1所述的半導體記憶體元件，其中所述間隔件頂蓋圖案與所述隱埋式介電圖案包含不同的材料。
  4. 如請求項1所述的半導體記憶體元件，其中所述間 隔件頂蓋圖案包含介電材料。
  5. 如請求項2所述的半導體記憶體元件，其中所述間隔件頂蓋圖案的最下表面位於所述位元線的頂表面的水平高度上方，且所述第一間隔件的最上表面位於所述間隔件頂蓋圖案的所述最下表面的水平高度上方。
  6. 如請求項1所述的半導體記憶體元件，更包括：導電障壁層，位於所述儲存節點接觸件與所述搭接接墊之間，其中所述導電障壁層接觸所述間隔件頂蓋圖案。
  7. 如請求項1所述的半導體記憶體元件，其中所述隱埋式介電圖案包括上隱埋式介電圖案及下隱埋式介電圖案，所述間隔件頂蓋圖案位於所述下隱埋式介電圖案與所述空氣隙之間，且所述間隔件頂蓋圖案沿著所述下隱埋式介電圖案的側表面延伸以接觸所述上隱埋式介電圖案的底表面。
  8. 一種半導體記憶體元件，包括：第一雜質區，位於半導體基板中；多個第二雜質區，位於所述半導體基板中且隔著所述第一雜質區彼此間隔開；位元線，電性連接至所述第一雜質區；多個儲存節點接觸件，電性連接至所述第二雜質區中的對應的第二雜質區；多個空氣隙，位於所述位元線的相對的側上，所述空氣隙中 的每一者位於所述位元線與所述儲存節點接觸件中的對應的一個儲存節點接觸件之間；多個搭接接墊，電性連接至所述儲存節點接觸件中的對應的儲存節點接觸件；隱埋式介電圖案，位於所述搭接接墊之間且位於所述空氣隙中的一者上；以及間隔件頂蓋圖案，位於所述隱埋式介電圖案與所述空氣隙中的所述一者之間，其中所述間隔件頂蓋圖案的最上表面在所述隱埋式介電圖案的最上表面下方。
  9. 如請求項8所述的半導體記憶體元件，其中所述隱埋式介電圖案包括上隱埋式介電圖案及下隱埋式介電圖案，所述間隔件頂蓋圖案位於所述下隱埋式介電圖案與所述空氣隙之間，且所述間隔件頂蓋圖案沿著所述下隱埋式介電圖案的側表面延伸以接觸所述上隱埋式介電圖案的底表面。
  10. 一種半導體記憶體元件，包括：第一雜質區，位於半導體基板中；多個第二雜質區，位於所述半導體基板中且隔著所述第一雜質區彼此間隔開；位元線，電性連接至所述第一雜質區；多個儲存節點接觸件，電性連接至所述第二雜質區中的對應的第二雜質區； 多個空氣隙，位於所述位元線的相對的側上，所述空氣隙中的每一者位於所述位元線與所述儲存節點接觸件中的對應的一個儲存節點接觸件之間；多個搭接接墊，電性連接至所述儲存節點接觸件中的對應的儲存節點接觸件；隱埋式介電圖案，位於所述搭接接墊之間且位於所述空氣隙中的一者上；間隔件頂蓋圖案，位於所述隱埋式介電圖案與所述空氣隙中的所述一者之間；以及第一間隔件及第二間隔件，隔著所述多個空氣隙中的每一者彼此間隔開，其中所述第一間隔件相鄰於所述位元線，所述第二間隔件相鄰於所述儲存節點接觸件，所述間隔件頂蓋圖案的最下表面位於所述位元線的頂表面上方，且所述第一間隔件的最上表面位於所述間隔件頂蓋圖案的所述最下表面上方。
TW110102023A 2020-03-17 2021-01-20 半導體記憶體元件以及其製造方法 TWI762156B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0032634 2020-03-17
KR1020200032634A KR20210116824A (ko) 2020-03-17 2020-03-17 반도체 메모리 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
TW202137415A TW202137415A (zh) 2021-10-01
TWI762156B true TWI762156B (zh) 2022-04-21

Family

ID=77677622

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110102023A TWI762156B (zh) 2020-03-17 2021-01-20 半導體記憶體元件以及其製造方法

Country Status (4)

Country Link
US (1) US11665883B2 (zh)
KR (1) KR20210116824A (zh)
CN (1) CN113410235A (zh)
TW (1) TWI762156B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3677064A4 (en) * 2017-08-21 2021-06-16 Nokia Technologies Oy SINGLE MEASURING GAP FOR MAIN AND SECONDARY NODE MEASUREMENTS
KR20230001166A (ko) * 2021-06-28 2023-01-04 삼성전자주식회사 반도체 메모리 장치
KR20230033886A (ko) 2021-09-02 2023-03-09 주식회사 엘지화학 열가소성 수지 조성물, 이의 제조방법 및 이를 포함하는 성형품
US11930631B2 (en) * 2021-11-10 2024-03-12 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device and method of fabricating the same
US11832437B2 (en) 2021-12-09 2023-11-28 Nanya Technology Corporation Semiconductor memory device with air gaps for reducing current leakage
TWI799237B (zh) * 2021-12-09 2023-04-11 南亞科技股份有限公司 半導體記憶體元件
US11706913B2 (en) 2021-12-09 2023-07-18 Nanya Technology Corporation Method for manufacturing semiconductor memory device
US12022648B2 (en) * 2022-01-24 2024-06-25 Nanya Technology Corporation Semiconductor structure having air gap
US20230276616A1 (en) * 2022-02-25 2023-08-31 Nanya Technology Corporation Semiconductor structure and semiconductor manufacturing method
US20240172414A1 (en) * 2022-11-18 2024-05-23 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
CN115910795B (zh) * 2022-11-30 2023-08-15 上海功成半导体科技有限公司 一种屏蔽栅功率器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160211215A1 (en) * 2015-01-21 2016-07-21 Samsung Electronics Co., Ltd. Semiconductor devices
US20180040560A1 (en) * 2016-08-08 2018-02-08 Samsung Electronics Co., Ltd. Semiconductor memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829603B1 (ko) 2006-11-23 2008-05-14 삼성전자주식회사 에어 갭을 갖는 반도체 소자의 제조 방법
KR102001493B1 (ko) 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102152798B1 (ko) 2014-03-05 2020-09-07 에스케이하이닉스 주식회사 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102168172B1 (ko) 2014-05-23 2020-10-20 삼성전자주식회사 반도체 소자의 제조 방법
KR102444838B1 (ko) 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102403604B1 (ko) * 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR102421592B1 (ko) 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN108573926B (zh) 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160211215A1 (en) * 2015-01-21 2016-07-21 Samsung Electronics Co., Ltd. Semiconductor devices
US20180040560A1 (en) * 2016-08-08 2018-02-08 Samsung Electronics Co., Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
KR20210116824A (ko) 2021-09-28
US11665883B2 (en) 2023-05-30
CN113410235A (zh) 2021-09-17
US20210296321A1 (en) 2021-09-23
TW202137415A (zh) 2021-10-01

Similar Documents

Publication Publication Date Title
TWI762156B (zh) 半導體記憶體元件以及其製造方法
US10943908B2 (en) Method of forming semiconductor device
JP5679628B2 (ja) 半導体装置及びその製造方法
KR100703970B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
CN112310080A (zh) 半导体存储器件及制造该半导体存储器件的方法
US11502033B2 (en) Semiconductor devices including contacts and conductive line interfaces with contacting sidewalls
US11152368B2 (en) Semiconductor device including storage node electrode having filler and method for manufacturing the same
CN112908968A (zh) 半导体存储器中的电容及其制备方法
US11355497B2 (en) Memory cell capacitor with varying width and supportive structures
CN112786595A (zh) 半导体存储器装置
US11616118B2 (en) Integrated circuit semiconductor device
TWI808811B (zh) 半導體記憶體裝置
US12089396B2 (en) Semiconductor device
US8999827B2 (en) Semiconductor device manufacturing method
US12096615B2 (en) Semiconductor devices having contact plugs
US20110012184A1 (en) Semiconductor memory device
TWI781795B (zh) 半導體記憶體元件
KR20220019175A (ko) 반도체 메모리 소자 및 그 제조 방법
TWI796913B (zh) 具有空氣間隙的半導體裝置
US20220406786A1 (en) Semiconductor devices having dummy gate structures
US11770926B2 (en) Semiconductor devices including an edge insulating layer
TWI854190B (zh) 具有虛設閘極結構的半導體裝置
KR20230107027A (ko) 반도체 소자
CN118693042A (zh) 集成电路装置