CN113410235A - 半导体存储器件及其制造方法 - Google Patents

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许仁景
金孝燮
朴素贤
朴台镇
李承宪
崔允硕
韩成熙
黄有商
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Abstract

本申请提供了一种半导体存储器件及其制造方法，半导体存储器件包括：第一杂质区和第二杂质区，在半导体衬底中间隔开；位线，电连接到第一杂质区；存储节点接触部，电连接到第二杂质区；气隙，在位线与存储节点接触部之间；着落焊盘，电连接到存储节点接触部；掩埋介电图案，在着落焊盘的侧壁上且在气隙上；以及间隔物封盖图案，在掩埋介电图案与气隙之间。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2020年03月17日在韩国知识产权局递交的韩国专利申请No.10-2020-0032634的优先权，其主题通过引用合并在此。
技术领域
本发明构思总体上涉及半导体存储器件及其制造方法。
背景技术
半导体器件由于其尺寸小、功能多和/或制造成本低而在现代电子工业中起着重要的作用。半导体器件的发展以日益密集的集成为特征。因此，半导体器件中的线图案宽度已经大大减小，以促进更密集的集成。然而，新兴的曝光技术和相关设备非常昂贵。因此，正在进行各种研究以开发在提供更密集的集成和出色的可靠性的同时更有效地控制成本的方法和制造技术。
发明内容
本发明构思的实施例提供了可以密集集成而仍提供优异的可靠性的半导体存储器件。本发明构思的实施例提供了制造可以密集集成而仍提供优异的可靠性的半导体存储器件的方法。
根据本发明构思的一个实施例，一种半导体存储器件包括：第一杂质区和第二杂质区，在半导体衬底中间隔开；位线，电连接到第一杂质区；存储节点接触部，电连接到第二杂质区；气隙，在位线与存储节点接触部之间；着落焊盘，电连接到存储节点接触部；掩埋介电图案，在着落焊盘的侧壁上且在气隙上；以及间隔物封盖图案，在掩埋介电图案与气隙之间。
根据本发明构思的另一实施例，一种半导体存储器件包括：第一杂质区，在半导体衬底中；多个第二杂质区，在半导体衬底中并且跨第一杂质区彼此间隔开；位线，电连接到第一杂质区；多个存储节点接触部，所述多个存储节点接触部中的每一个电连接到所述多个第二杂质区中的对应的一个第二杂质区；多个气隙，在所述位线的相对侧上，所述多个气隙中的每一个在所述位线与所述多个存储节点接触部中的对应的一个存储节点接触部之间；多个着落焊盘，所述多个着落焊盘中的每一个电连接到所述多个存储节点接触部中的对应的一个存储节点接触部；掩埋介电图案，在所述多个着落焊盘中的一对着落焊盘之间并且在所述多个气隙中的一个气隙上；以及间隔物封盖图案，在所述掩埋介电图案与所述多个气隙中的所述一个气隙之间。
根据本发明构思的又一实施例，一种制造半导体存储器件的方法包括：在半导体衬底上形成位线和在位线上的位线封盖图案；形成顺序地覆盖位线封盖图案的侧壁和位线的侧壁的第一间隔物、第二间隔物和第三间隔物；形成与第三间隔物相邻的存储节点接触部；形成使第二间隔物暴露的凹部；形成电连接到存储节点接触部的着落焊盘；去除第二间隔物以形成气隙；形成填充气隙和凹部的热分解层；去除热分解层的一部分以暴露凹部的一部分；在凹部上形成间隔物封盖图案；去除热分解层以暴露气隙；以及部分地去除间隔物封盖图案，以允许间隔物封盖图案残留在凹部的底表面上。
附图说明
图1是示出了根据本发明构思的实施例的半导体存储器件的平面图，图2是沿图1的线A-A′截取的截面图，并且图3是图1中的区域“A”的放大图。
图4至图12是以一个示例示出了根据本发明构思的实施例的制造半导体存储器件的方法的相关截面图。
图13是示出了根据本发明构思的实施例的半导体存储器件的平面图，并且图14是沿图13的线A-A′和B-B′截取的截面图。
图15至图19是以一个示例示出了根据本发明构思的实施例的制造半导体存储器件的方法的相关截面图。
具体实施方式
现在将参考附图以一些附加细节来描述本发明构思的实施例。
在所有书面的描述和附图中，相似的附图标记和标签用来表示相似或类似的元件和/或特征。在整个书面描述中，某些几何术语可以用于强调关于本发明构思的某些实施例的元件、组件和/或特征之间的相对关系。本领域技术人员将认识到，这样的几何术语本质上是相对的，在描述关系上是任意的和/或涉及所示出的实施例的方面。几何术语可以包括例如：高度/宽度；竖直/水平；顶部/底部；较高/较低；较近/较远；较厚/较薄；接近/远离；上方/下方；之上/之下；靠上/靠下；中心/侧面；周围；重叠/底层。
图1是示出了根据本发明构思的实施例的半导体存储器件的平面图(或俯视图)；图2是沿图1的线A-A’截取的截面图；以及图3是图1中所示的区域“A”的放大图。
参考图1、图2和图3，衬底100可以包括限定有源图案102的器件隔离层104。衬底100可以是半导体衬底，比如(例如)硅衬底、锗衬底或硅锗衬底。器件隔离层104可以包括(例如)氧化硅层、氮化硅层或氮氧化硅层。如图1的平面图所示，每个有源图案102可以形成为具有：具有实质上在第三方向D3上延伸的纵轴的条状形状，第三方向D3与第一方向D1和第二方向D2相交。
字线WL可以在第二方向D2上跨有源图案102延伸，并且可以在第三方向D3上彼此间隔开。字线WL中的每一个可以包括：掩埋在衬底100中的栅电极；在栅电极和有源图案102之间以及在栅电极和器件隔离层104之间的栅极介电图案；以及在栅电极的顶表面上的栅极封盖图案。栅极封盖图案可以具有与衬底100的上表面实质上共面的顶表面。
栅电极可以包括至少一种导电材料，例如掺杂半导体材料(掺杂硅、掺杂锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和/或金属半导体化合物(硅化钨、硅化钴、硅化钛等)。栅极介电图案和栅极封盖图案中的每一个可以包括(例如)氧化硅层、氮化硅层和/或氮氧化硅层。
有源图案102中的每一个可以包括彼此间隔开的第一杂质区112a和第二杂质区112b。第一杂质区112a可以设置在一对字线WL之间的单个有源图案102中，该一对字线WL跨该单个有源图案102延伸。第二杂质区112b可以设置在有源图案102中并且跨一对字线WL彼此间隔开。例如，第一杂质区112a可以设置在单条字线WL的一侧上的有源图案102中，并且第二杂质区112b可以设置在该单条字线WL的另一侧上的有源图案102中。第一杂质区112a的杂质的导电类型可以与第二杂质区112b的杂质的导电类型相同。
位线BL可以在第三方向D3上跨衬底100延伸，并且可以在第二方向D2上彼此间隔开。位线BL中的每一个可以包括导电图案130、阻挡图案132和金属图案134。位线BL中的每一个可以通过对应的位线接触部120电连接到第一杂质区112a。在一些实施例中，导电图案130和位线接触部120可以包括相同的材料，并且可以构成一体的(即，单个的)本体。位线接触部120可以穿透衬底100的至少一部分以接触第一杂质区112a。就这一点而言，位线接触部120可以具有被布置在比衬底100的顶表面的水平低的水平处的底表面。在一些实施例中，位线BL和位线接触部120可以具有实质上相同的宽度(在第二方向D2上测得)。位线封盖图案136可以设置在位线BL上。
存储节点接触部148可以设置在对应的位线BL的相对侧上。即，存储节点接触部148可以跨对应的位线BL彼此间隔开。存储节点接触部148可以包括掺杂杂质的多晶硅或未掺杂杂质的多晶硅。图1示出了存储节点接触部148和位线接触部120彼此部分重叠，但不是必须为这种情况，并且这种情况可能是由平面布局的特性引起的。当在截面图中观察时，存储节点接触部148和位线接触部120可以在相同水平上彼此间隔开。
着落焊盘152可以设置在存储节点接触部148中的每一个上。位线BL的一部分可以竖直地与着落焊盘152重叠。存储节点接触部148和着落焊盘152可以用来将有源图案102连接到在位线BL上形成的电容器底部电极BE。在下文中，将对该方法进行一些附加的详细描述。着落焊盘152中的每一个可以被设置为与对应的存储节点接触部148部分地重叠。在一些实施例中，着落焊盘152可以由包括诸如钨之类的金属的材料形成。
第一间隔物140、气隙142和第二间隔物144可以插入在位线BL和存储节点接触部148之间。下文将第一间隔物140、气隙142和第二间隔物144统称为“位线间隔物SP”。位线间隔物SP可以设置在位线BL的相对的侧壁上。第一间隔物140可以与位线BL的侧壁相邻，并且第二间隔物144可以与存储节点接触部148相邻。气隙142可以插入在第一间隔物140和第二间隔物144之间。第一间隔物140和第二间隔物144可以包括氧化物层、氮化物层或它们的组合。例如，第一间隔物140和第二间隔物144可以由氧化硅层形成。
气隙142可以包括第一气隙142a和第二气隙142b。第一气隙142a可以设置在位线BL和存储节点接触部148之间，并且可以不被间隔物封盖图案154覆盖；第二气隙142b可以设置在位线BL和存储节点接触部148之间，并且可以被间隔物封盖图案154覆盖；以及第二气隙142b可以在其上设置有掩埤介电图案156。此方法和特定的示例性配置将在下文中更详细地描述。
第二间隔物144的最上表面可以在第一间隔物140的最上表面之下。第二间隔物144的最上表面可以在位线BL的顶表面之上。存储节点接触部148的顶表面可以在第二间隔物144的最上表面之下，并且存储节点接触部148可以暴露第二间隔物144的上侧壁。
导电阻挡层138可以插入在存储节点接触部148和着落焊盘152之间。导电阻挡层138可以插入在位线间隔物SP和着落焊盘152之间。导电阻挡层138可以插入在位线BL和着落焊盘152之间。导电阻挡层138可以覆盖位线BL、存储节点接触部148、第一间隔物140、气隙142和第二间隔物144。导电阻挡层138可以与间隔物封盖图案154接触，这将在下面讨论。导电阻挡层138可以包括金属、导电金属氮化物、导电金属氧化物或其任何组合。
凹部153可以形成在位线封盖图案136上并且在着落焊盘152之间。凹部153可以具有与着落焊盘152的侧壁相对应的内侧壁。凹部153可以具有与位线BL间隔开的底表面。凹部153可以暴露着落焊盘152的侧壁。凹部153可以沿第二方向D2和第三方向D3两者将着落焊盘152彼此分开。
掩埋介电图案156可以设置在凹部153中。掩埋介电图案156可以填充着落焊盘152之间的空间，并且可以具有与着落焊盘152的顶表面实质上共面的顶表面。掩埋介电图案156可以包括氧化硅、氮化硅或其组合。
间隔物封盖图案154可以插入在位线间隔物SP和掩埋介电图案156之间。间隔物封盖图案154可以覆盖位线间隔物SP。间隔物封盖图案154可以封闭气隙142。间隔物封盖图案154的最下表面可以在位线BL的顶表面之上且在第一间隔物140的最上表面之下。间隔物封盖图案154的最下表面的水平可以在存储节点接触部148的顶表面之上。间隔物封盖图案154可以包括介电材料，比如(例如)氧化物。
根据本发明构思的实施例，多个数据存储元件可以被包括在半导体存储器件中。在一些实施例中，数据存储元件中的每一个可以是电容器。例如，数据存储元件可以包括电容器底部电极BE、覆盖电容器底部电极BE的顶部电极TE、以及在电容器底部电极BE与顶部电极TE之间的介电层172。这里，顶部电极TE可以是覆盖电容器底部电极BE的公共电极。在一些实施例中，电容器底部电极BE中的每一个可以具有空心圆柱形状或柱状形状。介电层172可以共形地覆盖电容器底部电极BE中的每一个的顶表面和侧壁，并且可以在顶部电极TE和掩埋介电图案156之间延伸。
电容器底部电极BE和顶部电极TE可以包括掺杂杂质的硅、金属和/或金属化合物。介电层172可以是包括至少一种金属氧化物(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和/或钙钛矿介电材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT和PLZT)的单层或它们的组合。
在一些实施例中，由于气隙142填充有介电常数小于氧化硅的介电常数的空气，所以可以减小位线BL和存储节点接触部148之间的寄生电容，并且可以改善位线BL的寄生电容的分布。另外，间隔物封盖图案154可以防止在气隙142的侧表面上形成介电图案，并且可以减小存储节点接触部148和位线BL之间的间隔。结果，根据本发明构思的实施例的半导体存储器件可以被密集地集成并且仍然提供优异的可靠性。
图4、图5、图6、图7、图8、图9、图10、图11和图12(统称为图4至图12)是以一个示例示出了根据本发明构思的实施例的制造半导体存储器件的方法的沿图1的线A-A′截取的相关截面图。
参考图4，可以在衬底100上形成限定有源图案102的器件隔离层104。例如，浅沟槽隔离(STI)工艺可以用于形成器件隔离层104。器件隔离层104可以包括(例如)氧化硅层、氮化硅层和/或氮氧化硅层。当在平面图中观察时，每个有源图案102可以具有条形形状，并且可以被形成为在与彼此交叉的第二方向D3和第三方向D3两者相交的第一方向D1上具有纵轴。
可以在有源图案102中的每一个中形成第二杂质区112b。可以使用离子注入工艺来形成第二杂质区112b。在此，第二杂质区112b可以是掺杂有(例如)N型杂质的区域。
衬底100可以被图案化以形成在第二方向D2上延伸的线性凹槽。可以在形成有凹槽的衬底100上形成栅极介电层。可以使用热氧化工艺、原子层沉积工艺或化学气相沉积(CVD)工艺来形成栅极介电层。栅极介电层可以包括(例如)氧化硅层、氮化硅层和/或氮氧化硅层。可以在形成有栅极介电层的衬底100上形成栅电极层。可以使用CVD工艺形成栅电极层。栅电极层可以包括(例如)掺杂半导体材料(掺杂硅、掺杂锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和/或金属半导体化合物(硅化钨、硅化钴、硅化钛等)。
可以对栅电极层执行蚀刻工艺以在凹槽中的每一个中形成栅电极。蚀刻工艺可以继续，直到栅电极层在凹槽内具有期望的厚度。可以去除栅极介电层中的未被栅电极覆盖的部分。因此，可以在栅电极与每个有源图案102之间和/或在栅电极与器件隔离层104之间形成栅极介电图案。另外，蚀刻工艺可以露出有源图案102的相应顶表面和器件隔离层104的顶表面。可以在衬底100上形成栅极封盖层，然后可以执行平坦化工艺以在每个凹槽中形成栅极封盖图案。栅极封盖图案可以包括氮化硅层、氧化硅层和氮氧化硅层之一。栅电极、栅极介电图案和栅极封盖图案可以被共同地定义为字线(例如，参见图1的“WL”元件)。
可以在每个有源图案102中形成第一杂质区112a。可以使用离子注入工艺来形成第一杂质区112a。第一杂质区112a可以形成在一对字线WL之间的单个有源图案102中，该一对字线WL跨该单个有源图案102延伸。因此，一对字线WL可以共享第一杂质区112a。一对第二杂质区112b可以设置在每个有源图案102中。一对第二杂质区112b可以跨一对字线WL彼此间隔开。第一杂质区112a可以掺杂有与第二杂质区112b的杂质相同的杂质(例如，N型)。第一杂质区112a可以比第二杂质区112b相对更深地延伸到衬底100中。
现在可以在衬底100的整个顶表面上形成第一导电层。第一导电层可以被图案化以形成导电掩模图案114。可以在导电掩模图案114上形成层间介电图案116。层间介电图案116可以由包括氧化硅、氮化硅和/或氮氧化硅的单层或多层形成。
在形成层间介电图案116之后，可以使用蚀刻工艺来形成接触孔。接触孔可以填充有导电材料以形成位线接触部120。导电材料可以包括掺杂杂质的多晶硅、诸如钨或铜之类的金属和/或诸如氮化钛之类的金属化合物。
参考图5，可以在层间介电图案116上顺序地形成导电图案130、阻挡图案132和金属图案134。导电图案130可以包括导电杂质。金属图案134可以包括金属，比如(例如)钨(W)。阻挡图案132可以包括金属氮化物，比如(例如)氮化钨(WN)、氮化钛(TiN)或氮化钽(TaN)。
参考图6，可以在金属图案134上形成位线封盖层。可以蚀刻导电图案130、阻挡图案132、金属图案134和位线封盖层，以形成包括顺序地堆叠在位线接触部120上的导电图案130、阻挡图案132和金属图案134在内的位线BL，并且还在位线BL上形成位线封盖图案136。
可以顺序地且共形地在位线BL的每个相对的侧壁上形成第一介电层、第二介电层和第三介电层。第一介电层可以包括相对于层间介电图案116具有蚀刻选择性的材料。第二介电层可以包括相对于第一介电层具有蚀刻选择性的材料。第三介电层可以包括相对于第二介电层具有蚀刻选择性的材料。例如，第一介电层和第三介电层可以包括氮化硅或氮氧化硅，并且第二介电层可以包括氧化硅。可以各向异性地蚀刻第一介电层、第二介电层和第三介电层以形成第一间隔物140、牺牲间隔物141和第二间隔物144。牺牲间隔物141可以包括相对于第一间隔物140和第二间隔物144具有蚀刻选择性的介电材料。例如，牺牲间隔物141可以由氧化硅层形成，并且第一间隔物140和第二间隔物144可以由氮化硅层或氮氧化硅层形成。可以执行各向异性蚀刻工艺以形成使衬底100的第二杂质区112b暴露的凹槽。
参考图7，可以在凹槽中形成多晶硅层，然后可以蚀刻多晶硅层以形成初步存储节点接触部。可以蚀刻初步存储节点接触部以暴露第二间隔物144的上侧壁，并且同时形成存储节点接触部148。可以执行清洁工艺以从存储节点接触部148的顶表面去除蚀刻副产物。
现在可以在衬底100的整个顶表面上共形地形成导电阻挡层138。导电阻挡层138可以包括(例如)掺杂杂质的多晶硅、诸如钨或铜之类的金属、以及诸如氮化钛或氮化钽之类的金属化合物。
可以在衬底100的整个顶表面上形成含金属的层，以填充位线封盖图案136之间的空间。含金属的层可以是例如钨。可以对含金属的层进行图案化以形成凹部153。凹部153可以暴露牺牲间隔物141的顶端。凹部153可以限定着落焊盘152。当执行蚀刻工艺以形成着落焊盘152和凹部153时，可以控制蚀刻剂的供应以抑制对着落焊盘152的侧壁的蚀刻，使得着落焊盘152的宽度不减小。因此，可以增加用于着落焊盘152的工艺裕度。
当执行各向同性蚀刻工艺以去除牺牲间隔物141时，蚀刻剂可以扩散以完全去除牺牲间隔物141。因此，可以不保留牺牲间隔物141，并且可以将其中形成有牺牲间隔物141的区域转换为气隙142。
参考图8，可以形成热分解层164以填充气隙142和凹部153。热分解层164可以包括碳。
参考图9，可以使用蚀刻工艺来去除热分解层164的一部分。热分解层164的部分去除可以暴露凹部153，然而实质上还在气隙142中残留有热分解层164。之后，可以对衬底100执行清洁工艺。清洁工艺可以包括(例如)汽提工艺、等离子体自然氧化物清洁(PNC)工艺或其组合。
参考图10，可以在去除了热分解层164的一部分的凹部153上共形地形成间隔物封盖图案154。可以通过使用原子层沉积(ALD)工艺来形成间隔物封盖图案154。间隔物封盖图案154可以包括介电材料，比如(例如)氧化物。
参考图11，可以加热衬底100以从气隙142去除热分解层164。
参考图12，可以实质上蚀刻间隔物封盖图案154，以将间隔物封盖图案154的残留部分留在凹部153的在气隙142上方的底表面上。
图13是示出了根据本发明构思的实施例的半导体存储器件的平面图，并且图14是沿图13的线A-A′和B-B′截取的截面图。
参考图13和图14，根据本发明构思的实施例的半导体存储器件可以包括单元阵列区域CAR和外围电路区域PER。单元阵列区域CAR可以包括存储器单元，而外围电路区域PER可以包括各种电路，比如(例如)字线驱动器、读出放大器、行解码器、列解码器、控制电路等。
参考图14，掩埋介电图案(例如，参见图2的元件156)可以包括下掩埋介电图案157和上掩埋介电图案158。上掩埋介电图案158可以设置在下掩埋介电图案157上。上掩埋介电图案158可以包括与下掩埋介电图案157的材料相同的材料。
间隔物封盖图案154可以插入在下掩埋介电图案157和气隙142之间。间隔物封盖图案154可以沿下掩埋介电图案157的侧表面延伸，并且可以接触上掩埋介电图案158的底表面。
图13和图14的单元阵列区域CAR可以与关于图1、图2和图3描述的实施例的单元阵列区域相似，除了间隔物封盖图案154、下掩埋介电图案157和上掩埋介电图案158之外。
这里，外围电路区域PER可以设置在衬底200上。导电层230、阻挡层232、金属层234和外围封盖图案236可以顺序地设置在衬底200上。第三间隔物248可以设置在导电层230、阻挡层232、金属层234和外围封盖图案236中的每一个的相对侧壁上。外围接触部252可以被设置为穿透介电层216并且与衬底200具有电连接。
可以在外围封盖图案236上形成凹部。凹部可以暴露外围封盖图案236。第一外围介电图案257可以设置在凹部中。第二外围介电图案258可以设置在第一外围介电图案257上。第二外围介电图案258可以包括与第一外围介电图案257的材料相同的材料。
图15、图16、图17、图18和图19(统称为图15至图19)是以一个示例示出了根据本发明构思的实施例的制造半导体存储器件的方法的相关截面图。
参考图15，可以使用与先前关于图4至图10描述的那些制造工艺相似的制造工艺在凹部153上形成间隔物封盖图案154。同样地，在外围电路区域PER上，可以在形成于凹部中的外围热分解层242上共形地形成外围封盖图案254。
参考图16，可以在单元阵列区域CAR上的间隔物封盖图案154上形成光致抗蚀剂图案162。不在外围电路区域PER上形成光致抗蚀剂图案。此后，可以从外围电路区域PER去除外围封盖图案254。光致抗蚀剂图案162可以防止从单元阵列区域CAR去除间隔物封盖图案154。
参考图17，可以使用蚀刻工艺从单元阵列区域CAR去除光致抗蚀剂图案162。在单元阵列区域CAR上，可以采用灰化工艺从气隙142去除热分解层164。同样地，在外围电路区域PER上，灰化工艺可以去除外围热分解层242。
参考图18，在单元阵列区域CAR上，可以在间隔物封盖图案154上形成下掩埋介电图案157。同样地，在外围电路区域PER上，可以在凹部上形成第一外围介电图案257。
参考图19，在单元阵列区域CAR上，可以使用蚀刻工艺来蚀刻间隔物封盖图案154。蚀刻工艺可以允许间隔物封盖图案154的最上表面处于与下掩埋介电图案157的顶表面相同的水平处。
返回来参考图14，在单元阵列区域CAR上，可以在下掩埋介电图案157上形成上掩埋介电图案158。上掩埋介电图案158可以包括与下掩埋介电图案157的材料相同的材料。
在外围电路区域PER上，可以在第一外围介电图案257上形成第二外围介电图案258。第二外围介电图案258可以包括与第一外围介电图案257的材料相同的材料。
在根据本发明构思的实施例的半导体存储器件以及相关的制造方法中，可以使用间隔物封盖图案来防止在气隙的侧表面上形成介电图案。因此，根据本发明构思的实施例的半导体存储器件可以被密集地集成，但是表现出优异的可靠性。
虽然已经结合附图中示出的特定示例实施例描述了本发明构思，但是本领域技术人员将理解的是，可以在不脱离本发明构思的范围的情况下进行各种改变和修改。

Claims (20)

1.一种半导体存储器件，包括：
第一杂质区和第二杂质区，在半导体衬底中间隔开；
位线，电连接到所述第一杂质区；
存储节点接触部，电连接到所述第二杂质区；
气隙，在所述位线与所述存储节点接触部之间；
着落焊盘，电连接到所述存储节点接触部；
掩埋介电图案，在所述着落焊盘的侧壁上且在所述气隙上；以及
间隔物封盖图案，在所述掩埋介电图案与所述气隙之间。
2.根据权利要求1所述的半导体存储器件，还包括：
第一间隔物和第二间隔物，在所述位线与所述存储节点接触部之间，
其中，所述第一间隔物与所述位线的侧壁相邻，所述第二间隔物与所述存储节点接触部的侧壁相邻，并且所述气隙在所述第一间隔物与所述第二间隔物之间。
3.根据权利要求1所述的半导体存储器件，其中，所述间隔物封盖图案和所述掩埋介电图案包括不同的材料。
4.根据权利要求1所述的半导体存储器件，其中，所述间隔物封盖图案包括介电材料。
5.根据权利要求2所述的半导体存储器件，其中，所述间隔物封盖图案的最下表面的水平在所述位线的顶表面的水平之上，并且
所述第一间隔物的最上表面的水平在所述间隔物封盖图案的最下表面的水平之上。
6.根据权利要求1所述的半导体存储器件，其中，所述存储节点接触部的顶表面的水平在所述间隔物封盖图案的最下表面的水平之下。
7.根据权利要求1所述的半导体存储器件，还包括：
导电阻挡层，在所述存储节点接触部与所述着落焊盘之间，其中，所述导电阻挡层与所述间隔物封盖图案接触。
8.根据权利要求1所述的半导体存储器件，其中，所述掩埋介电图案包括上掩埋介电图案和下掩埋介电图案，所述间隔物封盖图案在所述下掩埋介电图案与所述气隙之间，并且所述间隔物封盖图案沿所述下掩埋介电图案的侧表面延伸，以接触所述上掩埋介电图案的底表面。
9.根据权利要求8所述的半导体存储器件，其中，所述下掩埋介电图案在所述间隔物封盖图案与所述上掩埋介电图案之间。
10.一种半导体存储器件，包括：
第一杂质区，在半导体衬底中；
多个第二杂质区，在所述半导体衬底中并且跨所述第一杂质区彼此间隔开；
位线，电连接到所述第一杂质区；
多个存储节点接触部，所述多个存储节点接触部中的每一个电连接到所述多个第二杂质区中的对应的一个第二杂质区；
多个气隙，在所述位线的相对侧上，所述多个气隙中的每一个在所述位线与所述多个存储节点接触部中的对应的一个存储节点接触部之间；
多个着落焊盘，所述多个着落焊盘中的每一个电连接到所述多个存储节点接触部中的对应的一个存储节点接触部；
掩埋介电图案，在所述多个着落焊盘中的一对着落焊盘之间并且在所述多个气隙中的一个气隙上；以及
间隔物封盖图案，在所述掩埋介电图案与所述多个气隙中的所述一个气隙之间。
11.根据权利要求10所述的半导体存储器件，其中，所述多个气隙包括：
第一气隙，在所述位线与所述多个存储节点接触部中的一个存储节点接触部之间，其中，所述第一气隙未被所述间隔物封盖图案覆盖；以及
第二气隙，在所述位线与所述多个存储节点接触部中的另一个存储节点接触部之间，其中，所述第二气隙被所述间隔物封盖图案覆盖。
12.根据权利要求10所述的半导体存储器件，其中，所述间隔物封盖图案和所述掩埋介电图案包括不同的材料。
13.根据权利要求10所述的半导体存储器件，其中，所述间隔物封盖图案包括介电材料。
14.根据权利要求10所述的半导体存储器件，其中，所述多个存储节点接触部的相应顶表面设置在所述间隔物封盖图案的最下表面的下方。
15.根据权利要求10所述的半导体存储器件，其中，所述掩埋介电图案包括上掩埋介电图案和下掩埋介电图案，所述间隔物封盖图案在所述下掩埋介电图案与所述多个气隙中的所述一个气隙之间，并且所述间隔物封盖图案沿所述下掩埋介电图案的侧表面延伸，以接触所述上掩埋介电图案的底表面。
16.根据权利要求15所述的半导体存储器件，其中，所述下掩埋介电图案在所述间隔物封盖图案与所述上掩埋介电图案之间。
17.根据权利要求16所述的半导体存储器件，还包括：
导电阻挡层，在存储节点接触部与着落焊盘之间，
其中，所述导电阻挡层接触所述间隔物封盖图案。
18.根据权利要求15所述的半导体存储器件，还包括：
底部电极，在所述多个着落焊盘中的对应的一个着落焊盘上。
19.一种半导体存储器件，包括：
第一杂质区，在半导体衬底中；
多个第二杂质区，在所述半导体衬底中并且跨所述第一杂质区彼此间隔开；
位线，电连接到所述第一杂质区；
多个存储节点接触部，所述多个存储节点接触部中的每一个电连接到所述多个第二杂质区中的对应的一个第二杂质区；
多个气隙，在所述位线的相对侧上，所述多个气隙中的每一个在所述位线与所述多个存储节点接触部中的对应的一个存储节点接触部之间；
多个着落焊盘，所述多个着落焊盘中的每一个电连接到所述多个存储节点接触部中的对应的一个存储节点接触部；
掩埋介电图案，在所述多个着落焊盘中的一对着落焊盘之间并且在所述多个气隙中的一个气隙上；以及
间隔物封盖图案，在所述掩埋介电图案与所述多个气隙中的所述一个气隙之间；以及
第一间隔物和第二间隔物，跨所述多个气隙中的每一个气隙彼此间隔开，
其中，所述第一间隔物与所述位线相邻，所述第二间隔物与所述多个存储节点接触部中的对应的一个存储节点接触部相邻，所述间隔物封盖图案的最下表面的水平在所述位线的顶表面的水平之上，并且所述第一间隔物的最上表面的水平在所述间隔物封盖图案的最下表面的水平之上。
20.根据权利要求19所述的半导体存储器件，其中，所述第二间隔物的顶表面的水平在所述位线的顶表面的水平之上，并且所述第一间隔物的顶表面的水平在所述第二间隔物的顶表面的水平之上。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019036841A1 (en) * 2017-08-21 2019-02-28 Nokia Technologies Oy SINGLE PAUSE PERIOD BETWEEN MEASUREMENTS OF MASTER NODE AND SECONDARY NODE
KR20230001166A (ko) * 2021-06-28 2023-01-04 삼성전자주식회사 반도체 메모리 장치
KR20230033886A (ko) 2021-09-02 2023-03-09 주식회사 엘지화학 열가소성 수지 조성물, 이의 제조방법 및 이를 포함하는 성형품
US11930631B2 (en) * 2021-11-10 2024-03-12 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device and method of fabricating the same
TWI799237B (zh) * 2021-12-09 2023-04-11 南亞科技股份有限公司 半導體記憶體元件
US11832437B2 (en) 2021-12-09 2023-11-28 Nanya Technology Corporation Semiconductor memory device with air gaps for reducing current leakage
US11706913B2 (en) 2021-12-09 2023-07-18 Nanya Technology Corporation Method for manufacturing semiconductor memory device
US20230238276A1 (en) * 2022-01-24 2023-07-27 Nanya Technology Corporation Semiconductor structure having air gap
US20230276616A1 (en) * 2022-02-25 2023-08-31 Nanya Technology Corporation Semiconductor structure and semiconductor manufacturing method
US20240172414A1 (en) * 2022-11-18 2024-05-23 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
CN115910795B (zh) * 2022-11-30 2023-08-15 上海功成半导体科技有限公司 一种屏蔽栅功率器件及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829603B1 (ko) 2006-11-23 2008-05-14 삼성전자주식회사 에어 갭을 갖는 반도체 소자의 제조 방법
KR102001493B1 (ko) 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102152798B1 (ko) 2014-03-05 2020-09-07 에스케이하이닉스 주식회사 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102168172B1 (ko) 2014-05-23 2020-10-20 삼성전자주식회사 반도체 소자의 제조 방법
KR102188063B1 (ko) * 2015-01-21 2020-12-07 삼성전자 주식회사 반도체 소자
KR102444838B1 (ko) 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102403604B1 (ko) * 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR102421592B1 (ko) 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10468350B2 (en) * 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
CN108573926B (zh) 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法

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Publication number Publication date
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