KR20010087207A - 반도체 집적 회로 장치와 그 제조 방법 - Google Patents

반도체 집적 회로 장치와 그 제조 방법 Download PDF

Info

Publication number
KR20010087207A
KR20010087207A KR1020010009885A KR20010009885A KR20010087207A KR 20010087207 A KR20010087207 A KR 20010087207A KR 1020010009885 A KR1020010009885 A KR 1020010009885A KR 20010009885 A KR20010009885 A KR 20010009885A KR 20010087207 A KR20010087207 A KR 20010087207A
Authority
KR
South Korea
Prior art keywords
film
integrated circuit
circuit device
semiconductor integrated
bit line
Prior art date
Application number
KR1020010009885A
Other languages
English (en)
Inventor
스즈끼마사유끼
야마다겐따로우
사하라마사시
나까지마다까시
간다나오끼
스즈끼히데노리
마쯔무로요시노리
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가나이 쓰토무
Publication of KR20010087207A publication Critical patent/KR20010087207A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

0.1㎛ 이하까지 미세화된 DRAM의 비트선 BL은 WN(질화 텅스텐)막의 상부에 W(텅스텐)막을 적층한 2층의 도전막에 의해 구성되어 있다. 상기 비트선 BL은 W막과 WN막과의 계면이나 W막의 결정립 내 및 입계에서의 W원자의 확산량이 적고 또한 W막의 내부에 인장 응력이 생기지 않기 때문에, 선폭을 0.1㎛ 이하까지 미세화한 경우에도 캐패시터 형성 공정에서의 고온 열처리에 의해 단선이 야기되는 경우가 있다.

Description

반도체 집적 회로 장치와 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND THE PROCESS OF MANUFACTURING THE SAME}
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)을 포함하는 반도체 집적 회로 장치에 적용하여 유효한 기술에 관한 것이다.
DRAM의 메모리셀은 반도체 기판의 주면 상에 매트릭스형으로 배치된 복수의 워드선과 복수의 비트선과의 교점에 배치되며, 1개의 메모리셀 선택용 MISFET와 이것에 직렬로 접속된 1개의 정보 축적용 용량 소자(캐패시터)로 구성되어 있다. 메모리셀 선택용 MISFET는 주로 게이트 산화막과, 워드선과 일체로 구성된 게이트 전극과, 소스 및 드레인을 구성하는 한쌍의 반도체 영역에 따라 구성되어 있다. 비트선은 메모리셀 선택용 MISFET의 상부에 배치되고, 소스, 드레인의 한쪽과 전기적으로 접속되어 있다. 정보 축적용 용량 소자는 동일하게 메모리셀 선택용 MISFET의 상부에 배치되고, 소스, 드레인의 다른쪽과 전기적으로 접속되어 있다.
상기한 바와 같이, 최근 DRAM은 메모리셀의 미세화에 따른 정보 축적용 용량 소자의 축적 전하량의 감소를 보충하기 위해서, 정보 축적용 용량 소자를 메모리셀 선택용 MISFET의 상측에 배치하는, 소위 적층 캐패시터 구조를 채용하고 있다. 이 적층 캐패시터 구조로는 대별하여 비트선 하측에 정보 축적용 용량 소자를 배치하는 캐패시터·언더·비트 라인(Capacitor Under Bitline ; CUB) 구조와, 비트선의 상측에 정보 축적용 용량 소자를 배치하는 캐패시터·오버·비트 라인(Capacitor Over Bitline ; COB) 구조가 있다.
상기한 2종의 적층 캐패시터 구조 중, 비트선의 상측에 정보 축적용 용량 소자를 배치하는 COB 구조는 CUB 구조에 비하여 메모리셀의 미세화에 적합하다. 이것은 미세화된 정보 축적용 용량 소자의 축적 전하량을 늘리고자 하면, 그 구조를 입체화하여 표면적을 늘릴 필요가 있어 정보 축적용 용량 소자의 상부에 비트선을 배치하는 CUB 구조에는 비트선과 메모리셀 선택용 MISFET를 접속하는 컨택트홀의 어스펙트비가 극단적으로 커지게 되며 그 개공이 곤란해지기 때문이다.
또한, 64메가비트(Mbit) 혹은 256메가비트와 같은 최근 대용량 DRAM은 정보 축적용 용량 소자를 입체화하여 표면적을 늘리는 것만으로는 축적 전하량을 확보하는 것이 곤란해져 왔기 때문에, 용량 소자의 입체화와 아울러 용량 절연막을 Ta2O5(산화 탄탈), (Ba, Sr)TiO3(티탄산 바륨 스트론튬 ; 이하 BST라고 한다), SrTiO3(티탄산 스트론튬 ; STO라고 한다)와 같은 고유전체 재료로 구성하는 것이 검토되고 있다.
특개평 11-186518호 공보(대응 미국 출원 US Serial No. 9-209013(filed 98. 12.11) 및 특개평 11-238862호 공보(대응 미국 출원 US Serial No. 9-215270(filed 98. 12.18)에는 COB 구조의 메모리셀을 구비하는 DRAM이 개시되어 있다. 이들의 공보에 기재된 DRAM은 비트선 및 주변 회로의 제1층 배선을 동일 공정으로 동시에 형성함으로써 제조 공정의 간략화를 도모하고 있다. 비트선 및 제1층 배선은 TiN(질화 티탄)막의 상부에 W(텅스텐)막을 적층한 2층의 도전막 등에 의해서 구성되어 있다.
최초의 공보에 있어서, 비트선 및 주변 회로의 제1층 배선의 일부를 구성하는 TiN막은 2층의 도전막을 패터닝하여 비트선 및 제1층 배선을 형성할 때에, 제1층 배선과 주변 회로의 MISFET를 접속하는 컨택트홀 내의 W 플러그가 깎이는 것을 막는 에칭 스토퍼로서 이용되고 있다. 또한, 제2 공보에서는 주변 회로의 제1층 배선이 플러그를 통하지 않고 MISFET의 소스, 드레인과 접속되어 있다. 그 때문에, W막의 하층의 TiN막은 W막과 실리콘 기판이 반응하고, 양자의 계면에 원하지 않는 실리사이드층이 형성되는 것을 막는 배리어 메탈로서 이용되고 있다.
특개평 11-214650호 공보에는 절연막에 형성한 배선홈의 내부에, WN(질화 텅스텐)막의 상부에 W막을 적층한 2층의 도전막을 매립하는, 소위 상감(Damascene)법에 의해서 비트선 및 주변 회로의 제1층 배선을 동시에 형성하는 DRAM이 개시되어 있다. 이 경우, W막의 하층의 WN막은 배선홈에 매립된 W막과 절연막과의 접착층 및 W막과 실리콘층과의 계면에 원하지 않은 실리사이드층이 형성되는 것을 막는 배리어 메탈로서 이용되고 있다.
본 발명자가 개발 중인 DRAM은 정보 축적용 용량 소자의 축적 전하량을 확보하기 위해서, 비트선의 상측에 정보 축적용 용량 소자를 배치하는 COB 구조를 채용함으로써 용량 소자의 입체화를 추진함과 함께, 용량 절연막을 Ta2O5(산화 탄탈) 등의 고유전체 재료로 구성한다. 또한, 이 DRAM은 비트선의 신호 지연 대책으로서 비트선을 W 등의 고융점 금속을 성분으로 하는 저저항의 도전 재료로 구성함과 함께, 배선의 형성 공정을 줄이는 대책으로서 비트선과 주변 회로의 제1층째의 배선을 동일 공정으로 형성한다.
이 DRAM은 비트선과 인접하는 비트선과의 스페이스 영역에 정보 축적용 용량 소자와 메모리셀 선택용 MISFET를 전기적으로 접속하기 위한 관통 구멍이 배치되기 때문에, 이 관통 구멍에 매립된 플러그와의 쇼트 마진을 확보하기 위해서 비트선의 폭을 0.1㎛ 이하까지 미세화하는 것이 요구되고 있다.
그러나, 산화 실리콘 등의 절연막 상에 피착한 W막을 패터닝하여 선 폭 0.1㎛ 이하의 비트선을 형성한 경우에는 정보 축적용 용량 소자의 용량 절연막을 구성하는 Ta2O5등의 고유전체 재료를 결정화하기 위한 고온 열 처리에 의해서 비트선을 구성하는 W의 결정입계에 간극이 생겨 단선을 야기하는 것이 본 발명자의 검토에 의해서 분명해졌다.
본 발명의 목적은 메모리셀 사이즈가 미세화된 DRAM에서 비트선의 단선을 유효하게 방지할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은 본 명세서의 기술 및 첨부 도면에서 명백해질 것이다.
도 1은 본 발명의 일 실시 형태인 DRAM이 형성된 반도체 칩의 전체 평면도.
도 2는 본 발명의 일 실시 형태인 DRAM의 기억부의 일부를 나타내는 반도체 기판의 평면도.
도 3은 본 발명의 일 실시 형태인 DRAM을 도시하는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 6은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 8은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 11은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 13은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 15는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 16은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 17은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 18은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 19는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 21은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 22는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 24는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 26은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 27은 본 발명의 일 실시 형태인 DRAM의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
1A : 반도체 칩
2 : 소자 분리홈
3 : p형 웰
4 : n형 웰
5 : 산화 실리콘막
6 : 게이트 절연막
7A, 7B, 7C : 게이트 전극
8 : 질화 실리콘막
9 : n형 반도체 영역(소스, 드레인)
10 : p-형 반도체 영역
11 : 질화 실리콘막
11c : 측벽 스페이서
12 : n+형 반도체 영역(소스, 드레인)
13 : p+형 반도체 영역(소스, 드레인)
15 : 층간 절연막
16, 17 : 컨택트홀
18 : 플러그
19 : 산화 실리콘막
본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 집적 회로 장치는 반도체 기판의 주면에 형성되어, 워드선과 일체로 구성된 게이트 전극을 구비하는 메모리셀 선택용 MISFET와, 상기 메모리셀 선택용 MISFET를 덮는 제1 절연막의 상부에 형성되고, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속된 비트선과, 상기 비트선을 덮는 제2 절연막의 상부에 형성되고, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 다른쪽에 전기적으로 접속된 정보 축적용 용량 소자를 포함하는 메모리셀을 복수 구비하고 상기 비트선을 구성하는 도전막에 압축 응력이 더해지고 있는 것이다.
본 발명의 반도체 집적 회로 장치는 반도체 기판의 주면에 형성되며 워드선과 일체로 구성된 게이트 전극을 구비하는 메모리셀 선택용 MISFET와, 상기 메모리셀 선택용 MISFET를 덮는 제1 절연막의 상부에 형성되며, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속된 비트선과, 상기 비트선을 덮는 제2 절연막의 상부에 형성되며, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 다른쪽에 전기적으로 접속된 정보 축적용 용량 소자를 구비하는 메모리셀을 복수 구비하고, 상기 비트선은 텅스텐 화합물로 이루어지는 제1 도전막과 그 상부에 적층된 텅스텐으로 이루어지는 제2 도전막으로 구성되며, 그 선 폭은 0.1㎛ 이하이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 포함하고 있다.
(a) 반도체 기판의 주면에 워드선과 일체로 구성된 게이트 전극을 구비하는 메모리셀 선택용 MISFET를 형성하는 공정,
(b) 상기 메모리셀 선택용 MISFET의 상부에 제1 절연막을 형성한 후, 상기 제1 절연막의 상부에 제1 도전막을 형성하고, 계속해서 상기 제1 도전막의 상부에제2 도전막을 형성하는 공정,
(c) 상기 제2 도전막의 상부에 내에칭 마스크를 형성한 후, 상기 내에칭 마스크를 세선화하는 공정,
(d) 상기 세선화된 내에칭 마스크를 마스크에 이용하여 상기 제2 도전막 및 상기 제1 도전막을 에칭함으로써, 상기 제1 및 제2 도전막에 의해 구성되는 비트선을 형성하는 공정.
<본 발명의 실시 형태>
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또, 실시 형태를 설명하기 위한 전 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고 그 반복된 설명은 생략한다. 또한, 특히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
도 1은 본 실시 형태의 DRAM이 형성된 반도체 칩(1A)의 전체 평면도이다. 장방형의 반도체 칩(1A)의 주면에는, 예를 들면 256Mbit(메가비트)의 기억 용량을 갖는 DRAM이 형성되어 있다. 이 DRAM은 주로 복수의 메모리 어레이(MARY)로 이루어지는 기억부와 이들의 주위에 배치된 주변 회로부 PC에 따라 구성되어 있다. 반도체 칩(1A)의 중앙부에는 와이어나 범프 전극 등이 접속되는 복수의 본딩 패드 BP가 1열로 배치되어 있다.
도 2는 상기 DRAM의 기억부의 일부를 나타내는 반도체 기판의 평면도, 도 3은 상기 DRAM을 나타내는 반도체 기판의 주요부 단면도이다. 또, 도 3의 좌측의 영역은 도 2의 A-A선에 따른 단면도, 중앙의 영역은 도 2의 B-B선에 따른 단면도,우측의 영역은 주변 회로부의 일부를 나타내는 단면도이다.
예를 들면, p형의 단결정 실리콘으로 이루어지는 반도체 기판(이하, 단순히 기판이라고 함 ; 1)의 주면에는 소자 분리홈(2), p형 웰(3) 및 n형 웰(4)이 형성되어 있다. 기억부의 p형 웰에는 n 채널형 메모리셀 선택용 MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qt와, 그 상부에 형성된 정보 축적용 용량 소자 C에 따라 구성되는 복수의 메모리셀이 형성되어 있다.
도 2에 도시한 바와 같이, 기억부의 기판[1 ; p형 웰(3)]에는 소자 분리홈(2)과, 이 소자 분리홈(2)에 의해서 주위를 규정된 복수의 액티브 영역 L이 형성되어 있다. 이들의 액티브 영역 L은 가늘고 긴 섬 형상의 패턴으로 구성되어 있고, 각각의 액티브 영역 L에는 소스, 드레인의 한쪽을 공유하는 2개의 메모리셀 선택용 MISFETQt가 형성되어 있다. 액티브 영역 L을 둘러싸는 소자 분리홈(2)은 기판(1)을 에칭하여 형성한 얕은 홈에 산화 실리콘막(5)을 매립함으로써 형성되고, 산화 실리콘막(5)의 표면은 액티브 영역 L의 표면과 거의 동일 높이가 되도록 평탄화되어 있다.
메모리셀 선택용 MISFETQt는 주로 게이트 절연막(6), 액티브 영역 L 이외의 영역에서 워드선 WL을 구성하는 게이트 전극(7A) 및 한쌍의 n형 반도체 영역(소스, 드레인 ; 9, 9)에 의해서 구성되어 있다. 게이트 전극(7A ; 워드선 WL)은 예를 들면 P(인)이 도핑된 n형 다결정 실리콘막의 상부에 W(텅스텐) 실리사이드막이 적층된, 소위 폴리사이드 구조의 도전막에 의해서 구성되어 있다. 또한, 게이트 전극(7A ; 워드선 WL)의 폭(= 게이트 길이) 및 서로 인접하는 게이트 전극(7A ; 워드선 WL)끼리의 간격은 포토리소그래피의 해상 한계로 결정되는 최소 치수와 동일한 정도(예를 들면 0.13 ∼ 0.14㎛)이다.
DRAM의 주변 회로부는 복수의 n 채널형 MISFETQn과 복수의 p 채널형 MISFETQp를 조합하는, 소위 CMOS 회로에 의해서 구성되어 있다. n 채널형 MISFETQn은 p형 웰(3)에 형성되고, 주로 게이트 절연막(6), 게이트 전극(7B) 및 한쌍의 n+형 반도체 영역(소스, 드레인 ; 12, 12)에 의해 구성되어 있다. 또한, p 채널형 MISFETQp는 n형 웰(4)에 형성되고, 주로 게이트 절연막(6), 게이트 전극(7C) 및 한쌍의 p+형 반도체 영역(소스, 드레인 ; 13, 13)에 의해서 구성되어 있다. 게이트 전극(7B, 7C)은 상기 메모리셀 선택용 MISFETQt의 게이트 전극(7A ; 워드선 WL)과 동일하게 폴리사이드막에 의해서 구성되어 있다. n 채널형 MISFETQn 및 p 채널형 MISFETQp는 메모리셀 선택용 MISFETQt보다도 느슨한 디자인 룰로 형성되어 있고, 게이트 전극(7B, 7C)의 폭(게이트 길이)이나 MISFET끼리의 간격은 메모리셀의 그것보다도 넓어졌다.
메모리셀 선택용 MISFETQt의 게이트 전극(7A ; 워드선 WL) 상에는 질화 실리콘막(8)이 형성되어 있고, 이 질화 실리콘막(8)의 상부 및 측벽과 게이트 전극(7A ; 워드선 WL)의 측벽과는 질화 실리콘막(11)이 형성되어 있다. 후술한 바와 같이, 이들의 질화 실리콘막(8, 11)은 메모리셀 선택용 MISFETQs의 소스, 드레인[n형 반도체 영역(9)]의 상부에 게이트 전극(7A ; 워드선 WL)에 대하여 자기 정합(자기 정합)으로 컨택트홀을 형성할 때의 에칭 스토퍼로서 사용된다.
주변 회로부의 MISFET(Qn, Qp)의 게이트 전극(7B, 7C) 상에는 질화 실리콘막(8)이 형성되어 있고, 게이트 전극(7B, 7C)의 각각의 측벽에는 질화 실리콘막(11)을 에칭함으로써 형성된 측벽 스페이서(11s)가 형성되어 있다. 후술한 바와 같이, 측벽 스페이서(11s)는 n 채널형 MISFETQn 및 p 채널형 MISFETQp 각각의 소스, 드레인을 LDD(Lightly Doped Drain) 구조로 하기 위해서 사용된다.
메모리셀 선택용 MISFETQt, n 채널형 MISFETQn 및 p 채널형 MISFETQp의 상부에는 층간 절연막(15)이 형성되어 있다. 층간 절연막(15)은, 예를 들면 스핀 온 글라스(Spin On Glass)막(도포법에 의해서 형성되는 산화 실리콘계 절연막)과 그 상부에 형성된 2층의 산화 실리콘막에 따라서 구성되어 있고, 그 표면이 기판(1)의 전역에서 거의 동일 높이가 되도록 평탄화되어 있다.
메모리셀 선택용 MISFETQt의 소스, 드레인을 구성하는 한쌍의 n형 반도체 영역(9, 9)의 상부에는 층간 절연막(15)과 그 하층의 질화 실리콘막(11)을 에칭하여 형성한 컨택트홀(16, 17)이 형성되어 있다. 이들의 컨택트홀(16, 17)의 내부에는, 예를 들면 P(인)이 도핑된 저저항의 n형 다결정 실리콘막에 의해서 구성되는 플러그(18)가 매립되어 있다.
도 2에 도시한 바와 같이, 한쌍의 컨택트홀(16, 17)의 한쪽(컨택트홀 ; 17) 직경은 게이트 전극(7A ; 워드선 WL)의 연장 방향(X 방향) 및 그것과 직교하는 방향(Y 방향) 모두 액티브 영역 L의 X 방향의 직경과 거의 동일하다. 이에 대하여, 다른 한쪽의 컨택트홀[16 ; 2개의 메모리셀 선택용 MISFETQt에 의해서 공유된 n형 반도체 영역(9) 상의 컨택트홀]의 X 방향의 직경은 액티브 영역 L의 X 방향의 직경보다도 크다. 즉, 컨택트홀(16)은 X 방향의 직경이 Y 방향의 직경보다도 큰 대략 장방형의 패턴으로 구성되어 있고, 그 일부는 액티브 영역 L에서 떨어져서 소자 분리홈(2)의 상부까지 연장되어 있다. 컨택트홀(16)을 이러한 패턴으로 구성함으로써, 컨택트홀(16)을 통하여 n형 반도체 영역(9)과 후술하는 비트선 BL을 전기적으로 접속할 때에, 비트선 BL의 폭을 일부에서 굵게 하여 액티브 영역 L의 상부까지 연장하거나 액티브 영역 L의 일부를 비트선 BL 방향으로 연장하지 않아도 되기 때문에 메모리셀의 사이즈를 축소하는 것이 가능해진다.
층간 절연막(15) 상부에는 산화 실리콘막(19)이 형성되어 있고, 상기 한쌍의 컨택트홀(16, 17)의 한쪽(컨택트홀 ; 16) 상부의 산화 실리콘막(19)에는 관통 구멍(20)이 형성되어 있다. 관통 구멍(20)은 액티브 영역 L에서 떨어진 소자 분리홈(6) 상측에 배치되어 있고, 그 내부에는 예를 들면 TiN(질화 티탄)막의 상부에 W막을 적층한 2층의 도전막에 의해서 구성되는 플러그(23)가 매립되어 있다. 관통 구멍(20)에 매립된 플러그(23)는 그 하부의 컨택트홀(16)에 매립된 플러그(18)를 통하여 메모리셀 선택용 MISFETQt의 소스, 드레인의 한쪽[2개의 메모리셀 선택용 MISFETQt에 의해서 공유된 n형 반도체 영역(9)]에 전기적으로 접속되어 있다.
주변 회로부의 산화 실리콘막(19) 및 그 하층의 층간 절연막(15)에는 컨택트홀(21, 22)이 형성되어 있다. 컨택트홀(21)은 n 채널형 MISFETQn의 소스, 드레인을 구성하는 한쌍의 n+형 반도체 영역(소스, 드레인 ; 12, 12)의 상부에 형성되고, 컨택트홀(22)은 p 채널형 MISFETQp의 소스, 드레인을 구성하는 한쌍의 p+형 반도체영역( 소스, 드레인 ; 13, 13)의 상부에 형성되어 있다. 이들의 컨택트홀(21, 22)의 내부에는 상기 기억부의 관통 구멍(20)에 매립된 플러그(23)와 동일 도전 재료에 의해서 구성되는 플러그(23)가 매립되어 있다.
기억부의 산화 실리콘막(19)의 상부에는 메모리셀의 데이터를 판독하는 복수의 비트선 BL이 형성되어 있다. 이들의 비트선 BL은 소자 분리홈(2)의 상측에 배치되고, 동일한 폭, 동일한 간격으로 게이트 전극(7A ; 워드선 WL)과 직교하는 방향으로 연장하고 있다. 비트선 BL 각각은 그 하부의 산화 실리콘막(19)에 형성된 상기 관통 구멍(20) 내의 플러그(23) 및 그 하부의 컨택트홀(16) 내의 플러그(18)를 통하여 비트선 BL의 연장 방향에 따라 배치된 복수의 메모리셀 선택용 MISFETQt의 소스, 드레인의 한쪽[n형 반도체 영역(9)]에 전기적으로 접속되어 있다.
비트선 BL은 인접하는 비트선 BL과의 스페이스 영역에 형성된 관통 구멍(43)에 매립되어 있는 플러그(44)와의 쇼트 마진을 확보하기 위해서, 또한 인접하는 비트선 BL 간에 형성되는 기생 용량을 저감하기 위해서 그 폭이 가능한 한 미세화되고 서로의 간격이 넓게 확보되어 있다. 본 실시 형태의 DRAM의 경우, 비트선 BL의 폭은 0.1㎛ 이하이다. 비트선 BL의 이 폭은 전술한 게이트 전극(7A ; 워드선 WL)의 폭 및 게이트 전극(7A ; 워드선 WL)끼리의 간격(모두 0.13 ∼ 0.14㎛)보다도 좁다. 즉, 비트선 BL은 포토리소그래피의 해상 한계로 결정되는 최소 치수보다도 좁은 폭으로 형성되어 있다. 이러한 미세한 폭의 비트선 BL을 형성하는 방법에 대해서는 후술한다.
또한, 본 실시 형태의 DRAM은 0.1㎛ 이하까지 미세화된 비트선 BL의 단선 불량을 회피하는 대책으로서, 비트선 BL이 WN(질화 텅스텐)막(24) 상부에 W막(25)을 적층한 2층의 도전막에 의해서 구성되어 있다. 이하, 산화 실리콘막(19) 상에 형성되는 선 폭 0.1㎛ 이하의 비트선 BL을 상기 2층의 도전막에 의해서 구성함으로써 그 단선이 회피되는 이유를, 본 발명자의 검토 결과에 기초하여 설명한다.
일반적으로, 임의의 하지막 상에 W막을 피착하는 경우, 하지막을 구성하는 재료의 결정 격자 간 거리와 W의 결정 격자 간 거리와의 차가 크면, 하지막 상에 W 원자를 정연하게 배열할 수 없어 양자의 계면에 간극이 생겨서 W 원자가 표면 확산하기 쉬워진다. 또한, 이것과는 반대로 하지막을 구성하는 재료와 W과의 결정 격자 간 거리의 차가 작은 경우에는 하지막 재료의 원자 배열에 연속하여 W 원자를 정연하게 배열할 수 있어 양자의 계면의 간극이 매우 좁아져서 W 원자의 표면 확산량이 감소한다. 이것은 W 원자가 하지막과의 계면에 생긴 간극을 이동함으로써 표면 확산하기 때문에, 이 간극이 커질수록 W 원자의 표면 확산량이 증가하기 때문이라고 생각된다.
한편, 결정립 내부에서는 빈 공간이나 전위가 원자의 확산 경로가 되기 때문에, 빈 공간이나 전위가 많은 결정립일수록 원자의 출입이 용이해진다. 따라서, 결정 격자 간 거리의 차가 큰 하지막 상에 W막을 피착하는 경우와 같이, W 원자의 배열이 흐트러지기 쉬운 조건 하에서 성막을 행하면, 그 후에 W막이 고온의 열 처리를 받았을 때, 다량의 W 원자가 빈 공간이나 전위를 매립하는 방향으로 확산하기 때문에 결정입계에서의 W 원자의 수가 감소한다.
산화 실리콘과 W과는 양자의 결정 격자 간 거리의 차가 크다. 따라서, 산화실리콘막(19) 상부에 W막(25)을 직접 피착한 경우에는 양자의 계면에 큰 간극이 생기고 또한 W막(25)의 결정립 내에 빈 공간이나 전위가 많이 발생한다. 또한, 산화 실리콘막(19) 상부에 직접 피착한 W막(25)을 패터닝하여 비트선을 형성한 경우에는 W막(25)의 내부에 인장 응력이 생기는 것이 본 발명자에 의해서 발견되었다.
그 때문에, DRAM의 제조 공정에서 비트선의 형성 후에 W막(25)의 성막 온도보다도 고온의 열 처리가 행해지면, 비트선을 구성하는 W막(25)과 그 하지의 산화 실리콘막(19)과의 계면이나 W막(25)의 결정립 내 및 입계로 다량의 W 원자가 확산하고, 결정입계에서의 W 원자의 수가 감소하는 결과, W막(25)의 내부의 인장 응력의 작용에 의해서 결정입계에 간극이 생기게 된다. 이 때, 비트선의 선 폭이 W막(25)의 결정 입경에 비하여 충분히 큰 경우에는 즉시 단선에는 이르지 않지만, 선 폭이 W막(25)이 평균적인 결정 입경인 0.1㎛ 정도까지 미세화되어 있는 경우에는 단선을 야기하게 된다.
한편, WN과 W은 서로의 결정 격자 간 거리의 차가 작다. 따라서, WN막(24) 상부에 W막(25)을 피착한 경우에는 WN의 원자 배열에 연속하여 W 원자가 정연하게 배열되기 때문에, 계면의 간극이 매우 좁고 또한 결정립 내부에 빈 공간이나 전위가 적은 치밀하고 양질인 막이 얻어진다. 또한, WN막(24)의 상부에 W막(25)을 적층한 2층의 도전막을 패터닝하여 비트선 BL을 형성한 경우에는 W막(25)의 내부에 압축 응력이 생기는 것이 본 발명자에 의해서 발견되었다.
이와 같이, WN막(24) 상부에 W막(25)을 적층한 2층의 도전막에 의해서 구성되는 비트선 BL은 W막(25)과 그 하지의 WN막(24)과의 계면이나 W막(25)의 결정립내 및 입계에서의 W 원자의 확산량이 적고, 더구나 W막(25)의 내부에 인장 응력이 생기지 못한다. 그 때문에, 선 폭을 0.1㎛ 이하까지 미세화한 경우에도 고온 열 처리에 의해서 단선이 야기되지는 않는다.
결정 격자 간 거리가 W에 가까운 재료로서는, 상기 WN 외에, 예를 들면 Mo(몰리브덴) 및 그 화합물인 MoN(질화 몰리브덴), MoB(붕화 몰리브덴), MoC(탄화 몰리브덴) 등을 들 수 있다. 즉, Mo막 또는 Mo 화합물막의 상부에 W막을 적층한 2층의 도전막으로 비트선 BL을 형성함으로써, 그 선 폭을 0.1㎛ 이하까지 미세화한 경우에도 단선을 방지할 수 있다. 또한, 배리어 메탈 재료로서 사용되는 TiN은 WN, Mo 및 그 화합물에 비하면 W과의 결정 격자 간 거리의 차는 크지만, TiN막의 상부에 적층된 W막에는 압축 응력이 생기기 때문에, TiN막의 상부에 W막을 적층한 2층의 도전막으로 비트선 BL을 형성함으로써, 그 선 폭을 0.1㎛ 이하까지 미세화했을 때의 단선 불량율을 저감할 수 있다.
도 3에 도시한 바와 같이, 주변 회로부의 산화 실리콘막(19) 상부에는 제1층째의 배선(30 ∼ 33)이 형성되어 있다. 이들의 배선(30 ∼ 33)은 비트선 BL과 동일하게 WN막(24)의 상부에 W막(25)을 적층한 2층의 도전막에 의해서 구성되어 있고, 후술한 바와 같이 비트선 BL과 동시에 형성된다. 배선(30, 31)은 산화 실리콘막(19, 15)에 형성된 컨택트홀(21)을 통하여 n 채널형 MISFETQn의 소스, 드레인(n+형 반도체 영역 ; 12)에 전기적으로 접속되며, 배선(32, 33)은 산화 실리콘막(19, 15)에 형성된 컨택트홀(22)을 통하여 p 채널형 MISFETQp의 소스, 드레인(p+형 반도체 영역 ; 13)에 전기적으로 접속되어 있다.
비트선 BL 및 제1층째의 배선(30 ∼ 33) 상부에는 층간 절연막(40)이 형성되어 있다. 이 층간 절연막(40)은 하층의 층간 절연막(15)과 마찬가지로, 스핀 온 글라스막과 그 상부에 형성된 2층의 산화 실리콘막에 따라서 구성되어 있고, 그 표면은 기판(1) 전역에서 거의 동일 높이가 되도록 평탄화되어 있다.
기억부의 층간 절연막(40) 및 그 하층의 산화 실리콘막(19)에는 관통 구멍(43)이 형성되어 있다. 관통 구멍(43)은 그 하부의 컨택트홀(17) 바로 위에 배치되어 있고, 그 내부에는 예를 들면 P(인)이 도핑된 저저항의 n형 다결정 실리콘막에 의해서 구성되는 플러그(44)가 매립되어 있다.
층간 절연막(40)의 상부에는 질화 실리콘막(45) 및 두꺼운 막 두께의 산화 실리콘막(46)이 형성되어 있고, 기억부의 산화 실리콘막(46)에 형성된 깊은 홈(47)의 내부에는 하부 전극(48), 용량 절연막(49) 및 상부 전극(50)에 의해 구성되는 정보 축적용 용량 소자 C가 형성되어 있다. 정보 축적용 용량 소자 C의 하부 전극(48)은, 예를 들면 P(인)이 도핑된 저저항의 n형 다결정 실리콘막에 의해서 구성되며, 그 하부에 형성된 상기 관통 구멍(43) 및 컨택트홀(17)을 통하여 메모리셀 선택용 MISFETQt의 n형 반도체 영역(소스, 드레인 ; 9)의 다른쪽에 전기적으로 접속되어 있다. 또한, 정보 축적용 용량 소자 C의 용량 절연막(49)은, 예를 들면 Ta2O5(산화 탄탈)막에 의해서 구성되며 상부 전극(50)은, 예를 들면 TiN막에 의해서 구성되어 있다.
정보 축적용 용량 소자 C의 상부에는 산화 실리콘막(51)이 형성되고 또한 그 상부에는 2층 정도의 Al 배선이 형성되어 있지만, 이들의 도시는 생략한다.
다음에, 상기한 바와 같이 구성된 본 실시 형태의 DRAM의 제조 방법의 일례를 도 4 ∼ 도 27을 이용하여 공정순으로 설명한다.
우선, 도 4에 도시한 바와 같이, p형 단결정 실리콘으로 이루어지는 기판(1)의 주면에 소자 분리홈(2)을 형성한 후, 기판(1) 일부에 B(붕소)를 이온 주입함으로써 p형 웰(3)을 형성하고, 다른 일부에 P(인)을 이온 주입함으로써 n형 웰(4)을 형성한다. 소자 분리홈(2)를 형성하기 위해서는, 예를 들면 기판(1)의 소자 분리 영역을 에칭하여 깊이 350㎚ 정도의 홈을 형성하고, 계속해서 이 홈의 내부 및 기판(1) 상에 CVD(Chemical Vapor Deposition)법으로 산화 실리콘막(5)을 피착한 후, 홈 외부의 불필요한 산화 실리콘막(5)을 화학 기계 연마(Chemical Mechanical Polishing ; CMP)법으로 제거한다. 도 5에 도시한 바와 같이, 이 소자 분리홈(4)을 형성함으로써, 기억부의 기판(1)에는 주위가 소자 분리홈(2)에 둘러싸인 가늘고 긴 섬 형상의 패턴을 갖는 다수의 액티브 영역 L이 형성된다.
다음에, 기판(1)을 열 산화하여 p형 웰(3) 및 n형 웰(4) 표면에 산화 실리콘으로 이루어지는 게이트 절연막(6)을 형성한 후, 도 6 및 도 7에 도시한 바와 같이, 기억부의 게이트 절연막(6) 상에 게이트 전극(7A ; 워드선 WL)을 형성하고, 주변 회로부의 게이트 절연막(6) 상에 게이트 전극(7B, 7C)을 형성한다. 게이트 전극(7A, 7B, 7C)을 형성하기 위해서는, 예를 들면 기판(1) 상에 P(인)을 도핑한 다결정 실리콘막을 CVD법으로 피착하고, 계속해서 그 상부에 스퍼터링법으로 W 실리사이드막을 피착하고 또한 그 상부에 CVD법으로 질화 실리콘막(8)을 피착한 후, 포토레지스트막을 마스크로 한 드라이 에칭으로 질화 실리콘막(8)을 패터닝하고, 계속해서 질화 실리콘막(8)을 마스크로 한 드라이 에칭으로 W 실리사이드막 및 다결정 실리콘막을 패터닝한다. 도 7에 도시한 바와 같이, 게이트 전극(7A ; 워드선 WL)은 액티브 영역 L의 긴 변과 직교하는 방향으로 연장하고, 그 게이트 길이 및 인접하는 게이트 전극(7A ; 워드선 WL)과의 간격은 0.13 ∼ 1.4㎛이다.
다음에, 도 8에 도시한 바와 같이, p형 웰(3)에 As(비소)를 이온 주입함으로써 게이트 전극(7A, 7B)의 양측의 p형 웰(3)에 n-형 반도체 영역(9)을 형성한다. 또한, n형 웰(4)에 B(붕소)를 이온 주입함으로써, 게이트 전극(7C) 양측의 n형 웰(4)에 p-형 반도체 영역(10)을 형성한다.
다음에, 기판(1) 상에 CVD법으로 질화 실리콘막(11)을 피착한 후, 도 9에 도시한 바와 같이, 기억부의 기판(1) 상부를 포토 레지스트막(도시하지 않음)으로 덮고, 주변 회로부의 질화 실리콘막(11)을 이방적으로 에칭함으로써 주변 회로부의 게이트 전극(7B, 7C)의 측벽에 측벽 스페이서(11c)를 형성한다.
다음에, 주변 회로부의 p형 웰(3)에 As 또는 P을 이온 주입함으로써 고불순물 농도의 n+형 반도체 영역(소스, 드레인 ; 12)을 형성하고, n형 웰(4)에 B를 이온 주입함으로써 고불순물 농도의 p+형 반도체 영역(소스, 드레인)을 형성한다. 여기까지의 공정에 의해 주변 회로부의 n 채널형 MISFETQn 및 p 채널형 MISFETQp가 완성된다.
다음에, 도 10에 도시한 바와 같이, 게이트 전극(7A ∼ 7C) 상부에 스핀 온 글라스막과 2층의 산화 실리콘막에 따라 구성되는 층간 절연막(15)을 형성한다. 층간 절연막(15)을 형성하기 위해서는 우선 게이트 전극(7A ∼ 7C) 상부에 스핀 온 글라스막을 스핀 도포한다. 스핀 온 글라스막은 CVD법으로 피착한 산화 실리콘막에 비하여 미세한 배선 간의 갭-필성에 우수하여 기억부의 게이트 전극(7A ; 워드선 WL)끼리의 간극이 매우 좁은 경우라도 이 간극을 양호하게 매립할 수 있다. 다음에, 스핀 온 글라스막의 상부에 CVD법으로 산화 실리콘막을 피착한 후, 이 산화 실리콘막을 화학 기계 연마법으로 연마, 평탄화함으로써, 그 표면의 높이를 기억부와 주변 회로부로 균일하게 한다. 다음에, 이 산화 실리콘막의 상부에 CVD법으로 2층째의 산화 실리콘막을 피착한다. 2층째의 산화 실리콘막은 화학 기계 연마법으로 연마되었을 때 생긴 하층의 산화 실리콘막 표면의 미세한 흠집을 보수하기 위해서 형성된다.
다음에, 도 11 및 도 12에 도시한 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이 에칭으로 기억부의 n-형 반도체 영역(9) 상부의 층간 절연막(15)을 제거한다. 이 에칭은 질화 실리콘막(8, 11)에 대한 층간 절연막(15 ; 스핀 온 글라스막 및 산화 실리콘막)의 에칭레이트가 커지는 조건으로 행한다.
계속해서, 상기 포토레지스트막을 마스크로 한 드라이 에칭으로 n-형 반도체 영역(9) 상부의 질화 실리콘막(11)을 제거하고, n-형 반도체 영역(9) 표면을 노출시킴으로써 컨택트홀(16, 17)을 형성한다. 질화 실리콘막(11)의 에칭은 소자 분리홈(2)에 매립된 산화 실리콘막(5)에 대한 질화 실리콘막(11)의 에칭율이 커지는 조건으로 행하고, 소자 분리홈(5)이 깊게 깎이지 않도록 한다. 또한, 이 에칭은 질화 실리콘막(11)이 이방적으로 에칭되는 조건으로 행하여, 게이트 전극(7A ; 워드선 WL)의 측벽에 질화 실리콘막(11)을 남기도록 한다. 이에 따라, 미세한 직경을 갖는 컨택트홀(16, 17)이 게이트 전극(7A ; 워드선 WL)에 대하여 자기 정합으로 형성된다. 상술한 바와 같이, 컨택트홀(16)은 그 일부가 액티브 영역 L에서 떨어져서 소자 분리홈(2) 상부에 연장하는 가늘고 긴 패턴으로 형성한다.
다음에, 도 13에 도시한 바와 같이, 컨택트홀(16, 17) 내부에 플러그(18)를 형성한다. 플러그(18)를 형성하기 위해서는 컨택트홀(16, 17)의 내부 및 층간 절연막(15) 상부에 P를 도핑한 저저항 다결정 실리콘막을 CVD법으로 피착하고, 계속해서 층간 절연막(15) 상부의 불필요한 다결정 실리콘막을 드라이 에칭에 의해서 제거한다.
다음에, 질소 가스 분위기 중에서 기판(1)을 열 처리하고, 플러그(18)를 구성하는 다결정 실리콘막중의 P를 n-형 반도체 영역(9)에 확산시킴으로써, 저저항의 n형 반도체 영역(9 ; 소스, 드레인)을 형성한다. 여기까지의 공정에서 기억부에 메모리셀 선택용 MISFETQt가 형성된다.
다음에, 도 14 및 도 15에 도시한 바와 같이, 층간 절연막(15) 상부에 CVD법으로 산화 실리콘막(19)을 피착한 후, 포토레지스트막(도시하지 않음)을 마스크로한 드라이 에칭으로 주변 회로부의 산화 실리콘막(19) 및 그 하층의 층간 절연막(15)을 드라이 에칭함으로써, n 채널형 MISFETQn의 소스, 드레인(n+형 반도체 영역 ; 12) 상부에 컨택트홀(21)을 형성하고, p 채널형 MISFETQp의 소스, 드레인(p+형 반도체 영역 ; 13) 상부에 컨택트홀(22)을 형성한다. 또한, 이 때 동시에 기억부의 산화 실리콘막(19)을 에칭함으로써, 컨택트홀(16) 상부에 관통 구멍(20)을 형성한다.
다음에, 도 16에 도시한 바와 같이, 주변 회로부에 형성된 상기 컨택트홀(21, 22) 및 기억부에 형성된 상기 관통 구멍(20) 내부에 플러그(23)를 형성한다. 플러그(23)를 형성하기 위해서는, 예를 들면 컨택트홀(21, 22) 및 관통 구멍(20) 내부를 포함하는 산화 실리콘막(19) 상부에 스퍼터링법 및 CVD법으로 TiN막 및 W막을 피착한 후, 산화 실리콘막(19) 상부가 불필요한 W막 및 TiN막 화학 기계 연마법으로 제거한다.
다음에, 도 17에 도시한 바와 같이, 산화 실리콘막(19) 상부에 스퍼터링법으로 WN막(24) 및 W막(25)을 순차 피착한다. 상술한 바와 같이, W막(25)을 WN막(24) 상부에 피착함으로써, 산화 실리콘막(19) 상에 직접 피착한 경우에 비하여 계면의 간극이 매우 좁고 또한 결정립의 내부에 빈 공간이나 전위가 적은 치밀하고 양질인 막이 얻어진다.
다음에, 도 18에 도시한 바와 같이 W막(25) 상부에 레지스트 마스크(26)를 형성한다. 이 때, 기억부의 W막(25) 상에 형성되는 레지스트 마스크(26)의 폭은,예를 들면 0.18 ∼ 0.2㎛ 정도이다.
다음에, 도 19에 도시한 바와 같이, 오존에 자외선을 조사했을 때에 발생하는 활성인 산소 래디컬을 이용한 주지의 애싱 처리에 의해서, 레지스트 마스크(26)를 세선화한다. 이 세선화 처리에 의해 기억부의 W막(25) 상에 형성된 레지스트 마스크(26c)의 폭은, 예를 들면 0.12 ∼ 0.13㎛ 정도가 된다.
다음에, 도 20 및 도 21에 도시한 바와 같이, 세선화된 레지스트 마스크(26c)를 이용한 드라이 에칭으로 W막(25) 및 그 하층의 WN막(24)을 패터닝함으로써, 기억부의 산화 실리콘막(19) 상에 비트선 BL을 형성하고, 주변 회로부의 산화 실리콘막(19) 상에 배선(30 ∼ 33)을 형성한다. 이 드라이 에칭은 W막(25) 및 WN막(24)이 어느 정도 등방적으로 에칭되는 조건으로 행한다. 이에 따라, 비트선 BL(및 배선 ; 30 ∼ 33)의 측벽이 사이드 에칭되기 때문에, 레지스트 마스크(26c)의 폭보다도 좁은 0.1㎛ 이하의 선 폭을 갖는 비트선 BL이 얻어진다. 또한, W막(25)과 WN막(24)과는 에칭레이트가 거의 같아서 비트선 BL(및 배선 ; 30 ∼ 33)을 높은 치수 정밀도로 형성할 수 있다. 마찬가지로, 전술한 Mo막이나 Mo 화합물막도 에칭레이트가 W막(25)과 거의 같아서 WN막(24) 대신에 이들의 재료를 이용하는 경우라도 비트선 BL(및 배선 ; 30 ∼ 33)을 높은 치수 정밀도로 형성할 수 있다.
다음에, 레지스트 마스크(26c)를 애싱 처리에 의해서 완전히 제거한 후, 도 22에 도시한 바와 같이, 비트선 BL 및 배선(30 ∼ 33) 상부에 층간 절연막(40)을 형성한다. 층간 절연막(40)은 하층의 층간 절연막(15)과 마찬가지 방법으로 형성한다.
다음에, 층간 절연막(40) 상부에 형성한 다결정 실리콘막(41) 및 다결정 실리콘막으로 이루어지는 측벽 스페이서(42)를 내에칭 마스크에 이용하여 기억부의 층간 절연막(40) 및 그 하층의 산화 실리콘막(19)을 드라이 에칭함으로써, 도 22 및 도 23에 도시한 바와 같이, 컨택트홀(17) 상부에 관통 구멍(43)을 형성한다. 상술한 바와 같이, 비트선 BL은 그 폭이 0.1 이하까지 미세화되어 서로의 간격이 넓게 확보되고 있기 때문에, 비트선 BL끼리의 스페이스 영역에 형성된 관통 구멍(43) 내에 매립되는 플러그(44)와의 쇼트 마진을 충분히 확보할 수 있다.
다음에, 다결정 실리콘막(41) 및 측벽 스페이서(42)를 드라이 에칭으로 제거한 후, 도 24에 도시한 바와 같이, 관통 구멍(43) 내부에 플러그(44)를 형성한다. 플러그(44)를 형성하기 위해서는, 관통 구멍(43) 내부 및 층간 절연막(40) 상부에 P(인)을 도핑한 저저항 다결정 실리콘막을 CVD법으로 피착한 후, 층간 절연막(40) 상부의 불필요한 다결정 실리콘막을 드라이 에칭(또는 화학 기계 연마)으로 제거한다.
다음에, 층간 절연막(40) 상부에 CVD법으로 질화 실리콘막(45)을 피착하고, 계속해서 질화 실리콘막(45) 상부에 CVD법으로 산화 실리콘막(46)을 피착한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 기억부의 산화 실리콘막(46)을 드라이 에칭하고, 계속해서 그 하층의 질화 실리콘막(45)을 드라이 에칭함으로써, 관통 구멍(44) 상부에 깊은 홈(47)을 형성한다.
다음에, 도 25에 도시한 바와 같이, 홈(47)의 내벽에 다결정 실리콘막에 의해서 구성되는 정보 축적용 용량 소자 C의 하부 전극(48)을 형성한다. 하부 전극(48)을 형성하기 위해서는 우선 홈(47)의 내부 및 산화 실리콘막(46) 상부에, P(인)을 도핑한 비정질 실리콘막(도시하지 않음)을 CVD법으로 피착한 후, 산화 실리콘막(46) 상부의 불필요한 비정질 실리콘막을 드라이 에칭으로 제거한다.
다음에, 홈(47) 내부에 남은 상기 비정질 실리콘막의 표면을 불산계의 세정액으로 웨트 세정한 후, 감압 분위기 중에서 비정질 실리콘막의 표면에 모노실란(SiH4)을 공급하고, 계속해서 기판(1)을 열 처리하여 비정질 실리콘막을 다결정화함과 함께, 그 표면에 실리콘립을 성장시킨다. 이에 따라, 표면이 조면화된 다결정 실리콘막으로 이루어지는 하부 전극(48)이 형성된다. 표면이 조면화된 다결정 실리콘막은 그 표면적이 커서 미세화된 정보 축적용 용량 소자의 축적 전하량을 늘릴 수 있다.
다음에, 도 26에 도시한 바와 같이, 홈(47) 내부에 형성된 하부 전극(48) 상의 표면 및 홈(47)의 외부의 산화 실리콘막(46) 표면에 정보 축적용 용량 소자 C의 용량 절연막(49)이 되는 Ta2O5(산화 탄탈)막을 CVD법으로 피착한다.
다음에, 산소 분위기 중에서 기판(1)을 열 처리함으로써, Ta2O5막을 개질·결정화한다. 이 열 처리를 행함으로써, 유전율이 20 ∼ 25로 높고 또한 누설 전류가 적은 고품질인 Ta2O5막이 얻어진다. Ta2O5막을 개질·결정화하기 위한 상기 열 처리는 산소 분위기 중, 750℃ ∼ 800℃의 온도 범위에서 행한다. 이 때, 하층의 비트선 BL도 고온에 노출되지만, 상술한 바와 같이, WN막(24) 상부에 W막(25)을 적층한2층의 도전막에 의해 구성되는 비트선 BL은 W막(25)과 그 하지의 WN막(24)과의 계면이나 W막(25)의 결정립 내 및 입계에서의 W 원자의 확산량이 적고 게다가 W막(25) 내부에 인장 응력이 생기지 않아서 이 고온 열 처리에 의해서 단선이 야기되지는 않는다.
정보 축적용 용량 소자 C의 용량 절연막(49)은 Ta2O5막 외에 PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta2O5등, 페로브스카이트형 또는 복합페로브스카이트형의 결정 구조를 갖는 고유전체 또는 강유전체를 주성분으로 하는 막에 의해서 구성해도 된다. 이들의 고(강)유전체막을 사용하는 경우도, 막의 개질· 결정화를 위한 고온 열 처리가 필요해지지만, 전술한 이유에 의해, 이 고온 열 처리에 의해서 비트선 BL에 단선이 야기되지는 않는다.
다음에, 도 27에 도시한 바와 같이, 홈(47) 내부를 포함하는 용량 절연막(49) 상부에 CVD법 및 스퍼터링법을 병용하여 TiN막을 피착한 후, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이 에칭으로 TiN막 및 Ta2O5막을 패터닝한다. 이에 따라, TiN막으로 이루어지는 상부 전극(50), Ta2O5막으로 이루어지는 용량 절연막(49) 및 다결정 실리콘막으로 이루어지는 하부 전극(48)에 의해서 구성되는 정보 축적용 용량 소자 C가 형성된다. 또한, 여기까지의 공정에 의해 메모리셀 선택용 MISFETQt와 이것에 직렬로 접속된 정보 축적용 용량 소자 C로 이루어지는 DRAM의 메모리셀이 완성된다.
그 후, 정보 축적용 용량 소자 C의 상부에 CVD법으로 산화 실리콘막(50)을피착하고 또한 그 상부에 도시하지 않은 2층 정도의 Al 배선을 형성함으로써, 상기 도 2,도 3에 도시하는 본 실시 형태의 DRAM이 완성된다.
이상, 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되지는 않고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
상기 실시 형태에서는 DRAM의 비트선의 단선 방지에 적용한 경우에 대하여 설명하였지만, LSI의 미세화, 고집적화가 더욱 진행한 경우, MISFET의 게이트 전극의 게이트 길이도 0.1㎛ 이하까지 미세화되도록 되기 때문에, W막을 포함한 도전막으로 구성되는 게이트 전극의 단선이 문제가 된다. 이 경우에도, 결정 격자 간 거리가 W에 가까운 WN막, Mo막 혹은 Mo 화합물막 상부에 W막을 적층한 2층의 도전막 혹은 이 2층의 도전막 하층에 다결정 실리콘막을 구비하는, 소위 폴리 메탈 구조의 도전막으로 게이트 전극을 형성함으로써, 게이트 전극의 단선을 유효하게 회피할 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
본 발명에 따르면, 미세한 폭을 갖는 비트선의 단선을 유효하게 방지할 수 있어 DRAM의 메모리셀 사이즈를 축소하여 대용량화를 실현할 수 있다.

Claims (39)

  1. 반도체 집적 회로 장치에 있어서,
    반도체 기판의 주면에 형성되고, 워드선과 일체로 구성된 게이트 전극을 포함하는 메모리셀 선택용 MISFET와, 상기 메모리셀 선택용 MISFET를 덮는 제1 절연막 상부에 형성되고, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속된 비트선과, 상기 비트선을 덮는 제2 절연막 상부에 형성되고, 상기 메모리셀 선택용 MISFET의 소스, 드레인 다른쪽에 전기적으로 접속된 정보 축적용 용량 소자를 포함하는 메모리셀을 복수 포함하며,
    상기 비트선을 구성하는 도전막에는 압축 응력이 가해지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 비트선의 폭은 상기 워드선과 인접하는 것 외의 워드선과의 간격보다도 좁은 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서, 상기 비트선은 질화 텅스텐막과 그 상부에 적층된 텅스텐막으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기 비트선의 폭은 0.1㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제4항에 있어서, 상기 비트선은 질화 텅스텐막과 그 상부에 적층된 텅스텐막으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 반도체 집적 회로 장치에 있어서,
    반도체 기판 주면의 제1 영역에 형성되고, 워드선과 일체로 구성된 게이트 전극을 포함하는 메모리셀 선택용 MISFET와, 상기 메모리셀 선택용 MISFET를 덮는 제1 절연막 상부에 형성되고, 상기 메모리셀 선택용 MISFET의 소스, 드레인 한쪽에 전기적으로 접속된 비트선과, 상기 비트선을 덮는 제2 절연막 상부에 형성되고, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 다른쪽에 전기적으로 접속된 정보 축적용 용량 소자를 포함하는 메모리셀을 여러개 포함하며,
    상기 비트선은 제1 도전막과 그 상부에 적층된 제2 도전막으로 구성되며, 상기 비트선 폭은 상기 워드선과 인접하는 다른 워드선과의 간격보다도 좁은 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 제2 도전막은 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제7항에 있어서, 상기 제1 도전막은 질화 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제7항에 있어서, 상기 제1 도전막은 질화 티탄막인 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제6항에 있어서, 상기 비트선의 폭은 0.1㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제10항에 있어서, 상기 제2 도전막은 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제11항에 있어서, 상기 제1 도전막은 질화 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제11항에 있어서, 상기 제1 도전막은 질화 티탄막인 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제6항에 있어서, 상기 비트선 폭은 인접하는 다른 비트선과의 간격보다도 좁은 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제6항에 있어서, 상기 반도체 기판의 주면의 제2 영역에는 상기 비트선과 동일 공정으로 형성된 배선이 형성되어 있고, 상기 비트선 폭은 상기 배선 폭보다도 좁은 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 반도체 집적 회로 장치에 있어서,
    반도체 기판 주면에 형성되고, 워드선과 일체로 구성된 게이트 전극을 포함하는 메모리셀 선택용 MISFET와, 상기 메모리셀 선택용 MISFET를 덮는 제1 절연막 상부에 형성되고, 상기 메모리셀 선택용 MISFET의 소스, 드레인 한쪽에 전기적으로 접속된 비트선과, 상기 비트선을 덮는 제2 절연막 상부에 형성되고, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 다른쪽에 전기적으로 접속된 정보 축적용 용량 소자를 포함하는 메모리셀을 복수 포함하며,
    상기 비트선은 제1 도전막과 그 상부에 적층된 제2 도전막에 따라 구성되고, 상기 비트선 폭은 0.1㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제16항에 있어서, 상기 제2 도전막은 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제17항에 있어서, 상기 제1 도전막은 질화 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제17항에 있어서, 상기 제1 도전막은 질화 티탄막인 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 반도체 집적 회로 장치에 있어서,
    반도체 기판의 주면의 제1 방향에 따라 연장하는 복수의 워드선과, 상기 제1 방향에 직교하는 제2 방향에 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 포함한 메모리셀 선택용 MISFET와 이것에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 메모리셀을 복수 포함하며,
    상기 메모리셀 선택용 MISFET의 상부에는 제1 절연막을 통해 상기 비트선이 형성되고, 상기 비트선 상부에는 제2 절연막을 통해 상기 정보 축적용 용량 소자가 형성되고,
    상기 비트선은 텅스텐 화합물로 이루어지는 제1 도전막과 그 상부에 적층된 텅스텐으로 이루어지는 제2 도전막으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제20항에 있어서, 상기 제1 도전막은 질화 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 제20항에 있어서, 상기 비트선 폭은 상기 워드선 폭보다도 좁은 것을 특징으로 하는 반도체 집적 회로 장치.
  23. 제20항에 있어서, 상기 비트선 폭은 포토리소그래피의 해상 한계로 결정되는 최소 가공 치수 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
  24. 반도체 집적 회로 장치에 있어서,
    반도체 기판의 주면의 제1 방향에 따라 연장하는 복수의 워드선과, 상기 제1 방향에 직교하는 제2 방향을 따라 연장하는 복수의 비트선과의 교점에 배치되고, 상기 워드선과 일체로 구성된 게이트 전극을 포함한 메모리셀 선택용 MISFET와 이에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 메모리셀을 복수 포함하며,
    상기 메모리셀 선택용 MISFET 상부에는 제1 절연막을 통하여 상기 비트선이 형성되고, 상기 비트선의 상부에는 제2 절연막을 통해 상기 정보 축적용 용량 소자가 형성되고,
    상기 비트선은 몰리브덴 또는 그 화합물로 이루어지는 제1 도전막과 그 상부에 적층된 텅스텐으로 이루어지는 제2 도전막으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  25. 제24항에 있어서, 상기 제1 도전막은 몰리브덴막, 질화 몰리브덴막, 붕화 몰리브덴막 또는 탄화 몰리브덴막인 것을 특징으로 하는 반도체 집적 회로 장치.
  26. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면에, 워드선과 일체로 구성된 게이트 전극을 포함하는메모리셀 선택용 MISFET를 형성하는 공정과,
    (b) 상기 메모리셀 선택용 MISFET 상부에 제1 절연막을 형성한 후, 상기 제1 절연막 상부에 제1 도전막을 형성하고, 계속해서 상기 제1 도전막 상부에 제2 도전막을 형성하는 공정과,
    (c) 상기 제2 도전막 상부에 내에칭 마스크를 형성한 후, 상기 내에칭 마스크를 마스크에 이용하여 상기 제2 도전막 및 상기 제1 도전막을 에칭함으로써, 상기 제1 및 제2 도전막에 의해 구성되는 비트선을 형성하는 공정을 포함하는 반도체 집적 회로 장치의 제조 방법에 있어서,
    상기 내에칭 마스크를 마스크에 이용하여 상기 제2 도전막 및 상기 제1 도전막을 에칭할 때, 등방성 에칭을 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제26항에 있어서, 상기 제2 도전막은 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 제27항에 있어서, 상기 제1 도전막은 질화 텅스텐막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 제27항에 있어서, 상기 제1 도전막은 질화 티탄막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  30. 제26항에 있어서, 상기 (c) 공정 후, 상기 비트선 상부에 제2 절연막을 형성하고, 상기 제2 절연막 상부에 하부 전극, 용량 절연막 및 상부 전극으로 구성되는 용량 소자를 형성하는 공정을 더 포함하고, 상기 용량 소자를 형성하는 공정 일부에 고온 열 처리가 포함되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 제30항에 있어서, 상기 고온 열 처리는 750℃ 이상의 온도로 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 제30항에 있어서, 상기 고온 열 처리는 상기 용량 절연막을 구성하는 산화 탄탈막을 결정화하기 위한 열 처리인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  33. 제30항에 있어서, 상기 고온 열 처리는 상기 용량 절연막을 구성하는 강유전체막을 산소를 포함하는 가스 분위기 중에서 결정화하기 위한 열 처리인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  34. 제26항에 있어서, 상기 비트선 폭은 상기 제2 도전막을 구성하는 도전 재료의 평균 결정 입경 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  35. 제34항에 있어서, 상기 비트선 폭은 0.1㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  36. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면에, 워드선과 일체로 구성된 게이트 전극을 포함하는 메모리셀 선택용 MISFET를 형성하는 공정,
    (b) 상기 메모리셀 선택용 MISFET 상부에 제1 절연막을 형성한 후, 상기 제1 절연막 상부에 제1 도전막을 형성하고, 계속해서 상기 제1 도전막 상부에 제2 도전막을 형성하는 공정,
    (c) 상기 제2 도전막 상부에 내에칭 마스크를 형성한 후, 상기 내에칭 마스크를 세선화하는 공정,
    (d) 상기 세선화된 내에칭 마스크를 마스크에 이용하여 상기 제2 도전막 및 상기 제1 도전막을 에칭함으로써, 상기 제1 및 제2 도전막에 의해 구성되는 비트선을 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  37. 제36항에 있어서, 상기 내에칭 마스크의 세선화는 상기 내에칭 마스크를 애싱 처리함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  38. 제37항에 있어서, 상기 내에칭 마스크를 마스크에 이용하여 상기 제2 도전막 및 상기 제1 도전막을 에칭할 때, 등방성 에칭을 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  39. 제36항에 있어서, 상기 (d) 공정 후, 상기 제2 도전막의 성막 온도보다도 고온의 열 처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
KR1020010009885A 2000-03-01 2001-02-27 반도체 집적 회로 장치와 그 제조 방법 KR20010087207A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-055621 2000-03-01
JP2000055621A JP2001244436A (ja) 2000-03-01 2000-03-01 半導体集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR20010087207A true KR20010087207A (ko) 2001-09-15

Family

ID=18576712

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010009885A KR20010087207A (ko) 2000-03-01 2001-02-27 반도체 집적 회로 장치와 그 제조 방법

Country Status (4)

Country Link
US (2) US6429476B2 (ko)
JP (1) JP2001244436A (ko)
KR (1) KR20010087207A (ko)
TW (1) TW495964B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007175B1 (ko) * 2010-06-18 2011-01-12 네스트리 주식회사 입체 영상용 셔터 안경 제어 방법 및 입체 영상 시스템

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100463237B1 (ko) * 2000-06-28 2004-12-23 주식회사 하이닉스반도체 감광막패턴의 형성 방법
US6566148B2 (en) * 2001-08-13 2003-05-20 Sharp Laboratories Of America, Inc. Method of making a ferroelectric memory transistor
US6602749B2 (en) * 2001-09-17 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor under bitline (CUB) memory cell structure with reduced parasitic capacitance
US6720232B1 (en) * 2003-04-10 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure
US6921692B2 (en) 2003-07-07 2005-07-26 Micron Technology, Inc. Methods of forming memory circuitry
JP4746357B2 (ja) * 2005-06-09 2011-08-10 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100735753B1 (ko) 2005-10-04 2007-07-06 삼성전자주식회사 공유된 비트라인을 갖는 플래쉬 메모리 소자 및 그의제조방법
WO2008117464A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
US8072035B2 (en) 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP5280716B2 (ja) * 2007-06-11 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100902106B1 (ko) * 2007-10-31 2009-06-09 주식회사 하이닉스반도체 텅스텐함유막이 포함된 패턴을 구비한 반도체소자의 제조방법
KR101006531B1 (ko) * 2009-05-11 2011-01-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US8283713B2 (en) * 2010-06-02 2012-10-09 Lsi Corporation Logic-based eDRAM using local interconnects to reduce impact of extension contact parasitics
KR101725446B1 (ko) * 2011-08-24 2017-04-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5863381B2 (ja) * 2011-10-17 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9059175B2 (en) 2011-11-16 2015-06-16 International Business Machines Corporation Forming BEOL line fuse structure
KR101902870B1 (ko) * 2012-04-10 2018-10-01 삼성전자주식회사 Ｄｃ 구조체 갖는 반도체 소자
EP4082594A1 (en) * 2013-03-15 2022-11-02 ResMed Pty Ltd Water reservoir and respiratory pressure device
JP6369366B2 (ja) 2015-03-26 2018-08-08 豊田合成株式会社 半導体装置の製造方法
KR102668454B1 (ko) * 2018-12-28 2024-05-23 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 형성 방법
US11164816B2 (en) 2019-09-05 2021-11-02 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11462282B2 (en) 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
CN112864098B (zh) * 2021-01-14 2023-06-30 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构
US12096617B2 (en) 2021-01-14 2024-09-17 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure
EP4152382A4 (en) * 2021-08-02 2023-08-16 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURE THEREOF
CN116133436A (zh) * 2021-11-12 2023-05-16 联华电子股份有限公司 半导体元件及其制作方法
US11985816B2 (en) * 2021-12-06 2024-05-14 Nanya Technology Corporation Semiconductor device with air gap

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2555103B2 (ja) * 1987-11-13 1996-11-20 株式会社日立製作所 半導体集積回路装置の製造方法
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
JP3869089B2 (ja) * 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
JPH11214650A (ja) 1998-01-23 1999-08-06 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007175B1 (ko) * 2010-06-18 2011-01-12 네스트리 주식회사 입체 영상용 셔터 안경 제어 방법 및 입체 영상 시스템

Also Published As

Publication number Publication date
US20020190295A1 (en) 2002-12-19
US6429476B2 (en) 2002-08-06
TW495964B (en) 2002-07-21
US20010050386A1 (en) 2001-12-13
JP2001244436A (ja) 2001-09-07

Similar Documents

Publication Publication Date Title
KR20010087207A (ko) 반도체 집적 회로 장치와 그 제조 방법
US6617205B1 (en) Semiconductor storage device and process for manufacturing the same
KR100704244B1 (ko) 반도체기억장치및그제조방법
US6258649B1 (en) Semiconductor integrated circuit device and method of manufacturing the same
US7579235B2 (en) Container capacitor structure and method of formation thereof
KR100242757B1 (ko) 양호한 평탄 특성을 지닌 적층된 캐패시터형 반도체 메모리 디바이스 및 그 제조 방법
KR100699335B1 (ko) 반도체 집적회로 장치 및 그 제조방법
US7262108B2 (en) Methods for forming resistors for integrated circuit devices
KR20000022801A (ko) 반도체 장치 및 그 제조 방법
US5851878A (en) Method of forming a rugged polysilicon fin structure in DRAM
US6054394A (en) Method of fabricating a dynamic random access memory capacitor
KR100863780B1 (ko) 반도체집적회로장치의 제조방법 및 반도체집적회로장치
US7235838B2 (en) Semiconductor device substrate with embedded capacitor
US6392264B2 (en) Semiconductor memory device and method of producing the same
KR100737200B1 (ko) 반도체 집적 회로 장치
US6352890B1 (en) Method of forming a memory cell with self-aligned contacts
JP4215711B2 (ja) 半導体集積回路装置およびその製造方法
KR20020078432A (ko) 반도체 메모리 장치의 제조 방법
KR20040059966A (ko) 반도체 장치의 캐패시터 제조방법
KR19980018833A (ko) 메모리 셀 및 이를 구비한 동기식 메모리 장치(Stack Cell Memory Device and Method of Forming the Same)

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid