KR20040059966A - 반도체 장치의 캐패시터 제조방법 - Google Patents
반도체 장치의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 고집적 반도체 장치에서 제조공정이 단순화된 고유전율의 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계;도전성을 가지는 실리콘을 이용하여 상기 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그가 형성된 영역상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터 형성용 홀을 패터닝하기 위한 캐패시터홀 형성용 하드마스크 패턴을 형성하는 단계; 상기 하드마스트 패턴을 식각마스크로 하여, 상기 콘택플러그가 노출되도록 상기 캐패시터 형성용 절연막을 선택적으로 식각하여 캐패시터 형성용 홀을 형성하는 단계; 상기 하드마스트 패턴을 제거하면서, 상기 콘택플러그 상단에 소정깊이만큼의 실리콘을 제거하여 리세스 영역을 형성하는 단계; 상기 캐패시터 형성용 홀내의 상기 리세스 영역의 일부에 금속실리사이드막을 형성하는 단계; 상기 리세스 영역의 나머지 영역과 상기 캐패시터 형성용 홀의 내부에 금속막으로 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
Description
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 장치의 캐패시터 및 그 제조 방법에 관한 것이다.
반도체 장치, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나,유전체 박막의 두께를 줄이거나, 유전체박막의 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(cylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 장치가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막이 가지는 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막(SiO2)이나 실리콘질화막(Si3N4)을 캐패시터의 유전체박막으로 사용하였으나, 최근에는 캐패시터의 유전율을 높이기 위해 Ta2O5, TiO2, HfO2,TiO2Al2O3등을 유전체박막으로 사용하고 있다.
또한 캐패시터의 상,하부전극으로 이전에는 폴리시리콘막을 사용하였으나, 전극막으로 더 좋은 특성을 보이는 금속을 사용하여 티타늄이나 텅스텐등을 사용하고 있다. 그러나 상하부전극을 금속으로 사용하게 됨으로서 금속전극막과 접촉되는 도전성을 가지는 실리콘막과의 물질확산방지를 위한 베리어메탈과 오믹콘택층을 추가로 형성해야하는 등 공정이 복잡해지는 문제점을 추가로 발생되고 있다.
도1a 내지 도1e는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도이다.
도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성을 가지는 실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성한다.
이어서 도1b에 도시된 바와 같이, 에치백등의 공정을 실시하여 스토리지 노드 콘택플러그(13)의 상단부분이 0.05 ~ 0.2㎛ 정도의 깊이가 함몰되게 리세스(recess)(14)시킨다.
이어서 도1c에 도시된 바와 같이, 화학기상증착법등을 이용하여 티타늄막을 0.02 ~0.08 ㎛의 두께로 전면증착하고, N2분위기에서 600~750℃의 온도로 열처리하여 도전성을 가지는 실리콘막과 반응시켜 티타늄실리사이드막(15)을 오믹콘택층(ohmic contact)을 형성한다. 이어서 미반응 티타늄은 제거하고 티타늄나이트라이드막을 0.05 ~ 0.01㎛의 두께로 형성한 다음 화학적기계적 연마공정을 이용하여 티타늄실리사이드막(15)상에만 티타늄나이트라이드(16)이 남도록 한다. 여기서 티타늄실리사이드막(15)은 베리어메탈로서 하부전극이 금속으로 형성됨으로 해서 하부전극과 하부 도전성을 가지는 실리콘으로 형성된 콘택플러그 상호간의 물질확산방지를 위한 막이고, 티타늄실리사이드막(15)은 금속과 도전성을 가지는 실리콘막사이에 오믹콘택층이 형성되도록 하기 위한 막이다.
이어서 도1d에 도시된 바와 같이, 캐패시터 형성용 절연막(17)을 캐패시터가 형성될 높이만큼 형성한 다음, 콘택플러그(13)의 상부에 형성된 티타늄나이트라이드(16)이 노출되도록 캐패시터 형성용 절연막(17)을 선택적으로 제거하여 캐패시터 형성용 홀(18)을 형성한다.
이어서 도1e에 도시된 바와 같이, 캐패시터 형성용 홀(18) 내부에 화학적기상증착법으로 티타늄막을 이용하여 하부전극(19)을 형성한다. 이어서 하부전극(19)상에 유전체박막(20)을 형성하고, 그 상부에 금속막을 이용하여 상부전극(21)을 형성한다.
전술한 바와 같이 고집적 반도체 장치의 캐패시터는 제한된 면적에서 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해 높은 유전율을 가지는 유전체 박막을 사용하고 상 하부전극을 금속으로 사용하게됨으로서, 공정이 복잡해지고, 이로 인해 공정비용이 높아지는 문제점이 생기고 있다.
본 발명은 상기의 문제점을 해결하기위해 제안된 것으로 고집적 반도체 장치에서 제조공정이 단순화된 고유전율의 캐패시터 제조방법을 제공함을 목적으로 한다.
도1a 내지 도1e는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
도2a 내지 도2h는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
30 : 기판
31 : 활성영역
32 : 층간절연막
33 : 콘택플러그
34 : 캐패시터 형성용 절연막
35 : 캐패시터홀 형성용 하드마스크
36 : 캐패시터 형성용 홀
37 : 콘택플러그의 리세스영역
40 : 하부전극
상기의 목적을 달성하기 위해 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계;도전성을 가지는 실리콘을 이용하여 상기 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그가 형성된 영역상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터 형성용 홀을 패터닝하기 위한 캐패시터홀 형성용 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각마스크로 하여, 상기 콘택플러그가 노출되도록 상기 캐패시터 형성용 절연막을 선택적으로 식각하여 캐패시터 형성용 홀을 형성하는 단계; 상기 하드마스크 패턴을 제거하면서, 상기 콘택플러그 상단에 소정깊이만큼의 실리콘을 제거하여 리세스 영역을 형성하는 단계; 상기 캐패시터 형성용 홀내의 상기 리세스 영역의 일부에 금속실리사이드막을 형성하는 단계; 상기 리세스 영역의 나머지 영역과 상기 캐패시터 형성용 홀의 내부에 금속막으로 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2h는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도로서, 특히 콘케이브형 3차원캐패시터의 제조방법을 나타낸다.
먼저 도2a에 도시된 바와 같이, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 이어서 도전성을 가지는 실리콘막을 이용하여 콘택홀이 매립되도록한 다음, 화학적기계적 연마등의 공정을 이용하여 평탄화시켜 스토리지 콘택플러그(33)를 형성한다. 여기서 층간절연막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.
이어서 도2b에 도시된 바와 같이, 기판상에 캐패시터 형성용 절연막(34)을 캐패시터가 형성될 높이만큼 형성한다. 이어서 캐패시터 형성용 절연막(34) 상에 도전성을 가지는 실리콘막으로 캐패시터 형성용 하드마스크 패턴(35)을 1000~3000Å의 두께로 형성한다. 여기서 캐패시터 형성용 절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다. 하드마스크 패턴은 폴리실리콘막을 이용할 수 있다.
이어서 도2c에 도시된 바와 같이, 캐패시터 형성용 하드마스크 패턴(35)을 식각마스크로 하여 콘택플러그(33)가 노출되도록 캐패시터 형성용 절연막(34)을 선택적으로 제거하여 캐패시터 형성용 홀(36)을 형성한다.
이어서 도2d에 도시된 바와 같이, 캐패시터 형성용 하드마스크 패턴(35)을 제거하는데 이때 콘택플러그(33) 상단부분의 도전성을 가지는 실리콘막이 1000~3000Å 두께로 리세스(37)되도록 한다.
이어서 도2e에 도시된 바와 같이, 화학적기상증착법으로 티타늄막(38)을 0.02 ~ 0.08㎛의 두께로 콘택플러그 상단의 리세스(37)된 곳이 매립되도록 증착한다. 이어서, N2분위기에서 600 ~ 750℃의 온도 범위에서 열처리하여 콘택플러그 상단의 도전성을 가지는 실리콘과 티타늄이 반응하여 티타늄실리사이드(38')가 형성되도록 한다. 여기서 티타늄실리사이드(38')는 오믹콘택층을 위한 것이다.
이어서 도2f에 도시된 바와 같이, 이어서 미반응 티타늄은 습식식각공정을 이용하여 제거한다. 여기서 미반응 티타늄을 제거하게 되면 티타늄실리사이드(38')상에 리세스된 영역(39)이 생기는데, 이 영역은 금속막으로 형성될 하부전극과 하부구조인 도전성을 가지는 실리콘으로 형성된 콘택플러그와의 확산방지를 위한 베리어메탈이 형성될 영역(39)이다.
이어서 도2g에 도시된 바와 같이, 캐패시터 형성용 홀(36)내부에 하부전극(40)으로 티타늄나이트라이드막을 사용하여 0.02 ~ 0.05㎛의 두께로 형성한다. 여기서 형성되는 하부전극(40)은 베리어메탈이 형성될 영역(39)에도 형성하여 베리어메탈을 형성하는 공정을 생략한다. 여기서 하부전극중에서 '40a'영역이 베리어메탈 역할을 하게 된다.
여기서 하부전극(40)은 캐패시터 형성용 홀(36) 패턴을 따라 기판 전면에 형성한 다음, 캐패시터 형성용 홀(36) 내부에 감광막(미도시)을 채운다음 캐패시터 형성용 절연막(34)가 노출되도록 전면식각 또는 화학적 기계적연마공정등을 진행하여 형성한다.
이어서 하부전극(40)상에 유전체박막(41) 및 상부전극(42)을 차례로 적층하여 캐패시터를 완성한다.
상기와 같이 캐패시터 하부전극을 형성하게 되면 스토리지 노드 콘택플러그(33)를 리세스하는 공정과 베리어 메탈로 사용된 티타늄나이트라이드막을 평탄화시키는 공정을 생략할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한 전술한 실시예에서는 콘케이브형의 캐패시터에 대해서 설명하였으나, 실린더형의 캐패시터에도 적용가능하다.
본 발명에 의해 저렴한 공정비용으로 고 유전율의 케패시터를 제조할 수 있다.
Claims (6)
- 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계;도전성을 가지는 실리콘을 이용하여 상기 층간절연막을 관통하여 상기 활성영역과 연결되는 콘택플러그를 형성하는 단계;상기 콘택플러그가 형성된 영역상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계;캐패시터 형성용 홀을 패터닝하기 위한 캐패시터홀 형성용 하드마스크 패턴을 형성하는 단계;상기 하드마스크 패턴을 식각마스크로 하여, 상기 콘택플러그가 노출되도록 상기 캐패시터 형성용 절연막을 선택적으로 식각하여 캐패시터 형성용 홀을 형성하는 단계;상기 하드마스크 패턴을 제거하면서, 상기 콘택플러그 상단에 소정깊이만큼의 실리콘을 제거하여 리세스 영역을 형성하는 단계;상기 캐패시터 형성용 홀내의 상기 리세스 영역의 일부에 금속실리사이드막을 형성하는 단계;상기 리세스 영역의 나머지 영역과 상기 캐패시터 형성용 홀의 내부에 금속막으로 하부전극을 형성하는 단계;상기 하부전극 상에 유전체 박막을 형성하는 단계; 및상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 금속실리사이드막을 형성하는 단계는,상기 리세스 영역을 포함하는 상기 캐패시터 형성용 홀 내부에 금속막을 형성하는 단계;열처리 공정을 통해 상기 금속막과 상기 콘택플러그 상단의 실리콘을 반응하게 하여 상기 금속실리사이드막을 형성하는 단계; 및상기 금속막중에서 미반응 금속막을 습식식각공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 2 항에 있어서,상기 금속은 티타늄인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 2 항에 있어서,상기 열처리 공정은 N2 분위기에서 600 ~ 750℃ 의 온도에서 진행하는 것을특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 4 항에 있어서상기 금속막은 1000 ~ 3000Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 4 항에 있어서,상기 하드마스크 패턴은 1000 ~ 3000Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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| KR1020020086474A KR20040059966A (ko) | 2002-12-30 | 2002-12-30 | 반도체 장치의 캐패시터 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101174022B1 (ko) * | 2004-12-06 | 2012-08-16 | 매그나칩 반도체 유한회사 | 커패시터의 제조 방법 |
-
2002
- 2002-12-30 KR KR1020020086474A patent/KR20040059966A/ko not_active Application Discontinuation
Cited By (1)
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| KR101174022B1 (ko) * | 2004-12-06 | 2012-08-16 | 매그나칩 반도체 유한회사 | 커패시터의 제조 방법 |
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