JPH1117116A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】酸化されても導電性を示すというプロセス的に
有利を性質を有するが、膜ストレスが大きいというリー
ク電流の点で不利な性質を有するＲｕ膜をＳＮ電極に用
いたキャパシタにおいて、リーク電流の低減化を図るこ
と。 【解決手段】ＳＮ電極２２の大部分を膜ストレスの小さ
いＴａ膜１７で構成し、Ｔａ膜１７の上面と側面を薄い
Ｒｕ膜１８，２１で被覆する。
有利を性質を有するが、膜ストレスが大きいというリー
ク電流の点で不利な性質を有するＲｕ膜をＳＮ電極に用
いたキャパシタにおいて、リーク電流の低減化を図るこ
と。 【解決手段】ＳＮ電極２２の大部分を膜ストレスの小さ
いＴａ膜１７で構成し、Ｔａ膜１７の上面と側面を薄い
Ｒｕ膜１８，２１で被覆する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特にキャパシタの電極構造に特
徴がある半導体装置およびその製造方法に関する。
その製造方法に係わり、特にキャパシタの電極構造に特
徴がある半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を構
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり微細化により実現できる。
部分には、多数のトランジスタや抵抗等を電気回路を構
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり微細化により実現できる。
【０００３】特にＤＲＡＭ等の半導体記憶装置において
は、最小加工寸法の微細化とともにメモリセル面積の微
細化は進む一方である。それにつれて、メモリセルにお
けるキャパシタ面積は非常に小さくなってきている。
は、最小加工寸法の微細化とともにメモリセル面積の微
細化は進む一方である。それにつれて、メモリセルにお
けるキャパシタ面積は非常に小さくなってきている。
【０００４】メモリセル面積が小さくなると、キャパシ
タ容量（蓄積容量：Ｃｓ）も小さくなる。しかし、キャ
パシタ容量は、センス感度やソフトエラー等の点からそ
れほど小さくできない。すなわち、メモリセル面積が小
さくなると、必要なキャパシタ容量を確保することが困
難になるという問題がある。
タ容量（蓄積容量：Ｃｓ）も小さくなる。しかし、キャ
パシタ容量は、センス感度やソフトエラー等の点からそ
れほど小さくできない。すなわち、メモリセル面積が小
さくなると、必要なキャパシタ容量を確保することが困
難になるという問題がある。
【０００５】これを解決する方法としては、キャパシタ
を３次元的に形成し、小さなセル面積でキャパシタ表面
積をできるだけ大きくしてキャパシタ容量を稼ぐ方法
と、キャパシタ絶縁膜に誘電率の高い絶縁膜（いわゆる
highε膜）を用いることの２つの方法が検討されてい
る。
を３次元的に形成し、小さなセル面積でキャパシタ表面
積をできるだけ大きくしてキャパシタ容量を稼ぐ方法
と、キャパシタ絶縁膜に誘電率の高い絶縁膜（いわゆる
highε膜）を用いることの２つの方法が検討されてい
る。
【０００６】０．１５ミクロンメータ程度のデザインル
ールの世代（１ＧビットＤＲＡＭ世代相当）に近付く
と、複雑な３次元形状をした蓄積（ＳＮ；Storage Nod
e）電極の加工工程は、しだいに困難なものとなる。
ールの世代（１ＧビットＤＲＡＭ世代相当）に近付く
と、複雑な３次元形状をした蓄積（ＳＮ；Storage Nod
e）電極の加工工程は、しだいに困難なものとなる。
【０００７】したがって、キャパシタ容量を稼ぐ方法と
して、キャパシタ絶縁膜に酸化膜に比べて誘電率の高い
絶縁膜（高誘電率絶縁膜）を用いる方法が非常に重要に
なってきている。高誘電率絶縁膜として代表的なもの
に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜がある。
して、キャパシタ絶縁膜に酸化膜に比べて誘電率の高い
絶縁膜（高誘電率絶縁膜）を用いる方法が非常に重要に
なってきている。高誘電率絶縁膜として代表的なもの
に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜がある。
【０００８】（Ｂａ，Ｓｒ）ＴｉＯ3 膜を用いる場合、
ＳＮ電極には工程途中で酸化されても金属導電性を示す
Ｒｕ膜（ＲｕＯ2 膜は導電性）、またはＲｕＯ2 膜／Ｒ
ｕ膜の積層膜を用いることが検討されている（1995年IE
DM Technical Digest 、 S.Yamamichi 等、p.119-p.122
）。
ＳＮ電極には工程途中で酸化されても金属導電性を示す
Ｒｕ膜（ＲｕＯ2 膜は導電性）、またはＲｕＯ2 膜／Ｒ
ｕ膜の積層膜を用いることが検討されている（1995年IE
DM Technical Digest 、 S.Yamamichi 等、p.119-p.122
）。
【０００９】図１０に、ＲｕＯ2 膜／Ｒｕ膜の積層膜を
ＳＮ電極とした従来のスタック型ＤＲＡＭのメモリセル
の断面図を示す。これを製造工程に従って説明すると、
まず、ｐ型シリコン基板８１上に素子分離絶縁膜８２を
形成する。
ＳＮ電極とした従来のスタック型ＤＲＡＭのメモリセル
の断面図を示す。これを製造工程に従って説明すると、
まず、ｐ型シリコン基板８１上に素子分離絶縁膜８２を
形成する。
【００１０】次にゲート絶縁膜８３、ゲート電極（ワー
ド線）８４、ゲートキャップ層８５、低不純物濃度のｎ
型ソース・ドレイン拡散層８６を形成した後、層間絶縁
膜８７，８８を堆積して表面を平坦化する。
ド線）８４、ゲートキャップ層８５、低不純物濃度のｎ
型ソース・ドレイン拡散層８６を形成した後、層間絶縁
膜８７，８８を堆積して表面を平坦化する。
【００１１】次にＳＮ電極コンタクトおよびビット線コ
ンタクトの領域にそれぞれ多結晶シリコン膜８９，９０
を埋め込み形成した後、ビット線９１を形成する。次に
層間絶縁膜９２を堆積し、その表面を平坦化した後、Ｓ
Ｎコンタクトホールを開孔し、その内部に高不純物濃度
の多結晶シリコン膜９３を埋め込む。
ンタクトの領域にそれぞれ多結晶シリコン膜８９，９０
を埋め込み形成した後、ビット線９１を形成する。次に
層間絶縁膜９２を堆積し、その表面を平坦化した後、Ｓ
Ｎコンタクトホールを開孔し、その内部に高不純物濃度
の多結晶シリコン膜９３を埋め込む。
【００１２】次にＳＮ電極９８となる、ＴｉＳｉx （チ
タンシリサイド）膜９４、ＴｉＮ膜９５、Ｒｕ膜９６、
ＲｕＯ2 膜９７を順次形成した後、この積層膜をフォト
レジスト（不図示）を用いた通常のリソグラフィー法と
ＲＩＥ法を用いてパターニングし、ＳＮ電極９８を形成
する。この後、上記フォトレジストを剥離する。
タンシリサイド）膜９４、ＴｉＮ膜９５、Ｒｕ膜９６、
ＲｕＯ2 膜９７を順次形成した後、この積層膜をフォト
レジスト（不図示）を用いた通常のリソグラフィー法と
ＲＩＥ法を用いてパターニングし、ＳＮ電極９８を形成
する。この後、上記フォトレジストを剥離する。
【００１３】最後に、ＳＮ電極９８の側面および上面を
覆うように、全面に（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高
誘電率絶縁膜からなるキャパシタ絶縁膜９９、プレート
電極（例えば、Ｒｕ膜の単層膜またはＲｕ膜／ＴｉＮ膜
の積層膜）１００を順次形成する。
覆うように、全面に（Ｂａ，Ｓｒ）ＴｉＯ3 膜などの高
誘電率絶縁膜からなるキャパシタ絶縁膜９９、プレート
電極（例えば、Ｒｕ膜の単層膜またはＲｕ膜／ＴｉＮ膜
の積層膜）１００を順次形成する。
【００１４】しかしながら、この種のＳＮ電極９８を用
いたスタック型ＤＲＡＭには、以下のような問題があ
る。まず、Ｒｕ膜膜９６に比べて膜ストレスの大きなＲ
ｕＯ2 膜９７がＳＮ電極９８の大部分を占めるため、Ｓ
Ｎ電極９８の膜ストレスが大きくなり、その結果、膜ス
トレスに起因したキャパシタ絶縁膜９９のリーク電流が
増大する。
いたスタック型ＤＲＡＭには、以下のような問題があ
る。まず、Ｒｕ膜膜９６に比べて膜ストレスの大きなＲ
ｕＯ2 膜９７がＳＮ電極９８の大部分を占めるため、Ｓ
Ｎ電極９８の膜ストレスが大きくなり、その結果、膜ス
トレスに起因したキャパシタ絶縁膜９９のリーク電流が
増大する。
【００１５】また、ＳＮ電極９８の側面に、ＴｉＳｉx
膜９４、ＴｉＮ膜９５、Ｒｕ膜９６、ＲｕＯ2 膜９７が
現れるため、これによってもキャパシタ絶縁膜９９のリ
ーク電流が増大する。これは、ＴｉＳｉx 膜９４とＴｉ
Ｎ膜９５の界面、ＴｉＮ膜９５とＲｕ膜９６の界面、Ｒ
ｕ膜９６とＲｕＯ2 膜９７の界面が、リーク電流のパス
となるからである。
膜９４、ＴｉＮ膜９５、Ｒｕ膜９６、ＲｕＯ2 膜９７が
現れるため、これによってもキャパシタ絶縁膜９９のリ
ーク電流が増大する。これは、ＴｉＳｉx 膜９４とＴｉ
Ｎ膜９５の界面、ＴｉＮ膜９５とＲｕ膜９６の界面、Ｒ
ｕ膜９６とＲｕＯ2 膜９７の界面が、リーク電流のパス
となるからである。
【００１６】さらに、ＳＮ電極９８の上部（ＲｕＯ2 膜
９７）のコーナが９０度程度の鋭角となり、電界集中が
起こりやすくなるため、これによってもキャパシタ絶縁
膜９９のリーク電流が増大する。
９７）のコーナが９０度程度の鋭角となり、電界集中が
起こりやすくなるため、これによってもキャパシタ絶縁
膜９９のリーク電流が増大する。
【００１７】
【発明が解決しようとする課題】上述の如く、従来のＤ
ＲＡＭにおいては、微細化を進めても必要なャパシタ容
量を確保できるように、キャパシタ絶縁膜として、（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜などの高誘電率絶縁膜を用いるこ
とが提案されていたが、ＳＮ電極の構造、材料が原因で
リーク電流が増大するという問題があった。
ＲＡＭにおいては、微細化を進めても必要なャパシタ容
量を確保できるように、キャパシタ絶縁膜として、（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜などの高誘電率絶縁膜を用いるこ
とが提案されていたが、ＳＮ電極の構造、材料が原因で
リーク電流が増大するという問題があった。
【００１８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、リーク電流の低減化を
図り得るキャパシタを有する半導体装置およびその製造
方法を提供することにある。
ので、その目的とするところは、リーク電流の低減化を
図り得るキャパシタを有する半導体装置およびその製造
方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置（請求項１）は、第１の導
電膜からなる第１の下部キャパシタ電極と、この第１の
下部キャパシタ電極の上面、および前記第１の下部キャ
パシタ電極の側面のうち、少なくとも前記上面側の側面
を被覆する第２の導電膜からなる第２の下部キャパシタ
電極と、この第２の下部キャパシタ電極上に設けられた
キャパシタ絶縁膜と、このキャパシタ絶縁膜上に設けら
れた上部キャパシタ電極とから構成され、前記第１の導
電膜の膜ストレスが前記第２の導電膜のそれよりも小さ
く、かつ前記第１の導電膜の体積が前記第２の導電膜の
それよりも大きいキャパシタを有することを特徴とす
る。
に、本発明に係る半導体装置（請求項１）は、第１の導
電膜からなる第１の下部キャパシタ電極と、この第１の
下部キャパシタ電極の上面、および前記第１の下部キャ
パシタ電極の側面のうち、少なくとも前記上面側の側面
を被覆する第２の導電膜からなる第２の下部キャパシタ
電極と、この第２の下部キャパシタ電極上に設けられた
キャパシタ絶縁膜と、このキャパシタ絶縁膜上に設けら
れた上部キャパシタ電極とから構成され、前記第１の導
電膜の膜ストレスが前記第２の導電膜のそれよりも小さ
く、かつ前記第１の導電膜の体積が前記第２の導電膜の
それよりも大きいキャパシタを有することを特徴とす
る。
【００２０】このような構成であれば、第２の下部キャ
パシタ電極として膜ストレスが大きいものを使用して
も、下部キャパシタ電極の膜ストレスは全体としては小
さくなる。したがって、下部キャパシタ電極の膜ストレ
スに起因したキャパシタ絶縁膜のリーク電流の増加を抑
制でき、リーク電流の低減化を図ることができる。
パシタ電極として膜ストレスが大きいものを使用して
も、下部キャパシタ電極の膜ストレスは全体としては小
さくなる。したがって、下部キャパシタ電極の膜ストレ
スに起因したキャパシタ絶縁膜のリーク電流の増加を抑
制でき、リーク電流の低減化を図ることができる。
【００２１】また、本発明に係る他の半導体装置（請求
項２）は、上記半導体装置（請求項１）において、前記
第１の導電膜がＴａ膜、前記第２の導電膜がＲｕ膜であ
ることを特徴とする。
項２）は、上記半導体装置（請求項１）において、前記
第１の導電膜がＴａ膜、前記第２の導電膜がＲｕ膜であ
ることを特徴とする。
【００２２】このような構成であれば、第２の下部キャ
パシタ電極として、膜ストレスは大きいが、酸化されて
も導電性を示すというプロセス的に好ましい性質を有す
るＲｕ膜を使用することが可能となる。
パシタ電極として、膜ストレスは大きいが、酸化されて
も導電性を示すというプロセス的に好ましい性質を有す
るＲｕ膜を使用することが可能となる。
【００２３】また、本発明に係る他の半導体装置（請求
項３）は、上記半導体装置（請求項１）において、前記
キャパシタ絶縁膜が、高誘電率絶縁膜であることを特徴
とする。ここで、高誘電率絶縁膜は、Ｂａ、Ｓｒおよび
Ｔｉを含む高誘電率酸化膜であることが好ましい（請求
項４）。具体的には、（Ｂａ，Ｓｒ）ＴｉＯ3 膜であ
る。
項３）は、上記半導体装置（請求項１）において、前記
キャパシタ絶縁膜が、高誘電率絶縁膜であることを特徴
とする。ここで、高誘電率絶縁膜は、Ｂａ、Ｓｒおよび
Ｔｉを含む高誘電率酸化膜であることが好ましい（請求
項４）。具体的には、（Ｂａ，Ｓｒ）ＴｉＯ3 膜であ
る。
【００２４】このような構成であれば、リーク電流の低
減化を図ることができ、かつ微細化を進めても必要なキ
ャパシタ容量を容易に確保することが可能となる。ま
た、本発明に係る他の半導体装置（請求項５）は、上記
半導体装置（請求項１）において、第１の下部キャパシ
タ電極の下面側の側面が絶縁膜で被覆されていることを
特徴とする。
減化を図ることができ、かつ微細化を進めても必要なキ
ャパシタ容量を容易に確保することが可能となる。ま
た、本発明に係る他の半導体装置（請求項５）は、上記
半導体装置（請求項１）において、第１の下部キャパシ
タ電極の下面側の側面が絶縁膜で被覆されていることを
特徴とする。
【００２５】このような構成であれば、第１の下部キャ
パシタ電極の下面角部にはキャパシタ絶縁膜が存在しな
いので、第１の下部キャパシタ電極の下面角部における
電界集中によるキャパシタ絶縁膜のリーク電流は起こり
難くなる。したがって、キャパシタ絶縁膜のリーク電流
の低減化をより効果的に図ることが可能となる。
パシタ電極の下面角部にはキャパシタ絶縁膜が存在しな
いので、第１の下部キャパシタ電極の下面角部における
電界集中によるキャパシタ絶縁膜のリーク電流は起こり
難くなる。したがって、キャパシタ絶縁膜のリーク電流
の低減化をより効果的に図ることが可能となる。
【００２６】また、本発明に係る他の半導体装置（請求
項６）は、上記半導体装置（請求項１）において、前記
第１の下部キャパシタ電極の上面角部上の前記第２の下
部キャパシタ電極が丸まっていることを特徴とする。
項６）は、上記半導体装置（請求項１）において、前記
第１の下部キャパシタ電極の上面角部上の前記第２の下
部キャパシタ電極が丸まっていることを特徴とする。
【００２７】このような構成であれば、第１の下部キャ
パシタ電極の上面角部における電界集中が緩和される。
したがって、キャパシタ絶縁膜のリーク電流の低減化を
より効果的に図ることが可能となる。
パシタ電極の上面角部における電界集中が緩和される。
したがって、キャパシタ絶縁膜のリーク電流の低減化を
より効果的に図ることが可能となる。
【００２８】また、本発明に係る他の半導体装置（請求
項７）は、上記半導体装置（請求項１）において、前記
第１および第２の下部キャパシタ電極が、スタック型Ｄ
ＲＡＭのキャパシタの蓄積電極であることを特徴とす
る。
項７）は、上記半導体装置（請求項１）において、前記
第１および第２の下部キャパシタ電極が、スタック型Ｄ
ＲＡＭのキャパシタの蓄積電極であることを特徴とす
る。
【００２９】このような構成であれば、スタック型ＤＲ
ＡＭのキャパシタの蓄積電極に起因したキャパシタのリ
ーク電流の低減化を図ることがきる。ここで、好ましく
は、例えば、前記第１の導電膜としてＴａ膜、前記第２
の導電膜としてＲｕ膜、キャパシタ絶縁膜として（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜を使用する。
ＡＭのキャパシタの蓄積電極に起因したキャパシタのリ
ーク電流の低減化を図ることがきる。ここで、好ましく
は、例えば、前記第１の導電膜としてＴａ膜、前記第２
の導電膜としてＲｕ膜、キャパシタ絶縁膜として（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜を使用する。
【００３０】このような各種膜を使用することにより、
低リーク電流、高キャパシタ容量、しかもプロセス的な
キャパシタを実現でき、これによりさらに高集積度のス
タック型ＤＲＡＭを実現できるようになる。
低リーク電流、高キャパシタ容量、しかもプロセス的な
キャパシタを実現でき、これによりさらに高集積度のス
タック型ＤＲＡＭを実現できるようになる。
【００３１】また、本発明に係る半導体装置の製造方法
（請求項８）は、第１の下部キャパシタ電極となる第１
の導電膜を形成し、この第１の導電膜上に、前記第１の
下部キャパシタ電極よりも体積が小さい第２の下部キャ
パシタ電極の一部分となる、前記第１の導電膜よりも膜
厚が薄く、かつ前記第１の導電膜よりも膜ストレスが大
きい第２の導電膜を形成する工程と、これらの導電膜を
パターニングし、前記第１の下部キャパシタ電極を形成
するとともに、この第１の下部キャパシタ電極上に前記
第２の下部キャパシタ電極の前記一部分を形成する工程
と、前記第１の下部キャパシタ電極および前記第２の下
部キャパシタ電極の前記一部分を被覆するように、前記
第２の下部キャパシタ電極の残りの部分となる、前記第
２の導電膜と構成材料が同じ第３の導電膜を堆積形成す
る工程と、この第３の導電膜の全面を異方性エッチング
し、前記第１の下部キャパシタ電極の側面および前記第
２の下部キャパシタ電極の前記一部分の側面に前記第３
の導電膜を選択的に残置させ、前記第２の下部キャパシ
タ電極の残りの部分を形成することにより、前記第１の
下部キャパシタ電極よりも体積が小さい前記第２の下部
キャパシタ電極を完成させる工程と、この第２の下部キ
ャパシタ電極上にキャパシタ絶縁膜、上部キャパシタ電
極を順次形成する工程とを有することを特徴とする。
（請求項８）は、第１の下部キャパシタ電極となる第１
の導電膜を形成し、この第１の導電膜上に、前記第１の
下部キャパシタ電極よりも体積が小さい第２の下部キャ
パシタ電極の一部分となる、前記第１の導電膜よりも膜
厚が薄く、かつ前記第１の導電膜よりも膜ストレスが大
きい第２の導電膜を形成する工程と、これらの導電膜を
パターニングし、前記第１の下部キャパシタ電極を形成
するとともに、この第１の下部キャパシタ電極上に前記
第２の下部キャパシタ電極の前記一部分を形成する工程
と、前記第１の下部キャパシタ電極および前記第２の下
部キャパシタ電極の前記一部分を被覆するように、前記
第２の下部キャパシタ電極の残りの部分となる、前記第
２の導電膜と構成材料が同じ第３の導電膜を堆積形成す
る工程と、この第３の導電膜の全面を異方性エッチング
し、前記第１の下部キャパシタ電極の側面および前記第
２の下部キャパシタ電極の前記一部分の側面に前記第３
の導電膜を選択的に残置させ、前記第２の下部キャパシ
タ電極の残りの部分を形成することにより、前記第１の
下部キャパシタ電極よりも体積が小さい前記第２の下部
キャパシタ電極を完成させる工程と、この第２の下部キ
ャパシタ電極上にキャパシタ絶縁膜、上部キャパシタ電
極を順次形成する工程とを有することを特徴とする。
【００３２】このような構成であれば、上記半導体装置
（請求項１）において、第１の下部キャパシタ電極の側
面全体が第２の下部キャパシタ電極で被覆された構造の
キャパシタを製造できる。
（請求項１）において、第１の下部キャパシタ電極の側
面全体が第２の下部キャパシタ電極で被覆された構造の
キャパシタを製造できる。
【００３３】また、この方法では、第２の下部キャパシ
タ電極の残りの部分（第１の下部キャパシタ電極等の側
壁に設けられた第２の下部キャパシタ電極）を、いわゆ
る「側壁残し」により形成しているので、上から見た第
２の下部キャパシタ電極の面積（平面面積）は、リソグ
ラフィの最小デザインルールで決まるそれよりも大きく
なる。
タ電極の残りの部分（第１の下部キャパシタ電極等の側
壁に設けられた第２の下部キャパシタ電極）を、いわゆ
る「側壁残し」により形成しているので、上から見た第
２の下部キャパシタ電極の面積（平面面積）は、リソグ
ラフィの最小デザインルールで決まるそれよりも大きく
なる。
【００３４】したがって、このような方法で複数のキャ
パシタを形成する場合、第１の下部キャパシタ電極間の
距離が最小線幅Ｆであっても、第２の下部キャパシタ電
極の平面面積は最小デザインルールで決まるそれよりも
大きくなる。すなわち、隣り合う第２の下部キャパシタ
電極間の距離はＦよりも短くなり、キャパシタ容量は大
きくなる。
パシタを形成する場合、第１の下部キャパシタ電極間の
距離が最小線幅Ｆであっても、第２の下部キャパシタ電
極の平面面積は最小デザインルールで決まるそれよりも
大きくなる。すなわち、隣り合う第２の下部キャパシタ
電極間の距離はＦよりも短くなり、キャパシタ容量は大
きくなる。
【００３５】また、第３の導電膜の全面を異方性エッチ
ングした後にも、第１の下部キャパシタ電極の上面角部
上の第３の導電膜（第２の下部キャパシタ電極）には、
その堆積時の丸み形状が残る。したがって、第１の下部
キャパシタ電極の上面角部における電界集中が緩和さ
れ、キャパシタ絶縁膜のリーク電流の低減化をより効果
的に図ることが可能となる。
ングした後にも、第１の下部キャパシタ電極の上面角部
上の第３の導電膜（第２の下部キャパシタ電極）には、
その堆積時の丸み形状が残る。したがって、第１の下部
キャパシタ電極の上面角部における電界集中が緩和さ
れ、キャパシタ絶縁膜のリーク電流の低減化をより効果
的に図ることが可能となる。
【００３６】また、本発明に係る他の半導体装置の製造
方法（請求項９）は、第１の絶縁膜、第２の絶縁膜が順
次積層されてなる積層絶縁膜を形成する工程と、この積
層絶縁膜をエッチングし、底部が前記第１の絶縁膜と前
記第２の絶縁膜との界面よりも深い溝を形成する工程
と、この溝の内部に、上面が前記界面よりも高くかつ前
記第２の絶縁膜の表面よりも低い、第１の導電膜からな
る第１の下部キャパシタ電極を形成する工程と、前記溝
の内部を、前記第１の下部キャパシタ電極よりも体積が
小さい第２の下部キャパシタ電極の一部分となる、前記
第１の導電膜よりも膜厚が薄く、かつ前記第１の導電膜
よりも膜ストレスが大きい第２の導電膜で埋め込む工程
と、前記第２の絶縁膜を選択的に除去した後、露出した
前記第１のキャパシタ電極および前記第２の下部キャパ
シタ電極の前記一部分を被覆するように、前記第２の下
部キャパシタ電極の残りの部分となる、前記第２の導電
膜と構成材料が同じ第３の導電膜を堆積形成する工程
と、この第３の導電膜の全面を異方性エッチングし、前
記露出した前記第１の下部キャパシタ電極の側面および
前記第２の下部キャパシタ電極の前記一部分の側面に前
記第３の導電膜を選択的に残置させ、前記第２の下部キ
ャパシタ電極の残りの部分を形成することにより、前記
第１の下部キャパシタ電極よりも体積が小さい前記第２
の下部キャパシタ電極を完成させる工程と、この第２の
下部キャパシタ電極上にキャパシタ絶縁膜、上部キャパ
シタ電極を順次形成する工程とを有することを特徴とす
る。
方法（請求項９）は、第１の絶縁膜、第２の絶縁膜が順
次積層されてなる積層絶縁膜を形成する工程と、この積
層絶縁膜をエッチングし、底部が前記第１の絶縁膜と前
記第２の絶縁膜との界面よりも深い溝を形成する工程
と、この溝の内部に、上面が前記界面よりも高くかつ前
記第２の絶縁膜の表面よりも低い、第１の導電膜からな
る第１の下部キャパシタ電極を形成する工程と、前記溝
の内部を、前記第１の下部キャパシタ電極よりも体積が
小さい第２の下部キャパシタ電極の一部分となる、前記
第１の導電膜よりも膜厚が薄く、かつ前記第１の導電膜
よりも膜ストレスが大きい第２の導電膜で埋め込む工程
と、前記第２の絶縁膜を選択的に除去した後、露出した
前記第１のキャパシタ電極および前記第２の下部キャパ
シタ電極の前記一部分を被覆するように、前記第２の下
部キャパシタ電極の残りの部分となる、前記第２の導電
膜と構成材料が同じ第３の導電膜を堆積形成する工程
と、この第３の導電膜の全面を異方性エッチングし、前
記露出した前記第１の下部キャパシタ電極の側面および
前記第２の下部キャパシタ電極の前記一部分の側面に前
記第３の導電膜を選択的に残置させ、前記第２の下部キ
ャパシタ電極の残りの部分を形成することにより、前記
第１の下部キャパシタ電極よりも体積が小さい前記第２
の下部キャパシタ電極を完成させる工程と、この第２の
下部キャパシタ電極上にキャパシタ絶縁膜、上部キャパ
シタ電極を順次形成する工程とを有することを特徴とす
る。
【００３７】このような構成であれば、本発明に係る半
導体装置（請求項５）を製造できるようになる。また、
上記半導体装置の製造方法（請求項８）と同様な作用効
果が得られる。
導体装置（請求項５）を製造できるようになる。また、
上記半導体装置の製造方法（請求項８）と同様な作用効
果が得られる。
【００３８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るスタック型ＤＲＡＭのメモリセルの概略構成を示す
平面図である。また、図２は、図１のメモリセルのＡ−
Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面の連続断面
図である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るスタック型ＤＲＡＭのメモリセルの概略構成を示す
平面図である。また、図２は、図１のメモリセルのＡ−
Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面の連続断面
図である。
【００３９】本実施形態のスタック型ＤＲＡＭは、ＳＮ
電極構造を除いて、基本的には図１０の従来のスタック
型ＤＲＡＭと同じ構造である。図１０の従来のスタック
型ＤＲＡＭと主として異なる点は、以下の通りである。
電極構造を除いて、基本的には図１０の従来のスタック
型ＤＲＡＭと同じ構造である。図１０の従来のスタック
型ＤＲＡＭと主として異なる点は、以下の通りである。
【００４０】まず、ＳＮ電極２２が、Ｔａ膜１７（第１
の下部キャパシタ電極）とその上部および側面を覆うＲ
ｕ膜１８，２１（第２の下部キャパシタ電極）とで構成
され、かつＲｕ膜１８，２１に比べて膜ストレスが小さ
いＴａ膜１７がＳＮ電極２２の大部分を占めていること
である。
の下部キャパシタ電極）とその上部および側面を覆うＲ
ｕ膜１８，２１（第２の下部キャパシタ電極）とで構成
され、かつＲｕ膜１８，２１に比べて膜ストレスが小さ
いＴａ膜１７がＳＮ電極２２の大部分を占めていること
である。
【００４１】このような構成であれば、膜ストレスは大
きいが、酸化しても導電性を示すというプロセス的に好
ましい性質を有するＲｕ膜１８，２１を使用しても、Ｓ
Ｎ電極全体での膜ストレスは小さくなる。これにより、
膜ストレスに起因したキャパシタ絶縁膜２３のリーク電
流を抑制することができ、リーク電流の低減化を図るこ
とが可能となる。
きいが、酸化しても導電性を示すというプロセス的に好
ましい性質を有するＲｕ膜１８，２１を使用しても、Ｓ
Ｎ電極全体での膜ストレスは小さくなる。これにより、
膜ストレスに起因したキャパシタ絶縁膜２３のリーク電
流を抑制することができ、リーク電流の低減化を図るこ
とが可能となる。
【００４２】また、Ｔａ膜１７上にＲｕ膜１８，２１を
形成することにより、Ｒｕ膜１８，２１の配向性が向上
し、Ｒｕ膜１８，２１は緻密な膜となる。具体的には
（２００）方向に高配向する。これにより、Ｒｕ膜１
８，２１を形成した後の熱工程、例えばキャパシタ絶縁
膜２３の成膜時に伴う温度上昇時におけるＲｕ膜の表面
荒れを抑制できるようになる。したがって、表面荒れに
起因するリーク電流を抑制でき、これによってもリーク
電流の低減化を図ることが可能となる。
形成することにより、Ｒｕ膜１８，２１の配向性が向上
し、Ｒｕ膜１８，２１は緻密な膜となる。具体的には
（２００）方向に高配向する。これにより、Ｒｕ膜１
８，２１を形成した後の熱工程、例えばキャパシタ絶縁
膜２３の成膜時に伴う温度上昇時におけるＲｕ膜の表面
荒れを抑制できるようになる。したがって、表面荒れに
起因するリーク電流を抑制でき、これによってもリーク
電流の低減化を図ることが可能となる。
【００４３】また、後述する製造方法では、ＲＩＥ法に
よる、いわゆる、「側壁残し」により、Ｔａ膜１７の側
面を覆うようにＲｕ膜２１を形成するため、これにより
ＳＮ電極２２を上から見たＳＮ電極２２の面積（平面Ｓ
Ｎ電極面積）を、リソグラフィの最小デザインルールで
決まる平面ＳＮ電極面積よりも大きくできる。これによ
り、キャパシタ容量を大きくすることができる。
よる、いわゆる、「側壁残し」により、Ｔａ膜１７の側
面を覆うようにＲｕ膜２１を形成するため、これにより
ＳＮ電極２２を上から見たＳＮ電極２２の面積（平面Ｓ
Ｎ電極面積）を、リソグラフィの最小デザインルールで
決まる平面ＳＮ電極面積よりも大きくできる。これによ
り、キャパシタ容量を大きくすることができる。
【００４４】また、後述する製造方法（側壁残し）で
は、ＳＮ電極２２の上部コーナー（Ｒｕ膜２１）に、Ｒ
ｕ膜２１の堆積時の「丸み形状」が残り、上部コーナー
における電界集中が十分に緩和される。これによって
も、キャパシタ絶縁膜２３のリーク電流の低減化を図る
ことが可能となる。
は、ＳＮ電極２２の上部コーナー（Ｒｕ膜２１）に、Ｒ
ｕ膜２１の堆積時の「丸み形状」が残り、上部コーナー
における電界集中が十分に緩和される。これによって
も、キャパシタ絶縁膜２３のリーク電流の低減化を図る
ことが可能となる。
【００４５】次にこのようなＳＮ電極２２を有するＤＲ
ＡＭメモリセルの製造方法について説明する。図３〜図
５は、その製造方法を示す工程断面図である。図中の断
面は、各工程段階における図１のＡ−Ａ’断面、Ｂ−
Ｂ’断面およびＣ−Ｃ’断面の連続断面を示している。
ＡＭメモリセルの製造方法について説明する。図３〜図
５は、その製造方法を示す工程断面図である。図中の断
面は、各工程段階における図１のＡ−Ａ’断面、Ｂ−
Ｂ’断面およびＣ−Ｃ’断面の連続断面を示している。
【００４６】ここでは、メモリセルにｎチャンネルＭＯ
Ｓトランジスタを用いた場合について説明するが、ｐチ
ャンネルＭＯＳトランジスタを用いた場合も同様であ
る。また、周辺回路用にｎチャネルＭＯＳトランジスタ
およびｐチャネルＭＯＳトランジスタの両方を同一基板
上に形成する場合には、基板表面にｐウェル、ｎウェル
をそれぞれ形成し、ｐウェルにｎチャネルＭＯＳトラン
ジスタ、ｎウェルにｐチャネルＭＯＳトランジスタを形
成する。
Ｓトランジスタを用いた場合について説明するが、ｐチ
ャンネルＭＯＳトランジスタを用いた場合も同様であ
る。また、周辺回路用にｎチャネルＭＯＳトランジスタ
およびｐチャネルＭＯＳトランジスタの両方を同一基板
上に形成する場合には、基板表面にｐウェル、ｎウェル
をそれぞれ形成し、ｐウェルにｎチャネルＭＯＳトラン
ジスタ、ｎウェルにｐチャネルＭＯＳトランジスタを形
成する。
【００４７】まず、図３（ａ）に示すように、不純物濃
度が５×１０15ｃｍ-3程度の（１００）面のｐ型シリコ
ン基板１を用意する。次に同図（ａ）に示すように、例
えば反応性イオンエッチング法（ＲＩＥ法）を用いて、
ｐ型シリコン基板の表面に例えば深さ約０．２μｍのト
レンチ溝を形成し、このトレンチ溝の内部を絶縁膜２に
より埋め込むことにより、トレンチ型の素子分離（ＳＴ
Ｉ）を形成する。
度が５×１０15ｃｍ-3程度の（１００）面のｐ型シリコ
ン基板１を用意する。次に同図（ａ）に示すように、例
えば反応性イオンエッチング法（ＲＩＥ法）を用いて、
ｐ型シリコン基板の表面に例えば深さ約０．２μｍのト
レンチ溝を形成し、このトレンチ溝の内部を絶縁膜２に
より埋め込むことにより、トレンチ型の素子分離（ＳＴ
Ｉ）を形成する。
【００４８】次に同図（ａ）に示すように、素子領域の
シリコン表面を熱酸化してゲート酸化膜となる例えば厚
さ６０ｎｍ程度のシリコン酸化膜３を形成した後、基板
上に第１のゲート電極（ワード線ＷＬ）となる厚さ５０
ｎｍ程度の多結晶シリコン膜４、第２のゲート電極（ワ
ード線ＷＬ）となる厚さ５０ｎｍ程度のＷＳｉ2 膜５を
順次形成する。
シリコン表面を熱酸化してゲート酸化膜となる例えば厚
さ６０ｎｍ程度のシリコン酸化膜３を形成した後、基板
上に第１のゲート電極（ワード線ＷＬ）となる厚さ５０
ｎｍ程度の多結晶シリコン膜４、第２のゲート電極（ワ
ード線ＷＬ）となる厚さ５０ｎｍ程度のＷＳｉ2 膜５を
順次形成する。
【００４９】次に同図（ａ）に示すように、ＷＳｉ2 膜
５上にゲートキャップ層６となるシリコン窒化膜（Ｓｉ
3 Ｎ4 膜）、レジストパターン７を順次形成した後、レ
ジストパターン７をマスクにして、シリコン窒化膜をエ
ッチングし、ゲートキャップ層６を形成する。ゲートキ
ャップ層６は、後工程の自己整合コンタクト工程時にお
いてゲート電極のエッチングストッパ層として用いられ
る。
５上にゲートキャップ層６となるシリコン窒化膜（Ｓｉ
3 Ｎ4 膜）、レジストパターン７を順次形成した後、レ
ジストパターン７をマスクにして、シリコン窒化膜をエ
ッチングし、ゲートキャップ層６を形成する。ゲートキ
ャップ層６は、後工程の自己整合コンタクト工程時にお
いてゲート電極のエッチングストッパ層として用いられ
る。
【００５０】次に図２（ｂ）に示すように、レジストパ
ターン７を剥離した後、ゲートキャップ層６をマスクに
して、ＷＳｉ2 膜５、多結晶シリコン膜４を順次エッチ
ングし、所定形状の第１のゲート電極５（ワード線Ｗ
Ｌ）、第２のゲート電極４（ワード線ＷＬ）、ゲート酸
化膜３を形成する。
ターン７を剥離した後、ゲートキャップ層６をマスクに
して、ＷＳｉ2 膜５、多結晶シリコン膜４を順次エッチ
ングし、所定形状の第１のゲート電極５（ワード線Ｗ
Ｌ）、第２のゲート電極４（ワード線ＷＬ）、ゲート酸
化膜３を形成する。
【００５１】この結果、ゲート構造として、多結晶シリ
コン膜とＷＳｉ2 膜（シリサイド膜）との積層構造であ
るいわゆるポリサイドゲート構造が形成される。なお、
ポリメタルゲート構造を形成しても良い。もちろん、単
純な多結晶シリコン膜の単層のゲート構造を形成しても
良い。
コン膜とＷＳｉ2 膜（シリサイド膜）との積層構造であ
るいわゆるポリサイドゲート構造が形成される。なお、
ポリメタルゲート構造を形成しても良い。もちろん、単
純な多結晶シリコン膜の単層のゲート構造を形成しても
良い。
【００５２】この後、ゲート電極４，５と、後工程で形
成する低濃度のソース・ドレイン拡散層との耐圧を向上
させるために、例えば、１０５０℃、酸素雰囲気、１０
０秒程度のＲＴＯ（Rapid Thermal Oxidation ）による
熱酸化を行なって、いわゆる後酸化膜（図示せず）を形
成する。
成する低濃度のソース・ドレイン拡散層との耐圧を向上
させるために、例えば、１０５０℃、酸素雰囲気、１０
０秒程度のＲＴＯ（Rapid Thermal Oxidation ）による
熱酸化を行なって、いわゆる後酸化膜（図示せず）を形
成する。
【００５３】次に図３（ｃ）に示すように、ゲート側壁
シリコン窒化膜８となる、例えば厚さ１０ｎｍ程度のシ
リコン窒化膜（Ｓｉ3 Ｎ4 膜）を全面に形成した後、こ
のシリコン窒化膜をＲＩＥ法を用いた全面エッチングに
より（側壁残しにより）、ゲート側壁シリコン窒化膜８
を形成する。
シリコン窒化膜８となる、例えば厚さ１０ｎｍ程度のシ
リコン窒化膜（Ｓｉ3 Ｎ4 膜）を全面に形成した後、こ
のシリコン窒化膜をＲＩＥ法を用いた全面エッチングに
より（側壁残しにより）、ゲート側壁シリコン窒化膜８
を形成する。
【００５４】次に同図（ｃ）に示すように、メモセル領
域以外の領域を覆うレジストパターン（図示せず）、ゲ
ートキャップ層６およびゲート側壁シリコン窒化膜８を
マスクにして、ｎ型不純物イオンを基板表面に注入した
後、アニールを行なって、低不純物濃度のｎ型ソース・
ドレイン拡散層９を形成する。
域以外の領域を覆うレジストパターン（図示せず）、ゲ
ートキャップ層６およびゲート側壁シリコン窒化膜８を
マスクにして、ｎ型不純物イオンを基板表面に注入した
後、アニールを行なって、低不純物濃度のｎ型ソース・
ドレイン拡散層９を形成する。
【００５５】次に同図（ｃ）に示すように、全面に表面
が平坦されたＢＰＳＧからなる層間絶縁膜１０を形成す
る。このような層間絶縁膜１０は、例えば、ＣＶＤ法を
用いて全面に厚さが約５００ｎｍのＢＰＳＧ膜を堆積し
た後、ゲートキャップ層６上のＢＰＳＧ膜の膜厚が１０
０ｎｍ程度になるように、ＢＰＳＧ膜の全面を例えばＣ
ＭＰ（ケミカル・メカニカル・ポリッシュ）法を用いて
研磨し、平坦化することにより形成できる。
が平坦されたＢＰＳＧからなる層間絶縁膜１０を形成す
る。このような層間絶縁膜１０は、例えば、ＣＶＤ法を
用いて全面に厚さが約５００ｎｍのＢＰＳＧ膜を堆積し
た後、ゲートキャップ層６上のＢＰＳＧ膜の膜厚が１０
０ｎｍ程度になるように、ＢＰＳＧ膜の全面を例えばＣ
ＭＰ（ケミカル・メカニカル・ポリッシュ）法を用いて
研磨し、平坦化することにより形成できる。
【００５６】次に図４（ａ）に示すように、層間絶縁膜
１０をエッチングし、ｎ型ソース・ドレイン拡散層９と
後工程で形成するビット線とのコンタクト、およびｎ型
ソース・ドレイン拡散層９と後工程で形成するプラグ電
極とのコンタクトを取るためのコンタクトホールをそれ
ぞれ開孔した後、これらのコンタクトホールの内部を高
不純物濃度のｎ型多結晶シリコン膜１１，１２により埋
め込む。
１０をエッチングし、ｎ型ソース・ドレイン拡散層９と
後工程で形成するビット線とのコンタクト、およびｎ型
ソース・ドレイン拡散層９と後工程で形成するプラグ電
極とのコンタクトを取るためのコンタクトホールをそれ
ぞれ開孔した後、これらのコンタクトホールの内部を高
不純物濃度のｎ型多結晶シリコン膜１１，１２により埋
め込む。
【００５７】ここで、コンタクトホールを開孔する際の
層間絶縁膜１０のエッチングには、酸化膜と窒化膜の高
選択比ＲＩＥを用いることが好ましい。具体的には、層
間絶縁膜１０に用いたＢＰＳＧ膜のエッチングレート
が、ゲートキャップ層６に用いたシリコン窒化膜（Ｓｉ
3 Ｎ4 膜）のそれよりも１０倍以上速い条件で、ＲＩＥ
によりコンタクトホールを開孔する。
層間絶縁膜１０のエッチングには、酸化膜と窒化膜の高
選択比ＲＩＥを用いることが好ましい。具体的には、層
間絶縁膜１０に用いたＢＰＳＧ膜のエッチングレート
が、ゲートキャップ層６に用いたシリコン窒化膜（Ｓｉ
3 Ｎ4 膜）のそれよりも１０倍以上速い条件で、ＲＩＥ
によりコンタクトホールを開孔する。
【００５８】このような高選択比ＲＩＥを用いれば、マ
スクずれがたとえ起こっても、第２のゲート電極５上の
ゲートキャップ層６が除去され、コンタクトホール内に
第２のゲート電極５が露出するのを防止できる。これに
より、ゲート電極５とｎ型多結晶シリコン膜１１，１２
とのショートを防止でき、製品の歩留まりを向上させる
ことができる。
スクずれがたとえ起こっても、第２のゲート電極５上の
ゲートキャップ層６が除去され、コンタクトホール内に
第２のゲート電極５が露出するのを防止できる。これに
より、ゲート電極５とｎ型多結晶シリコン膜１１，１２
とのショートを防止でき、製品の歩留まりを向上させる
ことができる。
【００５９】また、ｎ型多結晶シリコン膜１１，１２を
形成するには、例えば全面にｎ型多結晶シリコン膜を堆
積した後、このｎ型多結晶シリコン膜をＣＭＰ法を用い
て研磨し、コンタクトホール外部のｎ型多結晶シリコン
膜を除去すれば良い。
形成するには、例えば全面にｎ型多結晶シリコン膜を堆
積した後、このｎ型多結晶シリコン膜をＣＭＰ法を用い
て研磨し、コンタクトホール外部のｎ型多結晶シリコン
膜を除去すれば良い。
【００６０】次に図４（ｂ）に示すように、層間絶縁膜
１３を全面に例えばＣＶＤ法を用いて堆積し、次に層間
絶縁膜１３にｎ型多結晶シリコン膜１１に接続するビッ
ト線コンタクトホールを開孔し、次にこのビット線コン
タクトホールの内部に、ｎ型多結晶シリコン膜１１と電
気的に接続するようにビット線１４を埋め込み形成する
（いわゆる、ＣＭＰ法を用いたデュアル・ダマシン工
程；dual damascene工程）。ビット線１４としては、例
えばタングステン（Ｗ）膜を用いる。
１３を全面に例えばＣＶＤ法を用いて堆積し、次に層間
絶縁膜１３にｎ型多結晶シリコン膜１１に接続するビッ
ト線コンタクトホールを開孔し、次にこのビット線コン
タクトホールの内部に、ｎ型多結晶シリコン膜１１と電
気的に接続するようにビット線１４を埋め込み形成する
（いわゆる、ＣＭＰ法を用いたデュアル・ダマシン工
程；dual damascene工程）。ビット線１４としては、例
えばタングステン（Ｗ）膜を用いる。
【００６１】次に同図（ｂ）に示すように、全面に表面
が平坦化された層間絶縁膜１５を形成した後、層間絶縁
膜１３，１５にｎ型多結晶シリコン膜１２に接続するＳ
Ｎコンタクトホールを開孔する。
が平坦化された層間絶縁膜１５を形成した後、層間絶縁
膜１３，１５にｎ型多結晶シリコン膜１２に接続するＳ
Ｎコンタクトホールを開孔する。
【００６２】次に同図（ｂ）に示すように、ＳＮコンタ
クトホールの内部を、ｎ型多結晶シリコン膜１２と電気
的に接続するようにタングステン（Ｗ）膜からなるプラ
グ電極１６により完全に埋め込む。
クトホールの内部を、ｎ型多結晶シリコン膜１２と電気
的に接続するようにタングステン（Ｗ）膜からなるプラ
グ電極１６により完全に埋め込む。
【００６３】このようなプラグ電極１６を形成するに
は、例えば、プラグ電極１６となるＷ膜を全面に堆積
し、次いでＣＭＰ法などにより層間絶縁膜１５上のＷ膜
を除去し、ＳＮコンタクトホール内にのみＷ膜を残置さ
せれば良い。
は、例えば、プラグ電極１６となるＷ膜を全面に堆積
し、次いでＣＭＰ法などにより層間絶縁膜１５上のＷ膜
を除去し、ＳＮコンタクトホール内にのみＷ膜を残置さ
せれば良い。
【００６４】この後、同図（ｂ）に示すように、Ｔａ膜
１７を例えばスパッタ法を用いて全面に形成した後、Ｔ
ａ膜１７上に例えばスパッタ法を用いてＲｕ膜１８を形
成する。なお、Ｔａ膜１７、Ｒｕ膜１８の成膜には、ス
パッター法の代わりに、ＣＶＤ法などの他の成膜方法を
用いても良い。
１７を例えばスパッタ法を用いて全面に形成した後、Ｔ
ａ膜１７上に例えばスパッタ法を用いてＲｕ膜１８を形
成する。なお、Ｔａ膜１７、Ｒｕ膜１８の成膜には、ス
パッター法の代わりに、ＣＶＤ法などの他の成膜方法を
用いても良い。
【００６５】ここで、Ｔａ膜１７を形成した後、図６
（ａ）に示すように、プラグ電極１６によるＳＮコンタ
クトホールの埋め込みが不十分で、コンタクト部のＴａ
膜１６で段差が生じたり、成膜時にＴａ膜１７の表面に
凹凸が生じた場合には、図６（ｂ）に示すように、Ｔａ
膜１７の全面をＣＭＰ法を用いて研磨することにより、
平坦化すると良い。
（ａ）に示すように、プラグ電極１６によるＳＮコンタ
クトホールの埋め込みが不十分で、コンタクト部のＴａ
膜１６で段差が生じたり、成膜時にＴａ膜１７の表面に
凹凸が生じた場合には、図６（ｂ）に示すように、Ｔａ
膜１７の全面をＣＭＰ法を用いて研磨することにより、
平坦化すると良い。
【００６６】このようにすることにより、Ｔａ膜１７の
表面をコンタクト部の段差も含めて完全に平坦にでき
る。このようにＴａ膜１７の表面を平坦化することは、
キャパシタ絶縁膜のリーク電流の低減化に有効である。
表面をコンタクト部の段差も含めて完全に平坦にでき
る。このようにＴａ膜１７の表面を平坦化することは、
キャパシタ絶縁膜のリーク電流の低減化に有効である。
【００６７】次に図４（ｃ）に示すように、Ｔａ膜１８
上にレジストパターン１９を形成した後、このレジスト
パターン１９をマスクにして、Ｒｕ膜１８とＴａ膜１７
を例えばＲＩＥ法を用いてパターニングする。この後、
レジストパターン１９を剥離する。
上にレジストパターン１９を形成した後、このレジスト
パターン１９をマスクにして、Ｒｕ膜１８とＴａ膜１７
を例えばＲＩＥ法を用いてパターニングする。この後、
レジストパターン１９を剥離する。
【００６８】ここで、レジストパターン１９を剥離した
後に、Ｒｕ膜１８上に何らかのエッチング残渣が存在
し、このエッチング残渣によりキャパシタ絶縁膜のリー
ク電流が増加するようであれば、以下の工程に従ってＴ
ａ膜１７のパターニングを行なうと良い。
後に、Ｒｕ膜１８上に何らかのエッチング残渣が存在
し、このエッチング残渣によりキャパシタ絶縁膜のリー
ク電流が増加するようであれば、以下の工程に従ってＴ
ａ膜１７のパターニングを行なうと良い。
【００６９】すなわち、図７（ａ）に示すように、レジ
ストパターン１９を直接Ｒｕ膜１８上に形成するのでは
なく、Ｒｕ膜１８上に例えば厚さ５０ｎｍ程度のＳＯＧ
膜２０（保護膜）を介して形成する。次いで同図（ａ）
に示すように、レジストパターン１９をマスクにして、
ＳＯＧ膜２０、Ｒｕ膜１８、Ｔａ膜１７を連続的にエッ
チング加工する。この後、図７（ｂ）に示すように、レ
ジストパターン１９、ＳＯＧ膜２０を除去する。
ストパターン１９を直接Ｒｕ膜１８上に形成するのでは
なく、Ｒｕ膜１８上に例えば厚さ５０ｎｍ程度のＳＯＧ
膜２０（保護膜）を介して形成する。次いで同図（ａ）
に示すように、レジストパターン１９をマスクにして、
ＳＯＧ膜２０、Ｒｕ膜１８、Ｔａ膜１７を連続的にエッ
チング加工する。この後、図７（ｂ）に示すように、レ
ジストパターン１９、ＳＯＧ膜２０を除去する。
【００７０】ここで、ＳＯＧ膜２０を例えばＮＨ4 Ｆ液
等のエッチング溶液を用いて除去する場合には、層間絶
縁膜１５を保護膜するために、例えば厚さ３０ｎｍ程度
のシリコン窒化膜（Ｓｉ3 Ｎ4 膜）１５´をあらかじめ
形成しておく。
等のエッチング溶液を用いて除去する場合には、層間絶
縁膜１５を保護膜するために、例えば厚さ３０ｎｍ程度
のシリコン窒化膜（Ｓｉ3 Ｎ4 膜）１５´をあらかじめ
形成しておく。
【００７１】このような方法によれば、Ｒｕ膜１８の汚
染はＳＯＧ膜２０により防止されるので、Ｒｕ膜１８／
Ｔａ膜１７のエッチング加工時に生じるＲｕ膜１８上の
エッチング残渣によるキャパシタ絶縁膜のリーク電流の
増加を効果的に抑制できるようになる。
染はＳＯＧ膜２０により防止されるので、Ｒｕ膜１８／
Ｔａ膜１７のエッチング加工時に生じるＲｕ膜１８上の
エッチング残渣によるキャパシタ絶縁膜のリーク電流の
増加を効果的に抑制できるようになる。
【００７２】次に図５（ａ）に示すように、Ｒｕ膜１８
およびＴａ膜１７の側壁にＲｕ膜２１を形成する。この
結果、Ｔａ膜１７の上面および側面がＲｕ膜１８，２１
で覆われた構造のＳＮ電極２２が完成する。
およびＴａ膜１７の側壁にＲｕ膜２１を形成する。この
結果、Ｔａ膜１７の上面および側面がＲｕ膜１８，２１
で覆われた構造のＳＮ電極２２が完成する。
【００７３】このようなＲｕ膜２１を形成するには、例
えば、Ｒｕ膜２１としてのＲｕ膜をスパッター法または
ＣＶＤ法を用いて全面に堆積した後、上記Ｒｕ膜をＲＩ
Ｅ法を用いて全面エッチングすることにより（側壁残し
により）、Ｒｕ膜１８およびＴａ膜１７の側壁に選択的
に残置させれば良い。
えば、Ｒｕ膜２１としてのＲｕ膜をスパッター法または
ＣＶＤ法を用いて全面に堆積した後、上記Ｒｕ膜をＲＩ
Ｅ法を用いて全面エッチングすることにより（側壁残し
により）、Ｒｕ膜１８およびＴａ膜１７の側壁に選択的
に残置させれば良い。
【００７４】このようなＲＩＥ法による側壁残しを用い
ることにより、リソグラフィーの最小デザインルールで
決まる平面ＳＮ電極面積よりも大きな平面ＳＮ電極面積
を実現でき、キャパシタ容量を大きくすることができ
る。
ることにより、リソグラフィーの最小デザインルールで
決まる平面ＳＮ電極面積よりも大きな平面ＳＮ電極面積
を実現でき、キャパシタ容量を大きくすることができ
る。
【００７５】もちろん、本実施形態では、高誘電率のキ
ャパシタ絶縁膜２３を用いているので、これによっても
キャパシタ容量は大きくなる。すなわち、キャパシタ形
状および誘電体材料の両方の面からキャパシタ容量を大
きくできる。
ャパシタ絶縁膜２３を用いているので、これによっても
キャパシタ容量は大きくなる。すなわち、キャパシタ形
状および誘電体材料の両方の面からキャパシタ容量を大
きくできる。
【００７６】また、ＳＮ電極２２の上部コーナーには、
Ｒｕ膜２１の堆積時の「丸み形状」が残るので、ＳＮ電
極２２の上部コーナーにおける電界集中は緩和される。
このような電界緩和は、キャパシタ絶縁膜２３のリーク
電流の低減化や耐圧の向上に寄与する。
Ｒｕ膜２１の堆積時の「丸み形状」が残るので、ＳＮ電
極２２の上部コーナーにおける電界集中は緩和される。
このような電界緩和は、キャパシタ絶縁膜２３のリーク
電流の低減化や耐圧の向上に寄与する。
【００７７】次に図５（ｂ）に示すように、（Ｂａ，Ｓ
ｒ）ＴｉＯ3 からなる高誘電率のキャパシタ絶縁膜２３
をスパッタ法またはＣＶＤ法を用いて全面に例えば３０
ｎｍ程度の膜厚になるように堆積する。
ｒ）ＴｉＯ3 からなる高誘電率のキャパシタ絶縁膜２３
をスパッタ法またはＣＶＤ法を用いて全面に例えば３０
ｎｍ程度の膜厚になるように堆積する。
【００７８】最後に、同図（ｂ）に示すように、プレー
ト電極２４となるＲｕ膜をスパッタ法またはＣＶＤ法を
用いて全面に例えば３０ｎｍ程度堆積した後、上記Ｒｕ
膜をＲＩＥ法などによりパターニングして、メモリセル
が完成する。
ト電極２４となるＲｕ膜をスパッタ法またはＣＶＤ法を
用いて全面に例えば３０ｎｍ程度堆積した後、上記Ｒｕ
膜をＲＩＥ法などによりパターニングして、メモリセル
が完成する。
【００７９】上記のような工程をとることにより、膜ス
トレスが小さく、体積が大きな（厚い）Ｔａ１６膜と、
このＴａ膜１７の上部および側面を覆う、膜ストレスが
大きく、体積が小さな（薄い）Ｒｕ膜１８，２１とで構
成された構造のＳＮ電極２２を有するメモリセルを実現
できる。
トレスが小さく、体積が大きな（厚い）Ｔａ１６膜と、
このＴａ膜１７の上部および側面を覆う、膜ストレスが
大きく、体積が小さな（薄い）Ｒｕ膜１８，２１とで構
成された構造のＳＮ電極２２を有するメモリセルを実現
できる。
【００８０】したがって、ＳＮ電極２２の膜ストレスは
全体としては小さくなり、これによりＳＮ電極２２の膜
ストレスに起因したキャパシタ絶縁膜２３のリーク電流
を抑制することができ、リーク電流の低減化を図ること
が可能となる。
全体としては小さくなり、これによりＳＮ電極２２の膜
ストレスに起因したキャパシタ絶縁膜２３のリーク電流
を抑制することができ、リーク電流の低減化を図ること
が可能となる。
【００８１】また、Ｔａ膜１７上にＲｕ膜１８，２１を
形成することにより、Ｒｕ膜１６の配向性が向上し、Ｒ
ｕ膜１８，２１は緻密な膜となる。これにより、後工程
の熱工程、例えばキャパシタ絶縁膜２３の成膜工程にお
ける熱工程などによるＲｕ膜１８，２１の表面荒れを抑
制できる。したがって、Ｒｕ膜１８，２１の表面荒れに
起因したキャパシタ絶縁膜２３のリーク電流を抑制でき
る。
形成することにより、Ｒｕ膜１６の配向性が向上し、Ｒ
ｕ膜１８，２１は緻密な膜となる。これにより、後工程
の熱工程、例えばキャパシタ絶縁膜２３の成膜工程にお
ける熱工程などによるＲｕ膜１８，２１の表面荒れを抑
制できる。したがって、Ｒｕ膜１８，２１の表面荒れに
起因したキャパシタ絶縁膜２３のリーク電流を抑制でき
る。
【００８２】また、上述したように、Ｒｕ膜２１を側壁
残しにより形成することにより、平面ＳＮ電極面積を大
きくできるので、キャパシタ容量を大きくできるととも
に、ＳＮ電極２２の上部コーナにおける電界集中を緩和
できるので、これによってもリーク電流の増加を抑制で
きる。
残しにより形成することにより、平面ＳＮ電極面積を大
きくできるので、キャパシタ容量を大きくできるととも
に、ＳＮ電極２２の上部コーナにおける電界集中を緩和
できるので、これによってもリーク電流の増加を抑制で
きる。
【００８３】なお、本実施形態では、第１の下部キャパ
シタ電極としてＴａ膜を用いたが、その代わりに、例え
ば、Ｎｂ膜、Ｗ膜、Ｔｉ膜等の金属膜、またはこれらの
シリサイド膜もしくは窒化膜等の化合物からなる導電膜
を用いて良い。また、第２の下部キャパシタ電極として
Ｒｕ膜を用いたが、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、
Ｒｈ膜、Ａｕ膜等の貴金属類導電膜を用いても良い。た
だし、第１の下部キャパシタ電極のほうが第２の下部キ
ャパシタ電極よりも膜ストレスが小さくなる組み合わせ
に限る。 （第２の実施形態）図８、図９は、本発明の第２の実施
形態に係るＤＲＡＭメモリセルの製造方法を示す工程断
面図である。図中の断面は、図３〜図５と同様の連続断
面を示している。なお、第１の実施形態との違いは、Ｓ
Ｎ電極の作り方なので、その工程だけに限って図示・説
明する。
シタ電極としてＴａ膜を用いたが、その代わりに、例え
ば、Ｎｂ膜、Ｗ膜、Ｔｉ膜等の金属膜、またはこれらの
シリサイド膜もしくは窒化膜等の化合物からなる導電膜
を用いて良い。また、第２の下部キャパシタ電極として
Ｒｕ膜を用いたが、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、
Ｒｈ膜、Ａｕ膜等の貴金属類導電膜を用いても良い。た
だし、第１の下部キャパシタ電極のほうが第２の下部キ
ャパシタ電極よりも膜ストレスが小さくなる組み合わせ
に限る。 （第２の実施形態）図８、図９は、本発明の第２の実施
形態に係るＤＲＡＭメモリセルの製造方法を示す工程断
面図である。図中の断面は、図３〜図５と同様の連続断
面を示している。なお、第１の実施形態との違いは、Ｓ
Ｎ電極の作り方なので、その工程だけに限って図示・説
明する。
【００８４】まず、第１の実施形態の図４（ｂ）に示し
たプラグ電極１６の形成工程に引き続いて、全面に厚さ
３０ｎｍ程度のシリコン窒化膜（Ｓｉ3 Ｎ4 膜）３０、
厚さ３００ｎｍ程度のＴＥＯＳ酸化膜３１を順次形成す
る。
たプラグ電極１６の形成工程に引き続いて、全面に厚さ
３０ｎｍ程度のシリコン窒化膜（Ｓｉ3 Ｎ4 膜）３０、
厚さ３００ｎｍ程度のＴＥＯＳ酸化膜３１を順次形成す
る。
【００８５】次に同図（ａ）に示すように、ＴＥＯＳ酸
化膜３１上に、ＳＮ電極の形成領域に開口部を有するレ
ジストパターン３２を形成する。次に図８（ｂ）に示す
ように、レジストパターン３２をマスクにして、ＲＩＥ
法を用いてＴＥＯＳ酸化膜３１、シリコン窒化膜３０、
層間絶縁膜１５を連続的にエッチングし、ＳＮ電極溝を
形成し、層間絶縁膜１５中に埋め込み形成されているビ
ット線（Ｗ膜）１６の上部を露出させる。この後、レジ
ストパターン３２を剥離する。
化膜３１上に、ＳＮ電極の形成領域に開口部を有するレ
ジストパターン３２を形成する。次に図８（ｂ）に示す
ように、レジストパターン３２をマスクにして、ＲＩＥ
法を用いてＴＥＯＳ酸化膜３１、シリコン窒化膜３０、
層間絶縁膜１５を連続的にエッチングし、ＳＮ電極溝を
形成し、層間絶縁膜１５中に埋め込み形成されているビ
ット線（Ｗ膜）１６の上部を露出させる。この後、レジ
ストパターン３２を剥離する。
【００８６】次に図８（ｃ）に示すように、全面にＴａ
膜３３を例えば３００ｎｍ程度の膜厚にスパッタ法また
はＣＶＤ法を用いて堆積し、その表面を例えばＣＭＰ法
を用いて平坦化し、続いてＳＮ電極溝内のＴａ膜３３の
表面がＴＥＯＳ酸化膜３１の表面（ＳＮ電極溝の上面）
より約５０ｎｍ程度浅くなるように、Ｔａ膜３３の表面
を例えばＲＩＥ法などを用いて後退させる。
膜３３を例えば３００ｎｍ程度の膜厚にスパッタ法また
はＣＶＤ法を用いて堆積し、その表面を例えばＣＭＰ法
を用いて平坦化し、続いてＳＮ電極溝内のＴａ膜３３の
表面がＴＥＯＳ酸化膜３１の表面（ＳＮ電極溝の上面）
より約５０ｎｍ程度浅くなるように、Ｔａ膜３３の表面
を例えばＲＩＥ法などを用いて後退させる。
【００８７】次に図９（ａ）に示すように、全面にＲｕ
膜３４を例えば２００ｎｍ程度の膜厚にスパッタ法また
はＣＶＤ法を用いて堆積した後、例えばＣＭＰ法を用い
てＲｕ膜３４を平坦化し、ＳＮ電極溝の内部をＲｕ膜３
４により完全に埋め込む。
膜３４を例えば２００ｎｍ程度の膜厚にスパッタ法また
はＣＶＤ法を用いて堆積した後、例えばＣＭＰ法を用い
てＲｕ膜３４を平坦化し、ＳＮ電極溝の内部をＲｕ膜３
４により完全に埋め込む。
【００８８】次に図９（ｂ）に示すように、メモリセル
領域以外の領域をレジスト（不図示）で覆った状態で、
例えばＮＨ4 Ｆ液等のエッチング溶液を用いたウエット
エッチングにより、メモリセル領域のＴＥＯＳ酸化膜３
１を選択的に除去する。
領域以外の領域をレジスト（不図示）で覆った状態で、
例えばＮＨ4 Ｆ液等のエッチング溶液を用いたウエット
エッチングにより、メモリセル領域のＴＥＯＳ酸化膜３
１を選択的に除去する。
【００８９】このようにすると、メモリセル領域のＳＮ
電極（Ｒｕ膜３４）の高さとメモリセル領域以外のＴＥ
ＯＳ酸化膜の高さとがそろい、ＳＮ電極が有るメモリセ
ル領域の段差とＳＮ電極が無い他の領域（例えば周辺領
域）の段差をほぼ同じにできる。スタック構造のＤＲＡ
Ｍ製造工程においては、重要な工程である。
電極（Ｒｕ膜３４）の高さとメモリセル領域以外のＴＥ
ＯＳ酸化膜の高さとがそろい、ＳＮ電極が有るメモリセ
ル領域の段差とＳＮ電極が無い他の領域（例えば周辺領
域）の段差をほぼ同じにできる。スタック構造のＤＲＡ
Ｍ製造工程においては、重要な工程である。
【００９０】次に図９（ｃ）に示すように、Ｒｕ膜３５
をスパッター法またはＣＶＤ法を用いて全面に堆積し、
Ｒｕ膜３５の全面をＲＩＥすることにより（側壁残しに
より）、Ｒｕ膜３４およびＴａ膜３３の側面にＲｕ膜３
５を形成する。
をスパッター法またはＣＶＤ法を用いて全面に堆積し、
Ｒｕ膜３５の全面をＲＩＥすることにより（側壁残しに
より）、Ｒｕ膜３４およびＴａ膜３３の側面にＲｕ膜３
５を形成する。
【００９１】このようにして、膜ストレスが小さく、体
積が大きな（厚い）Ｔａ膜３３と、このＴａ膜３３の上
面および側面を覆う、膜ストレスが大きく、体積が小さ
な（薄い）Ｒｕ膜３４，３５とで構成された構造のＳＮ
電極３６が完成する。この後の工程は第１の実施形態と
同様である。
積が大きな（厚い）Ｔａ膜３３と、このＴａ膜３３の上
面および側面を覆う、膜ストレスが大きく、体積が小さ
な（薄い）Ｒｕ膜３４，３５とで構成された構造のＳＮ
電極３６が完成する。この後の工程は第１の実施形態と
同様である。
【００９２】本実施形態でも第１の実施形態と同様の効
果が得られる。さらに、本実施形態によれば、Ｔａ膜３
３の層間絶縁膜１５側の側面がシリコン窒化膜３０によ
り被覆され、側面のＲｕ膜３５がＴａ膜３３の底面より
上に位置し、すなわちＴａ膜３３の下部コーナーにはキ
ャパシタ絶縁膜が形成されないため、ＳＮ電極３６の下
部コーナーにおけるキャパシタ絶縁膜のリーク電流は起
こり難くなる。
果が得られる。さらに、本実施形態によれば、Ｔａ膜３
３の層間絶縁膜１５側の側面がシリコン窒化膜３０によ
り被覆され、側面のＲｕ膜３５がＴａ膜３３の底面より
上に位置し、すなわちＴａ膜３３の下部コーナーにはキ
ャパシタ絶縁膜が形成されないため、ＳＮ電極３６の下
部コーナーにおけるキャパシタ絶縁膜のリーク電流は起
こり難くなる。
【００９３】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、ＤＲＡＭメ
モリセルのキャパシタに本発明を適用した場合について
説明したが、本発明は他の装置のキャパシタにも適用で
きる。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施できる。
ものではない。例えば、上記実施形態では、ＤＲＡＭメ
モリセルのキャパシタに本発明を適用した場合について
説明したが、本発明は他の装置のキャパシタにも適用で
きる。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施できる。
【００９４】
【発明の効果】以上詳述したように本発明によれば、下
部キャパシタ電極の膜ストレスに起因したキャパシタ絶
縁膜のリーク電流の低減化を図ったキャパシタを有する
半導体装置を実現できるようになる。
部キャパシタ電極の膜ストレスに起因したキャパシタ絶
縁膜のリーク電流の低減化を図ったキャパシタを有する
半導体装置を実現できるようになる。
【図１】本発明の第１の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの概略構成を示す平面図
ＡＭのメモリセルの概略構成を示す平面図
【図２】図１のスタック型ＤＲＡＭのメモリセルのＡ−
Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面の連続断面
図
Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面の連続断面
図
【図３】図１のスタック型ＤＲＡＭのメモリセルの前半
の製造方法を示す工程断面図
の製造方法を示す工程断面図
【図４】図１のスタック型ＤＲＡＭのメモリセルの中半
の製造方法を示す工程断面図
の製造方法を示す工程断面図
【図５】図１のスタック型ＤＲＡＭのメモリセルの後半
の製造方法を示す工程断面図
の製造方法を示す工程断面図
【図６】Ｔａ膜の表面に段差や凹凸が発生した場合に、
Ｒｕ膜の形成に先立って行なうべき好ましいプロセスを
示す工程断面図
Ｒｕ膜の形成に先立って行なうべき好ましいプロセスを
示す工程断面図
【図７】Ｔａ膜のパターニング工程において発生するエ
ッチング残渣によるキャパシタ絶縁膜のリーク電流の増
加を防止するための方法を示す工程断面図
ッチング残渣によるキャパシタ絶縁膜のリーク電流の増
加を防止するための方法を示す工程断面図
【図８】本発明の第２の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの前半の製造方法を示す工程断面図
ＡＭのメモリセルの前半の製造方法を示す工程断面図
【図９】本発明の第２の実施形態に係るスタック型ＤＲ
ＡＭのメモリセルの後半の製造方法を示す工程断面図
ＡＭのメモリセルの後半の製造方法を示す工程断面図
【図１０】従来のスタック型ＤＲＡＭのメモリセルを示
す断面図
す断面図
１…ｐ型シリコン基板 ２…絶縁膜 ３…ゲート酸化膜 ４…第１のゲート電極 ５…第２のゲート電極 ６…ゲートキャップ層 ７…レジストパターン ８…ゲート側壁シリコン窒化膜 ９…ソース・ドレイン拡散層 １０…層間絶縁膜 １１…ｎ型多結晶シリコン膜 １２…ｎ型多結晶シリコン膜 １３…層間絶縁膜 １４…ビット線 １５…層間絶縁膜 １５´…シリコン窒化膜 １６…プラグ電極 １７…Ｔａ膜（第１の下部キャパシタ電極、第１の導電
膜） １８…Ｒｕ膜（第２の下部キャパシタ電極、第２の導電
膜） １９…レジストパターン ２０…ＳＯＧ膜 ２１…Ｒｕ膜（第２の下部キャパシタ電極、第３の導電
膜） ２２…ＳＮ電極 ２３…キャパシタ絶縁膜 ２４…プレート電極（上部キャパシタ電極） ３０…シリコン窒化膜（第１の絶縁膜） ３１…ＴＥＯＳ酸化膜（第２の絶縁膜） ３２…レジストパターン ３３…Ｔａ膜（第１の下部キャパシタ電極、第１の導電
膜） ３４…Ｒｕ膜（第２の下部キャパシタ電極、第２の導電
膜） ３５…Ｒｕ膜（第２の下部キャパシタ電極、第３の導電
膜） ３６…ＳＮ電極
膜） １８…Ｒｕ膜（第２の下部キャパシタ電極、第２の導電
膜） １９…レジストパターン ２０…ＳＯＧ膜 ２１…Ｒｕ膜（第２の下部キャパシタ電極、第３の導電
膜） ２２…ＳＮ電極 ２３…キャパシタ絶縁膜 ２４…プレート電極（上部キャパシタ電極） ３０…シリコン窒化膜（第１の絶縁膜） ３１…ＴＥＯＳ酸化膜（第２の絶縁膜） ３２…レジストパターン ３３…Ｔａ膜（第１の下部キャパシタ電極、第１の導電
膜） ３４…Ｒｕ膜（第２の下部キャパシタ電極、第２の導電
膜） ３５…Ｒｕ膜（第２の下部キャパシタ電極、第３の導電
膜） ３６…ＳＮ電極
Claims (9)
- 【請求項１】第１の導電膜からなる第１の下部キャパシ
タ電極と、 この第１の下部キャパシタ電極の上面、および前記第１
の下部キャパシタ電極の側面のうち、少なくとも前記上
面側の側面を被覆する第２の導電膜からなる第２の下部
キャパシタ電極と、 この第２の下部キャパシタ電極上に設けられたキャパシ
タ絶縁膜と、 このキャパシタ絶縁膜上に設けられた上部キャパシタ電
極とから構成され、 前記第１の導電膜の膜ストレスは前記第２の導電膜のそ
れよりも小さく、かつ前記第１の導電膜の体積は前記第
２の導電膜のそれよりも大きいキャパシタを有すること
を特徴とする半導体装置。 - 【請求項２】前記第１の導電膜はＴａ膜、前記第２の導
電膜はＲｕ膜であることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】前記キャパシタ絶縁膜は、高誘電率絶縁膜
であることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】前記キャパシタ絶縁膜は、Ｂａ、Ｓｒおよ
びＴｉを含む高誘電率酸化膜であることを特徴とする請
求項１に記載の半導体装置。 - 【請求項５】前記第１の下部キャパシタ電極の下面側の
側面が絶縁膜で被覆されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項６】前記第１の下部キャパシタ電極の上面角部
上の前記第２の下部キャパシタ電極が丸まっていること
を特徴とする請求項１に記載の半導体装置。 - 【請求項７】前記第１および第２の下部キャパシタ電極
は、スタック型ＤＲＡＭのキャパシタの蓄積電極である
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項８】第１の下部キャパシタ電極となる第１の導
電膜を形成し、この第１の導電膜上に、前記第１の下部
キャパシタ電極よりも体積が小さい第２の下部キャパシ
タ電極の一部分となる、前記第１の導電膜よりも膜厚が
薄く、かつ前記第１の導電膜よりも膜ストレスが大きい
第２の導電膜を形成する工程と、 これらの導電膜をパターニングし、前記第１の下部キャ
パシタ電極を形成するとともに、この第１の下部キャパ
シタ電極上に前記第２の下部キャパシタ電極の前記一部
分を形成する工程と、 前記第１の下部キャパシタ電極および前記第２の下部キ
ャパシタ電極の前記一部分を被覆するように、前記第２
の下部キャパシタ電極の残りの部分となる、前記第２の
導電膜と構成材料が同じ第３の導電膜を堆積形成する工
程と、 この第３の導電膜の全面を異方性エッチングし、前記第
１の下部キャパシタ電極の側面および前記第２の下部キ
ャパシタ電極の前記一部分の側面に前記第３の導電膜を
選択的に残置させ、前記第２の下部キャパシタ電極の残
りの部分を形成することにより、前記第１の下部キャパ
シタ電極よりも体積が小さい前記第２の下部キャパシタ
電極を完成させる工程と、 この第２の下部キャパシタ電極上にキャパシタ絶縁膜、
上部キャパシタ電極を順次形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項９】第１の絶縁膜、第２の絶縁膜が順次積層さ
れてなる積層絶縁膜を形成する工程と、 この積層絶縁膜をエッチングし、底部が前記第１の絶縁
膜と前記第２の絶縁膜との界面よりも深い溝を形成する
工程と、 この溝の内部に、上面が前記界面よりも高くかつ前記第
２の絶縁膜の表面よりも低い、第１の導電膜からなる第
１の下部キャパシタ電極を形成する工程と、 前記溝の内部を、前記第１の下部キャパシタ電極よりも
体積が小さい第２の下部キャパシタ電極の一部分とな
る、前記第１の導電膜よりも膜厚が薄く、かつ前記第１
の導電膜よりも膜ストレスが大きい第２の導電膜で埋め
込む工程と、 前記第２の絶縁膜を選択的に除去した後、露出した前記
第１のキャパシタ電極および前記第２の下部キャパシタ
電極の前記一部分を被覆するように、前記第２の下部キ
ャパシタ電極の残りの部分となる、前記第２の導電膜と
構成材料が同じ第３の導電膜を堆積形成する工程と、 この第３の導電膜の全面を異方性エッチングし、前記露
出した前記第１の下部キャパシタ電極の側面および前記
第２の下部キャパシタ電極の前記一部分の側面に前記第
３の導電膜を選択的に残置させ、前記第２の下部キャパ
シタ電極の残りの部分を形成することにより、前記第１
の下部キャパシタ電極よりも体積が小さい前記第２の下
部キャパシタ電極を完成させる工程と、 この第２の下部キャパシタ電極上にキャパシタ絶縁膜、
上部キャパシタ電極を順次形成する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171700A JPH1117116A (ja) | 1997-06-27 | 1997-06-27 | 半導体装置およびその製造方法 |
| US09/105,030 US6278152B1 (en) | 1997-06-27 | 1998-06-25 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171700A JPH1117116A (ja) | 1997-06-27 | 1997-06-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117116A true JPH1117116A (ja) | 1999-01-22 |
Family
ID=15928068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9171700A Pending JPH1117116A (ja) | 1997-06-27 | 1997-06-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388282B1 (en) | 1999-11-26 | 2002-05-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacture the same |
| US6586793B2 (en) | 2000-10-30 | 2003-07-01 | Kabushiki Kaisha Toshiba | Ferroelectric memory and manufacturing method thereof |
-
1997
- 1997-06-27 JP JP9171700A patent/JPH1117116A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388282B1 (en) | 1999-11-26 | 2002-05-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacture the same |
| US6586793B2 (en) | 2000-10-30 | 2003-07-01 | Kabushiki Kaisha Toshiba | Ferroelectric memory and manufacturing method thereof |
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