KR100418586B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체소자의 캐패시터 하부전극으로 TiN 화합물 전극을 사용하는 경우 전도성 폴리실리콘 플러그를 형성하고, 스토리지노드 홀을 형성한 후 종래에 필수적으로 형성하던 베리어층을 형성하는 공정을 생략하여 공정이 단순하며, 또한 종래 컨케이브나 실린더 구조와 비교하여 부드러운 희생산화막 계면에서 하부전극 도전층 증착되므로 표면거칠기에 의한 누설전류 특성 열화를 방지할 수 있으며, 종래 스택 구조에 비교하여 하부전극 도전층의 식각의 어려움을 피할 수 있는 유리한 효과가 있다.
Description
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)은 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적내에 메모리 캐패시터의 용량(C)을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 캐패시터의 유효 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 고려되어 왔다.
이 가운데, 첫째 방법인 유전체의 박막화로 전극간 거리, 즉 유전체 두께(d)를 최소화하는 방법과, 두 번째 방법인 캐패시터의 구조를 단순 스택 구조, 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같이 3차원 구조로 하여 캐패시터의 유효 표면적(As)을 증가시키는 방법은 반도체 공정의 초미세화에 의해 공정상 한계에 이르렀다.
세 번째 방법을 살펴보면 종래의 캐패시터에 이용되는 유전체막은 SiO2로부터 유전률이 거의 2배인 Si3N4를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 박막이 거의 주류였다. 하지만 SiO2, NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 박막 등은 물질 자체의 유전률이 작으므로 유전체 박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다. 결국 고집적 DRAM에서는 기존 유전체 박막을 대신할 물질로는 (Ba,Sr)TiO3(이하 BST라 함), (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), TaON, Ta2O5등의 유전체 박막을 도입하게 되었다.
상기와 같은 고유전막을 사용하는 캐패시터에서는 전극물질로서 폴리실리콘을 사용하기 어렵기 때문에 폴리실리콘 대신 노블금속(noble metal) 또는 그 산화물, 예를 들어 Pt, Ir, Ru, RuO2, IrO2등을 사용하거나, TiN등의 전도성 화합물울 사용한다. 즉, 산화탄탈륨(Ta2O5)의 경우에는 MIS(Metal/Insulator/Silicon) 구조 또는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 하며, BST를 이용하는 경우에는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 한다. 이와 같이 금속으로 캐패시터 전극을 형성할 때에는, 금속과 도전성 플러그로 사용되는 폴리실리콘이나 기판 실리콘과의 반응 방지, 오믹콘택(ohmic contact) 특성 확보, 및 유전체막 증착시 소오스로 사용되는 산소의 확산을 방지하기 위한 베리어층(barrier layer)을 필수적으로 형성한다. 베리어층으로는 TiN, TaN, TiSiN, TaAlN 등이 사용된다.
도 8은 종래기술에 의한 컨케이브 캐패시터를 나타내는 단면도이다.
컨케이브(concave) 캐패시터 또는 실린더(cylinder) 캐패시터는 DRAM의 고집적화에 따라 3차원 구조를 가지는 단순 스택형 캐패시터에서 하부전극의 높이가 높아짐에 따라서 발생하는 식각의 어려움을 피하기 위하여 제안되었다. 이 컨케이브 또는 실린더 구조는 노블금속의 식각 공정의 어려움을 피하고 하부전극의 높이를 임의로 조절할 수 있는 장점이 있다. 반면 하부전극 홀의 깊은 골에서 하부전극용 금속막이 증착되므로 막 표면이 거칠어져 유전체막 증착시 두께가 균일하게 형성되지 않아 누설전류가 증가하는 문제점이 있다.
도 9은 종래기술에 의한 스택 구조의 캐패시터를 나타내는 단면도이다.
종래기술에 의한 스택 구조의 캐패시터 제조 공정을 살펴본다. 우선, 반도체기판(300) 상에 층간절연막(305)을 형성한 후, 상기 층간절연막을 관통하여 반도체기판의 활성영역(active region, 도시되어 있지 않음)과 연결되는 하부전극 콘택홀을 형성한다. 이어서, 하부전극 콘택홀에 폴리실리콘(310), 실리사이드층(315), 베리어층(320)을 차례로 매립하여 도전성 플러그를 형성한다. 다음으로, 하부전극 도전층을 증착하고 이를 선택적으로 식각하여 하부전극 패턴(325)을 형성한다. 계속하여, 하부전극 패턴(325)이 형성된 전체 구조 상부에 유전체막(330)과 상부전극(335)을 형성한다.
단순 스택(simple stack) 캐패시터는 하부전극용 금속막을 CVD(Chemical Vapor Deposition)법으로 증착한 후 식각 공정에 의해 패턴닝(patterning) 하는데 어려움이 따른다. 그 이유는 하부전극용 금속막으로 사용되는 노블금속은 매우 단단하고 안정된 내열성(refractory) 금속이기 때문에 다른 화학물질과 반응하기 어렵기 때문이다. 비록 하부전극용 금속막을 반응성 이온 식각(Reactive Ion Etching, RIE)으로 패턴닝(patterning)하는 것이 불가능한 것은 아니지만, 현실적의 장비의 성숙도(maturity)로를 고려하면 패턴의 측벽경사(sidewall slope) 문제가 유발될 수 밖에 없다. 또한 노블금속의 식각 난이성으로 인해, 이보다 낮은 식각률을 갖는 식각마스크 재료를 확보하는데 어려움이 따른다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공정을 단순화하고, 캐패시터의 누설전류 특성을 개선할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 폴리실리콘 플러그 형성 단면도,
도 2는 본 발명에 따른 식각저지층과 희생산화막 형성 단면도,
도 3은 본 발명에 따른 스토리지노드 홀 형성 단면도,
도 4는 본 발명에 따른 실리사이드층과 하부전극 패턴 형성 단면도,
도 5는 본 발명에 따른 희생산화막 습식식각 후의 단면도,
도 6은 본 발명에 따른 유전체막과 상부전극 형성 단면도,
도 7은 본 발명에 따른 스택 구조의 캐패시터를 나타내는 단면도,
도 8은 종래기술에 의한 컨케이브 구조의 캐패시터를 나타내는 단면도,
도 9은 종래기술에 의한 스택 구조의 캐패시터를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명
100 : 반도체기판 125 : 제1 층간절연막
130 : 비트라인 135 : 제2 층간절연막
145 : 폴리실리콘 플러그 160 : 스토리지노드 홀
165 : 실리사이드층 170 : 하부전극 패턴
175 : 유전체막 180 : 상부전극
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 구현된 소정의 하부 구조 상부에 희생산화막을 형성하는 단계; 하부전극 형성 영역의 상기 희생산화막을 선택적으로 식각하여 하부전극 홀을 형성하는 단계; 하부전극용 TiN막을 증착하여 상기 하부전극 홀을 매립하는 단계; 상기 하부전극용 TiN막을 평탄화하여 상기 희생산화막이 노출되도록 하는 단계; 노출된 상기 희생산화막을 제거하는 단계; 및 상기 하부전극용 TiN막 상에 유전체막 및 상부전극을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명은 하부전극으로 TiN막을 사용한다. 전도성 폴리실리콘 플러그와 같은 하부 구조를 형성하고, 희생막을 사용하여 하부전극 홀을 형성한 다음, 하부전극 홀이 완전히 매립되도록 하부전극용 금속막(TiN)을 증착하고, 평탄화 및 희생막 제거를 통해 단순 스택 구조의 하부전극을 형성한다. 이처럼 컨케이브(또는 실린더) 캐패시터 형성 방식을 이용하여 단순 스택 구조의 하부전극을 형성하는 경우, 컨케이브(또는 실린더) 캐패시터 형성 공정의 문제점인 하부전극용 금속막의 표면 거칠기에 의한 누설전류 특성 열화를 방지함은 물론, 정전용량 확보를 위해 하부전극의 높이를 높이더라도 패터닝을 위한 식각 공정에서의 부담이 없다. 한편, 하부전극용 금속막으로 TiN막을 사용하기 때문에 별도의 확산 베리어층을 사용하지 않아도 되는 장점이 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 7은 본 발명에 따른 완성된 스택 구조의 캐패시터를 나타내는 단면도이다. 도면에 나타나듯이 본 발명은 베리어층이 생략되어 공정이 간단하고, 누설전류 특성이 양호한 스택형 캐패시터이다. 도면부호는 이하 공정 실시예와 같다.
먼저, 도 1은 본 발명에 따른 반도체 소자의 폴리실리콘 플러그를 형성한 후의 단면도이다.
도 1에 도시한 바와 같이 반도체기판(100)상에 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막(105)을 형성한다. 소자분리막(105)들 사이에 게이트절연막(110), 게이트전극(115), 및 소오스/드레인 영역(120)으로 구성되는 모스트랜지스터를 형성한다. 도면에 표시되어 있지 않지만 게이트전극 측면에 스페이서(spacer)가 형성되어 있다. 상기 모스트랜지스터가 형성된 반도체기판 전면에 제1 층간절연막(125)을 형성하고, 상기 제1 층간절연막(125)을 패터닝하여 상기 모스트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀을 통해 상기 드레인 영역과 전기적으로 연결되는 비트라인(130)을 형성한다. 상기 비트라인(130)이 형성된 반도체기판 전면에 제2 층간절연막(135)을 형성한다. 상기 제1 및 제2 층간절연막(125, 135)으로 이루어진 층간절연막(140)을 선택적 식각하여 모스트랜지스터의 소오스 영역을 노출시키는 홀(hole)을 형성한다. 상기 홀이 형성된 반도체기판 전면에 상기 홀을 채우는 폴리실리콘을 증착한다. 상기 제2 층간절연막이 노출될 때까지 상기 폴리실리콘을 전면식각하여 상기 홀 내부에 폴리실리콘 플러그(145)를 형성한다.
도 2는 본 발명에 따른 반도체 소자의 식각저지층(150)과 희생산화막(155)을 형성한 후의 단면도이다.
식각저지층(etch stopper)(150)은 그 상부의 희생산화막(150)과 식각선택비가 높아 식각 정지막으로 이용되며, SiN, Al2O3, SiON, Si3N4등으로 형성할 수 있다.
도 3은 본 발명에 따른 반도체 소자의 스토리지노드 홀(160)을 형성한 후의 단면도이다.
희생산화막(155)과 식각저지층(150)의 선택적 식각을 통해 형성된 희생산화막 패턴(155a)과 식각저지층 패턴(150a)이 하부전극 홀을 이루고 있다.
도 4는 본 발명에 따른 반도체 소자의 실리사이드층(165) 및 하부전극 패턴 형성 후의 단면도이다.
상기 하부전극 홀(160)을 형성하고, Ti, Co, Ni 중 선택된 어느 하나의 금속물질을 증착하며, 증착방법으로는 CVD법이 바람작하다. 증착 후 급속열처리(RTP, Rapid Thermal Processing) 또는 로(furnace)를 이용한 열처리를 실시한다. 상기 열처리에 의하여 폴리실리콘 플러그(145) 상에 있는 금속물질이 선택적으로 실리콘과 실리사이드 반응을 하여 TiSi2, CoSi2, NiSi2와 같은 실리사이드층(165)을 형성한다. 상기 열처리가 완료된 반도체기판에 황산(H2SO4)과 과수(H2O2) 혼합용액으로 세정 공정을 진행함으로써 미반응 금속물질을 제거한다. 이 실리사이드층(165)은 폴리실리콘 플러그(145)와 하부전극의 오믹콘택(Ohmic Contact)을 제공하기 위한 것이다.
상기 실리사이드층(165)을 형성한 후에는 CVD 법으로 하부전극용 TiN막을 상기 하부전극 홀이 완전히 매립되도록 증착한다. 다음으로 TiN막을 평탄화하여 하부전극 패턴(170)을 형성한다. TiN막의 평탄화는 희생산화막 패턴(155a)의 상부가 노출될 때까지 에치백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 방법에 의하여 TiN을 제거함으로써, TiN막을 단위 캐패시터별로 분리시킨다.
도 5는 본 발명에 따른 반도체 소자의 희생산화막을 습식식각 한 후의 단면도이다.
상기 희생산화막을 습식식각으로 제거하여 단순 스택(simple stack) 구조의 하부전극을 형성한다.
도 6은 본 발명에 따른 반도체 소자의 유전체막(175)과 상부전극(180)을 형성한 단면도이다.
유전체막(175)으로는 BST, PZT, PLZT, SBT, TaON, Ta2O5등의 유전체막을 사용한다.
상부전극(180)으로는 TiN, Ru, Pt, Ir, Os, W, Mo, Co, Ni, Au, Ag, RuO2, IrO2같은 산화물 전극이 사용될 수 있다.종래에는 실리사이드층(165)을 형성한 후 산소 확산 방지를 위한 TiN등으로 이루어진 베리어층을 형성하였다. 그러나, 본 발명은 TiN 하부전극을 사용하기 때문에 공정을 단순화 시킬 수 있다. 한편, 본 발명에서는 기존의 컨케이브(또는 실린더) 캐패시터 형성 공정을 이용하여 단순 스택 구조의 캐패시터를 형성하기 때문에 유전체막의 유효 영역이 단순 스택 구조의 하부전극의 측면 및 상면에 형성된다. 이 부분은 하부전극용 TiN막과 희생산화막 계면 특성이 우수하기 때문에 후속 유전체막의 두께 균일도를 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 종래 폴리실리콘 콘택플러그에 베리어층을 매립하는 공정을 진행하지 않음으로써 공정을 단순화한 효과가 있다.
또한 본 발명에 따른 캐패시터는 종래 컨케이브나 실린더 구조의 캐패시터와 비교하여 유전체막의 두께 균일도를 확보할 수 있어 누설전류 특성 열화를 방지할 수 있으며, 종래 스택 구조의 캐패시터에 비교하여 하부전극용 금속막의 패터닝을 위한 식각 공정시 어려움을 피할 수 있는 유리한 효과가 있다.
Claims (8)
- 반도체 기판 상에 구현된 소정의 하부 구조 상부에 희생산화막을 형성하는 단계;하부전극 형성 영역의 상기 희생산화막을 선택적으로 식각하여 하부전극 홀을 형성하는 단계;하부전극용 TiN막을 증착하여 상기 하부전극 홀을 매립하는 단계;상기 하부전극용 TiN막을 평탄화하여 상기 희생산화막이 노출되도록 하는 단계;노출된 상기 희생산화막을 제거하는 단계; 및상기 하부전극용 TiN막 상에 유전체막 및 상부전극을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 반도체 기판 상에 구현된 소정의 하부 구조는,상기 반도체 기판 상부에 제공되는 층간절연막과,상기 층간절연막 내에 삽입된 폴리실리콘 플러그를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 하부전극 홀을 형성하는 단계 수행 후,상기 폴리실리콘 플러그 상에 선택적으로 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제3항에 있어서,상기 실리사이드층은 TiSi2, CoSi2, NiSi2중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 유전체막은 BST, PZT, PLZT, SBT, TaON, Ta2O5중에서 선택된 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 상부전극은 TiN, Ru, Pt, Ir, Os, W, Mo, Co, Ni, Au, Ag, RuO2, IrO2중에서 선택된 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
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