KR20010037680A - 커패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 제조 방법 중 커패시터 제조 방법에 관한 것으로, 커패시터를 구성하는 요소와 공정 단순화를 이룰 수 있는 제조 방법이 개시된다. 커패시터의 하부전극으로 TiN 또는 CVD 가능한 금속막을 사용하고 유전체막으로 알루미나(Al2O3)를 사용하며 커패시터의 상부전극으로 폴리실리콘 내지는 금속막을 사용한다. 또한, 실린더형 커패시터를 형성하되, 콘택 플러그 없이 커패시터의 하부전극이 바로 랜딩 패드와 콘택하도록 함으로써 공정 단순화를 이룰 수 있으며 작은 면적에서 최소한의 커패시턴스를 얻을 수 있다.

Description

커패시터 및 그 제조 방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 제조 방법에 관한 것으로, 좀 더 구체적으로 커패시터와 그 제조 방법에 관한 것이다.
반도체 메모리가 고집적화, 고용량화 되어가면서 최소 선폭의 디자인 룰(design rule)이 0.25㎛ 이하로 급격히 감소하고 있다. 디자인 룰이 작아지면서 메모리의 셀(cell) 면적도 작아지고 셀을 이루는 구성 요소들의 크기도 작아지고 있다. 또한, 미세한 패턴들을 형성하기 위해 공정 조건들이 더 엄격해지고 정밀해지고 있다. 메모리 셀의 구성 요소 중 면적에 가장 민감하게 반응하는 소자는 커패시터(capacitor)이다. 반도체 메모리는 커패시터에 전하를 축적시키므로 정보를 저장한다. 커패시터의 전하 축적 정도를 나타내는 커패시턴스(capacitance)는 커패시터를 이루고 있는 전극의 면적과 유전체의 유전상수에 비례하기 때문에 셀 면적의 감소는 커패시터 면적의 감소를 의미한다. DRAM(Dynamic Random Access Memory)에 있어서, 전압차에 의한 데이터 센싱(data sensing) 방법으로 정보를 처리 해야하고 소프트 에러(soft error)에 의한 정보의 유실을 방지하기 위해 최소한으로 25 내지 30 fF의 커패시턴스를 필요로 한다.
커패시턴스를 증가시키기 위한 한가지 방법은 커패시터의 전극 표면적을 증가시키는 것이다. 이를 실현하기 위한 많은 방법들이 제시되어 왔다. 그 중에 가장 광범위하게 사용되는 방법이 실린더형 하부전극을 형성한 후 그 위에 유전체막과 상부전극을 증착하는 것이다. 실린더형 하부전극은 안쪽과 바깥쪽을 모두 전극으로 사용할 수 있기 때문에 전극의 유효표면적을 최대로 할 수 있다.
한편, 다른 방법으로는 고유전상수를 갖는 유전체를 개발하여 적용하는 것이다. 현재 주로 사용하는 유전물질로는 ON(Oxide-Nitride) 또는 ONO(Oxide-Nitride-Oxide)이지만 고유전물질로 BST, PZT 및 PLZT 등의 물질이 적용 단계에 있다.
도 1은 종래의 방법에 의해 형성된 실린더형 커패시터 제조를 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(110) 상에 게이트 전극(112)과 그 사이에 랜딩 패드(114)가 형성된다. 제 1 절연막(118)과 그 속에 비트 라인(116)이 형성된다. 상기 제 1 절연막(118)을 뚫어 상기 랜딩 패드(114)와 접촉되는 콘택 플러그(120)가 형성된다. 상기 기판(110) 전면에 실리콘 질화막(도면에 미도시)과 희생 산화막(도면에 미도시)이 차례로 증착된다. 사진 공정을 통해 상기 콘택 플러그(120)의 상부 표면이 노출될 때까지 상기 희생 산화막과 실리콘 질화막이 식각되어 개구부가 형성된다. 상기 개구부에 노출된 상기 콘택 플러그(120) 상부에 TiSi층(128)이 형성된다. 상기 TiSi층(128)은 콘택 저항을 감소시키는 효과가 있다. 상기 개구부 내벽에 커패시터 하부전극용 제 1 도전막(130)이 형성된다. 상기 제 1 도전막(130)은 폴리실리콘 내지는 도전성이 높은 도핑된 폴리실리콘(doped poly-Si)으로 형성된다. 상기 희생 절연막이 제거되어 셀 단위로 분리된 커패시터의 하부전극(130)이 노출된다. 상기 반도체 기판(110) 전면에 유전체막(132)이 증착된다. 상기 유전체막(132) 상에 커패시터 상부전극용 제 2 도전막(134)이 증착된다. 상기 제 2 도전막(134)은 폴리실리콘 내지는 도전성이 높은 도핑된 폴리실리콘(doped poly-Si)으로 형성된다.
본 발명의 목적은 커패시터의 하부전극으로 TiN 금속막을 사용한 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 커패시터의 유전체막으로 알루미나를 사용한 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 콘택 플러그 없이 커패시터의 하부전극을 바로 랜딩 패드에 콘택시키는 커패시터 제조 방법을 제공하는 것이다.
도 1은 종래의 방법으로 형성된 실린더형 커패시터를 보여주는 단면도; 및
도 2a 내지 도 2c는 본 발명의 실시예에 따른 커패시터 제조 방법을 순차적으로 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
110, 210 : 반도체 기판 112, 212 : 게이트 전극
114, 214 : 랜딩 패드 118, 216 : 제 1 절연막
116, 218 : 비트 라인 220 : 제 2 절연막
222 : 실리콘 질화막 224 : 희생 산화막
226 : 개구부 128, 228 : TiSi막
120 : 콘택플러그 130, 230 : 제 1 도전막
232 :제 3 절연막 132, 234 : 유전체막
134, 236 : 제 2 도전막
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터는 하부전극으로 TiN 금속막을 사용하고 유전체막으로 알루미나를 형성한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터 제조 방법은 반도체 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극 사이에 랜딩 패드를 형성한다. 상기 기판 전면에 제 1 절연막을 증착한다. 상기 제 1 절연막 상에 비트 라인을 형성한다. 상기 기판 전면에 제 2 절연막을 증착한다. 상기 제 2 절연막 상에 실리콘 질화막을 증착한다. 상기 실리콘 질화막 상에 제 3 절연막을 증착한다. 사진 공정을 통해 상기 랜딩 패드가 노출될 때까지 상기 제 3 절연막, 실리콘 질화막, 제 2 절연막 및 제 1 절연막을 차례로 식각하여 개구부를 형성한다. 상기 개구부에 노출된 상기 랜딩 패드 상에 TiSi막을 형성한다. 상기 기판 전면에 금속막을 증착한다. 상기 기판 전면에 제 3 절연막을 증착한다. 상기 제 2 절연막이 노출될 때까지 상기 제 3 절연막 및 금속막을 평탄화 식각한다. 상기 제 2, 제 3 절연막을 제거한다. 상기 기판 전면에 유전체막을 증착한다. 상기 유전체막 상에 도전막을 증착한다.
이 방법의 바람직한 실시예에 있어서, 상기 금속막은 TiN 또는 CVD 가능한 금속막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 유전체막은 알루미나(Al2O3)로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막은 금속막 및 폴리실리콘 중 하나로 형성된다.
(제 1 실시예)
본 발명의 신규한 커패시터 제조 방법은 커패시터의 하부전극으로 TiN 또는 CVD 가능한 금속막을 사용하고 유전체막으로 알루미나(Al2O3)를 사용한다.
종래의 제조 방법과 동일하게 실린더형 커패시터를 형성하되, 커패서터의 하부전극은 TiN 또는 CVD 가능한 금속막으로 형성된다. 하부전극으로 TiN 또는 CVD 가능한 이리듐(Ir), 루세늄(Ru) 등의 금속을 사용하면 하부 전극에 음의 전압이 인가될 때 누설 전류(leakage current)가 폴리실리콘에 비해 적은 장점을 가진다. 상기 하부전극 상에 유전체막을 증착하되, 상기 유전체막은 알루미나(Al2O3)로 형성된다. 상기 알루미나의 유전상수는 8 내지 10으로 ON 또는 ONO 구조의 유전체막보다 유전상수가 높은 장점이 있다. 상기 유전체막 상에 커패시터 상부전극으로 폴리실리콘 내지는 금속막이 증착된다.
(제 2 실시예)
도 2a 내지 도 2c를 참조하여 본 발명의 제 2 실시예를 자세히 설명한다.
본 발명의 신규한 커패시터 제조 방법은 커패시터의 하부전극과 랜딩 패드를 콘택 플러그 없이 바로 콘택 시킨다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 커패시터 제조 방법을 보여주는 단면도이다.
도 2a를 참조하면, 반도체 기판(210) 상에 게이트 전극(212)이 형성된다. 상기 게이트 전극(212) 사이에 랜딩 패드(214)가 형성된다. 상기 랜딩 패드(214)는 폴리실리콘 내지는 도핑된 폴리실리콘(doed poly-Si)으로 형성된다. 상기 기판(210) 전면에 제 1 절연막(216)이 증착된다. 상기 제 1 절연막(216)은 APCVD(Atmospheric Pressure Chemical Vapor Depositon) 방식에 의한 O3-TEOS USG(Undoped Silica Glass)로 형성된다. 상기 제 1 절연막(216) 상에 비트 라인(bit line)(218)이 형성된다. 상기 비트 라인(218)은 텅스텐 단일 금속막 또는 폴리실리콘 상에 텅스텐 실리사이드(tungsten silicide)가 적층된 구조로 형성되며 측면에 질화막 스페이서(spacer)가 형성된다. 상기 반도체 기판(210) 전면에 제 2 절연막(220)이 증착된다. 상기 제 2 절연막(220)은 APCVD 방식에 의한 BPSG(Boron Phosphorus Silica Glass)로 형성된다. 상기 제 2 절연막(220) 상에 LPCVD(Low Pressure CVD) 방식에 의한 실리콘 질화막(222)이 증착된다. 상기 실리콘 질화막(222)은 산화막에 대한 식각 정지막(etch stopping layer)의 역할을 수행한다. 상기 실리콘 질화막(222) 상에 희생 산화막(224)이 증착된다. 상기 희생 산화막(224)은 USG, BPSG 중 적어도 하나로 형성된다. 또한, 상기 희생 산화막(224)의 증착 두께가 커패시터 하부전극의 높이를 결정한다. 사진 공정을 통해 상기 실리콘 질화막(222)이 노출될 때까지 상기 희생 산화막(224) 상에 개구부(opening)(226)가 형성된다.
도 2b를 보는 바와 같아, 상기 랜딩 패드(214)가 노출될 때까지 상기 개구부(226) 이하의 제 2, 제 1 절연막들(220, 216)이 더 식각된다. 이 때, 상기 비트 라인(218)의 스페이서가 자기정렬콘택(SAC:Self Align Contact)으로 작용한다. 이로써, 상기 개구부(226)가 더 확장되어 더 깊게 형성된다. 노출된 상기 랜딩 패드(214) 상에 TiSi막(228)이 형성된다. 상기 TiSi막(228)은 Ti 금속이 600 내지 700℃의 온도에서 상기 랜딩 패드(214)의 실리콘(Si)과 반응하여 선택적으로 형성된다. 상기 개구부(226) 내벽을 포함하여 상기 반도체 기판(210) 전면에 제 1 도전막(230)이 증착된다. 상기 제 1 도전막(230)은 CVD 방식에 의한 TiN 금속막으로 형성된다. 상기 반도체 기판(210) 전면에 제 3 절연막(232)이 증착된다. 상기 제 3 절연막(232)은 USG, BPSG, SOG(Spin On Glass) 중 하나로 형성된다. 상기 희생 산화막(224)이 노출될 때까지 상기 제 3 절연막(232)과 제 1 도전막(230)이 평탄화 식각된다. 상기 평탄화 식각은 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 또는 에치백(etch back) 공정을 통해 수행된다. 이로써, 상기 제 1 도전막(230)이 셀(cell) 단위로 분리되어 하부전극이 형성된다.
도 2c를 참조하면, 상기 제 3 절연막, 희생 산화막 및 실리콘 질화막(232, 224, 222)이 제거된다. 상기 반도체 기판(210) 전면에 유전체막(234)이 증착된다. 상기 유전체막(234)은 알루미나(Al2O3)막으로 20 내지 100Å 두께 범위로 형성된다. 바람직하게는 40 내지 50Å 두께 범위로 형성된다. 상기 알루미나 유전체막(234)의 유전상수는 약 8 내지 10 정도이다. 상기 반도체 기판(210) 상에 커패시터의 상부전극용 제 2 도전막(236)이 증착된다. 상기 제 2 도전막(236)은 폴리실리콘 또는 금속막으로으로 형성된다. 이와 같이 커패시터를 형성하므로 공정 단순화 및 저가 공정이 가능하며 0.05 내지 0.08㎛2의 면적에서 25 내지 30fF의 커패시턴스를 확보할 수 있다.
본 발명은 유전체막으로 유전상수가 큰 알루미나를 사용하므로 커패시턴스를 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 TiN 또는 CVD 가능한 금속막 하부전극을 사용하므로 하부전극에 음의 전압 인가시 누설 전류를 감소시킬 수 있는 효과가 있다.
그리고, 본 발명은 하부전극을 바로 랜딩 패드에 콘택시키므로 공정 단순화와 적은 면적에서 큰 커패시턴스를 얻을 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 커패시터를 형성하되, TiN 또는 CVD 방법으로 증착 가능한 금속막으로 형성된 커패시터의 하부전극과;
    상기 커패시터의 하부전극 상에 알루미나(Al2O3)로 형성된 유전체막과;
    상기 유전체막 상에 폴리실리콘 및 CVD 방법으로 증착 가능한 금속막 중 하나로 형성된 커패시터 상부전극으로 구성된 커패시터.
  2. 반도체 기판(210) 상에 게이트 전극(212)을 형성하는 단계;
    상기 게이트 전극(212) 사이에 랜딩 패드(214)를 형성하는 단계;
    상기 기판(210) 전면에 제 1 절연막(216)을 증착하는 단계;
    상기 제 1 절연막(216) 상에 비트 라인(218)을 형성하는 단계;
    상기 기판(210) 전면에 제 2 절연막(220)을 증착하는 단계;
    상기 제 2 절연막(220) 상에 실리콘 질화막(222)을 증착하는 단계;
    상기 실리콘 질화막(222) 상에 제 3 절연막(224)을 증착하는 단계;
    사진 공정을 통해 상기 랜딩 패드(214)가 노출될 때까지 상기 제 3 절연막, 실리콘 질화막, 제 2 절연막 및 제 1 절연막(224, 222, 220, 216)을 차례로 식각하여 개구부(226)를 형성하는 단계;
    상기 개구부(226)에 노출된 상기 랜딩 패드(214) 상에 TiSi막(228)을 형성하는 단계; 및
    상기 개구부(226) 내벽에 금속막을 증착하여 커패시터의 하부전극(230)을 형성하는 단계를 포함하는 커패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 금속막은 TiN 또는 CVD 가능한 금속막으로 형성하는 커패시터 제조 방법.
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